CN1287687A - 半导体装置及其制造方法、半导体模块、电路基板以及电子装置 - Google Patents

半导体装置及其制造方法、半导体模块、电路基板以及电子装置 Download PDF

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Abstract

一种半导体装置的制造方法,包括:将在长度方向上重复地形成了在宽度方向上排列了多个键合部(14)的载带(10)卷取到卷轴(24)上而准备好的工序;至少在键合部(14)上设置各向异性导电膜(30)的工序;将半导体元件(32)的具有电极(34)的面(36)放置在各向异性导电膜(30)上的工序;在键合部(14)的方向上挤压半导体元件(32)以便导电性地连接键合部(14)与电极(34)的工序;在载带(10)上形成外部电极(38)的工序;以及对于每一个半导体元件(32)将载带(10)冲切为各个小片的工序。

Description

半导体装置及其制造方法、半导体模块、 电路基板以及电子装置
技术领域
本发明涉及半导体装置及其制造方法、半导体模块、电路基板以及电子装置。
背景技术
随着近年来的电子装置的小型化，要求适合于高密度安装的半导体装置的封装。为了适应这一情况，已开发了BGA(球状栅格阵列)及CSP(芯片比例/尺寸封装)那样的表面安装型封装。在表面安装型封装中，有时使用与半导体芯片连接的、形成了布线图形的基板。
在现有的表面安装型封装中，由于利用焊锡等合金来接合半导体芯片与布线图形，故难以提高可靠性和生产性。
本发明是为了解决该问题而进行的，其目的在于提供在可靠性和生产性方面良好的半导体装置的制造方法及利用该方法制造的半导体装置、半导体模块、电路基板和电子装置。
发明的公开
(1)与本发明有关的半导体装置的制造方法中，利用粘接剂粘接以矩阵状形成了键合部的载带与半导体元件，将在上述半导体元件中被形成的电极与上述键合部导电性地连接，对于各个半导体元件，将上述载带分离成各个小片。
在本发明中，所谓键合部，是连接各个半导体元件的部分，例如，可包含接合半导体元件的电极的接合区(land)、形成外部电极用的接合区和连接这些接合区的布线等。该键合部是被设置在基板上的部分，不是突出到器件孔内的部分。
在本发明中，在载带的宽度方向上并排地形成了多个键合部，粘接了多个半导体元件。因而，由于在载带上并在宽度方向上安装多个半导体元件，故可制造大量的半导体装置。
(2)在该半导体装置的制造方法中，还可包含在上述载带上设置多个外部电极的工序。
(3)在该半导体装置的制造方法中，在将上述载带分离成各个小片的工序中，可将上述载带冲切成各个小片。
(4)在该半导体装置的制造方法中，导电粒子可被分散在上述粘接剂中，导电性地连接上述键合部与上述半导体元件。
按照本发明，由于利用导电粒子使键合部与电极导电性地导通，故可用在可靠性和生产性方面良好的方法制造半导体装置。
(5)在该半导体装置的制造方法中，可在上述半导体元件的具有上述电极的面与上述键合部之间介入上述粘接剂、在上述半导体元件与上述载带之间施加压力，通过上述导电粒子来进行在上述半导体元件上被形成的电极与上述键合部的连接。
(6)在该半导体装置的制造方法中，可从卷轴引出上述载带来进行上述工序中的至少一部分工序，同时，将上述载带卷取到另一卷轴上，转移到下一个工序。
据此，由于可以卷轴至卷轴的方式进行各自的工序，故可实现圆满的半导体装置的制造。
(7)在该半导体装置的制造方法中，可在长度方向上以包含多个上述键合部的长度将上述载带切断为矩形基板的工序之后来进行上述工序中的至少一部分工序。
据此，由于相对于矩形基板来进行工序，故在制造量比较少的情况下，能以卷轴至卷轴的方式来进行工序，效率高。
(8)在该半导体装置的制造方法中，可在上述载带上形成区分位于作为上述矩形基板被切断的区域内的上述键合部的识别标记。
通过这样做，可容易地识别将载带切断为矩形基板时的切断位置。
(9)在该半导体装置的制造方法中，可在将上述半导体元件粘接到上述载带上的工序之前进行将上述载带切断为矩形基板的工序，在上述载带的某一个宽度方向上以一行的上述键合部为基准，在长度方向上、在第自然数n×常数d个宽度方向上且在一行的键合部上切断上述载带。
据此，可使用即使不切断为矩形基板也可使用的载带。然后，在预定的位置的键合部上切断载带。在此，由于在键合部上切断载带，故与在相邻的键合部间进行切断相比，可确保宽的切断区域。其结果，不仅切断操作变得容易，而且切断时的应力不传递到在矩形基板上留下的键合部，可使成品率提高。
(10)在该半导体装置的制造方法中，可在将上述载带切断为矩形基板的工序之前进行将上述半导体元件粘接到上述载带上的工序，在上述载带的某一个宽度方向上以一行的上述键合部为基准，在长度方向上、在第自然数n×常数k个宽度方向上避开一行的键合部，将上述半导体元件放置在上述键合部上，从上述基准算起，在长度方向上、在第自然数n×常数d(k≤d)个宽度方向上且在一行的布线图形上切断上述载带。
据此，由于在放置了半导体元件之后将载带切断为矩形基板，故不在切断位置上放置半导体元件。而且，在半导体元件不存在的键合部上切断载带。在此，由于在键合部上切断载带，故与在相邻的键合部间进行切断相比，可确保宽的切断区域。其结果，不仅切断操作变得容易，而且切断时的应力不传递到在矩形基板上留下的键合部，可使成品率提高。
(11)在该半导体装置的制造方法中，可在上述载带上，在某一个宽度方向上以一行的键合部的形成用区域为基准，在长度方向上、在第自然数n×常数k个宽度方向上避开一行的键合部的形成用区域，形成上述键合部，在将上述半导体元件粘接到上述载带上的工序之前进行将上述载带切断为矩形基板的工序，从上述基准算起，在长度方向上、在第自然数n×常数d(k≤d)个宽度方向上且在一行的布线图形的形成用区域中切断上述载带。
据此，在切断为矩形基板的位置上，在宽度方向上且在一行的键合部的形成用区域中不形成键舍部。通过这样做，可确保宽的切断区域。其结果，不仅切断操作变得容易，而且切断时的应力不传递到在矩形基板上留下的键合部，可使成品率提高。而且，由于在不形成键合部的区域中也确保作为键合部的形成用区域的宽度，故键合部的形成位置不会偏移。因而，不会难以进行键合部的位置的识别。
(12)在该半导体装置的制造方法中，可在上述载带上，在某一个宽度方向上以一行的键合部的形成用区域为基准，在长度方向上、在第自然数n×常数k个宽度方向上避开一行的键合部的形成用区域，形成上述键合部，在将上述载带切断为矩形基板的工序之前进行将上述半导体元件粘接到上述载带上的工序，只在上述键合部的被形成了的区域上将上述半导体元件粘接到上述载带上，从上述基准算起，在长度方向上、在第自然数n×常数d(k≤d)个宽度方向上且在一行的布线图形的形成用区域中切断上述载带。
据此，由于在放置了半导体元件之后将载带切断为矩形基板，故不在切断位置上放置半导体元件。而且，在切断位置上，在宽度方向上且在一行的键合部的形成用区域中不形成键合部。通过这样做，可确保宽的切断区域。其结果，不仅切断操作变得容易，而且切断时的应力不传递到在矩形基板上留下的键合部，可使成品率提高。而且，由于在不形成键合部的区域中也确保作为键合部的形成用区域的宽度，故键合部的形成位置不会偏移。因而，不会难以进行键合部的位置的识别。而且，在键合部和半导体元件不存在的位置上切断载带。
(13)在该半导体装置的制造方法中，可在上述载带中形成扣齿孔和定位孔，以上述定位孔为基准，进行上述各工序。
通过这样做，即使在引出载带时扣齿孔发生变形，也能以定位孔为基准进行各种定位。
(14)在该半导体装置的制造方法中，可在上述载带中形成通孔，上述外部电极通过上述通孔与上述键合部连接，而且，在与形成了上述键合部的面相反一侧的面上设置上述外部电极。
(15)在该半导体装置的制造方法中，在上述载带上形成外部电极的工序可包含在上述载带上放置形成上述外部电极用的材料的工序和加热上述材料使其熔融形成为球状的回流工序。
(16)与本发明有关的半导体模块包含：以矩阵状形成了键合部的矩形基板；对应于上述键合部被配置的多个半导体元件；以及连接上述矩形基板与上述半导体元件的粘接剂。
按照本发明，由于以矩阵状(多行多列)在矩形基板上放置半导体元件，故可在一片矩形基板上放置多个半导体元件，可提高半导体装置的生产性。在本发明中，所谓键合部，是连接各个半导体元件的部分，例如，可包含接合半导体元件的电极的接合区(land)、形成外部电极用的接合区和连接这些接合区的布线等。该键合部是被设置在基板上的部分，不是突出到器件孔内的部分。
(17)在该半导体模块中，上述粘接剂可由各向异性导电膜构成，上述各向异性导电膜被介入上述半导体元件的形成了上述电极的面与上述键合部之间，通过在上述各向异性导电膜中包含的导电粒子，导电性地连接上述键合部与上述电极。
据此，由于利用各向异性导电膜导电性地导通键合部与电极，故可确保在可靠性方面良好的导通。
(18)在该半导体模块中，可在上述矩形基板中形成通孔，在与上述矩形基板中的形成了上述键合部的面相反一侧的面上形成通过上述通孔与上述键合部导电性地连接的外部电极。
(19)利用上述方法制造与本发明有关的半导体装置。
(20)在与本发明有关的电路基板上安装上述半导体装置。
(21)与本发明有关的电子装置具有上述电路基板。
附图的简单说明
图1是示出与应用了本发明的第1实施形态有关的半导体装置的制造方法的图，图2是示出与应用了本发明的第1实施形态有关的半导体装置的制造方法的图，图3是示出与应用了本发明的第1实施形态有关的半导体装置的制造方法的图，图4是示出与应用了本发明的第1实施形态有关的半导体装置的制造方法的图，图5是示出与应用了本发明的第1实施形态有关的半导体装置的制造方法的图，图6是示出与应用了本发明的第1实施形态有关的半导体装置的制造方法的图，图7A～7D是示出与应用了本发明的第1实施形态有关的半导体装置的制造方法的图，图8是示出与应用了本发明的第1实施形态有关的半导体装置的制造方法的图，图9是示出与应用了本发明的第1实施形态有关的半导体装置的制造方法的图，图10是示出与应用了本发明的第2实施形态有关的半导体装置的制造方法的图，图11A及图11B是示出与应用了本发明的第2实施形态有关的半导体装置的制造方法的图，图12是示出与应用了本发明的第3实施形态有关的半导体装置的制造方法的图，图13是示出与应用了本发明的第3实施形态有关的半导体装置的制造方法的图，图14是示出安装了与本实施形态有关的半导体装置的电路基板的图，图15是示出具备安装了与本实施形态有关的半导体装置的电路基板的电子装置的图，图16是示出与其它实施形态有关的载带的图，图17是示出与其它实施形态有关的载带的图。
用于实施发明的最佳形态
以下，参照附图说明本发明的优选实施形态。
(第1实施形态)
图1～图9是示出与第1实施形态有关的半导体装置的制造方法的图。在本实施形态中，使用图1中示出的载带10。图2是图1的Ⅱ-Ⅱ线的剖面图，图3是图1的Ⅲ-Ⅲ线的剖面图。此外，在各图中，为了说明起见，部件的厚度及大小的比率与实际的部件不同，但不限定于该比率。
载带10由长方形或带状的基板12和在基板12的至少一个面上形成的多个键合部14构成，被未图示的卷轴卷取而准备好。再有，载带10可以是在利用粘接剂在基板12上粘贴了铜箔等的导电箔后、利用刻蚀法等形成了键合部14的3层带，也可以是不使用粘接剂的2层带。在2层带中，利用溅射法等在基板上覆盖铜等的导电性的膜、对其进行刻蚀来形成键合部，或在铜箔等的导电箔上涂敷聚酰亚胺树脂等的成为基板的蜡并进行烘干后，形成键合部。
基板12可由在一般的载带中使用的有机系列或树脂系列的材料来形成，但如果有柔性，则不限定材料。关于柔性，与3层带相比，一般来说，没有粘接剂的2层带的柔性较好。再者，为了增加柔性，可利用TAB等来进行，还可附加部分的穿孔(punching)、悬垂(overhang)等。
在基板12上、在宽度方向的两端部上沿长度方向连续地形成了扣齿孔16。扣齿孔16在卷取载带10或引出时，与未图示的扣齿啮合。
如图2中放大地示出的那样在基板12上，形成了通孔18。通孔18的一方的开口被键合部14覆盖而堵住。即，键合部14横跨通孔18上而被形成(overhang)。当然，也可使用在基板12的两侧具有开口的一般的通孔。通孔18的内面，可如图2那样露出基板12的基体材料，也可根据需要进行铜等的电镀。通过这样做，可从基板12的一方的面上形成的键合部14通过通孔18取得导电性的连接，在另一方的面上形成外部电极38(参照图7D)。
在基板12的宽度方向上形成多个键合部14，而且该键合部14在基板12的长度方向上重复地被形成。键合部14是在基板12上被形成的部分，不是突出到通孔中的部分。因而，由于没有必要在基板12中形成器件孔，故可使用没有器件孔的载带10。按照该载带10，由于没有器件孔，故柔性小。将一个半导体元件32(参照图7B)连接到一个键合部14上。所谓键合部14，是连接各个半导体元件32的部分，例如可包含接合半导体元件32的电极34的接合区(land)、形成外部电极38(参照图7D)用的接舍区和连接这些接合区的布线等。再有，在图1中只示出了键合部14的形成区域，省略了其细节。在本实施形态中，由于在基板12的宽度方向上形成了多个键合部14，故在基板12的宽度方向上可安装多个半导体元件32。此外，由于在基板12的长度方向上重复地形成了键合部14，故在基板12的长度方向上可重复地安装半导体元件32。
如图3中所示，在基板12上形成了识别各键合部14的位置用的定位孔20。详细地说，在基板12的宽度方向上并排的一行的键合部14中的位于基板12的宽度方向的两外侧的键合部14的再外侧形成了定位孔20。此外，在键合部14的2个角部附近形成了一对定位孔20。利用以这种方式形成的定位孔20，可识别在基板12的宽度方向上并排的一行的键合部14的位置。
如图1中所示，在基板12上形成了一对识别标记22。识别标记22是能区分并识别以矩阵状以多行多列并排的键合部14的标记。在本实施形态中，形成了一对L字状的识别标记22，以便在基板12的长度方向上区分4个键合部14，在基板12的宽度方向上区分5个键合部14，即，区分4×5个键合部14。用一对识别标记22区分的键合部14的个数和识别标记22的形状可任意地决定。此外，在使用2层带的情况下，可与键合部14的形成同时地用与键合部14相同的材料来形成识别标记22。
一对识别标记22在键合部14中的基板12的宽度方向上跳过一行，区分矩阵状的键合部14。换言之，在用一对识别标记22区分的矩阵状的键合部14与在其邻近用一对识别标记22区分的矩阵状的键合部14之间，在宽度方向上留下一行键合部14。脱离该区段的键合部14，是在载带10的宽度方向上以一行键合部14为基准，在长度方向上第自然数n×常数k个宽度方向上的一行的键合部14。例如，在图1中示出的本实施形态中，k=5。因而，以某一行的键合部14为基准，在长度方向上的第5、10、15、20、…个一行的键合部14脱离由一对识别标记22形成的区段。将脱离该区段的一行的键合部14的任一个作为切断区域来利用。例如，在后述的焊锡球形成工序以后，在打算将载带作为长方形基板来流动的情况下，在后述的倒装键合工序后，可切断载带10。在本实施形态中，在哪个工序中都能作为长方形基板来切断这一点，成为优点。再者，由于存在空出一行的部位，故可进一步增加卷取方向上的柔性，这一点是本实施形态的特征。
图4是示出切断载带10的工序的图。如该图中所示，载带10被卷轴24卷取而准备好。然后，从卷轴24引出载带10，利用切割器等的切断工具26切断为矩形基板28。在图5中示出了该矩形基板28。
载带10的切断位置是在载带10的某一宽度方向上以一行键合部14为基准，在长度方向上第自然数n×常数d个宽度方向上的一行的键合部14上。例如，在图1中示出的本实施形态中，d=5。因而，以某一行的键合部14为基准，在长度方向上的第5、10、15、20、…个一行的键合部14上切断载带10。
按照这一点，由于在键合部14上切断载带10，故与在长度方向上在相邻的键合部14间进行切断相比，可确保宽的切断区域。其结果，不仅切断操作变得容易，而且切断时的应力不传递到在图5中示出的矩形基板28上留下的键合部14上，可使成品率提高。
再有，在本实施形态中，在脱离由上述的识别标记22形成的区段的全部的行的键合部14上切断载带10。这一点由k=d=5来示出。因而，在从由一对识别标记22形成的区段脱离的全部的行的键合部14上切断载带10。
作为变形例，也可使k＜d，从载带10切断为图6中示出的矩形基板58。可只在脱离由识别标记22形成的区段的全部的行的键合部14中的几行的键合部14上切断载带10，得到矩形基板58。具体地说，在图6中示出的例子中，在决定载带10的切断位置的式的自然数n×常数d中，d=10。然后，以某一行的键合部14为基准，在长度方向上的第10、20、30、…个一行的键合部14上切断载带10。而且，在矩形基板58上利用多对识别标记22形成了以多个矩阵形状并排的键合部14。在各自的矩阵形状的键合部14之间，形成了脱离由识别标记22形成的区段的一行的键合部14。
上述的识别标记22也可悬垂在通孔18上。通过这样做，例如在焊锡球形成时，可从背面确认识别标记22，以形成焊锡球。因此，可进一步提高形成成品率。
这样，如果得到图5或图6中示出的矩形基板28、58，则转移到下一个工序。以下的工序是使用了图5中示出的矩形基板28的例子。
在本实施形态中，半导体元件32的安装形态可以是正装(faceup)键合，也可以是倒装(facedown)键合。在正装键合中，半导体元件32的电极34与键合部14大多利用引线键合或TAB键合来连接，其后，利用树脂来覆盖半导体元件32的安装部。在倒装键合中，有利用导电树脂的键合、利用Au-Au、Au-Sn、焊锡等的金属接合的键合、利用绝缘树脂的收缩力的键合等的形态，可使用其任一种形态。在本实施形态中，说明使用各向异性导电膜30对半导体芯片32进行倒装键合的方法。在本实施形态中，使用各向异性导电膜30作为粘接剂，但在本发明中，因为粘接剂是用来粘接半导体元件32的粘接剂，故可使用绝缘性的粘接剂。
图7A是示出将各向异性导电膜粘贴在矩形基板28上的工序的图。各向异性导电材料30是在粘接剂(binder)中分散了导电粒子(导电性填料)的材料，也有添加分散剂的情况。可将各向异性导电材料30预先形成为片状之后粘贴在矩形基板28上，也可以液状直接设置在矩形基板28上。再有，作为各向异性导电膜30的粘接剂，大多使用热硬化性的粘接剂。至少在各键合部14上设置各向异性导电膜30。或者，如果设置各向异性导电膜30来覆盖全部矩形基板28，则可简单地进行该工序。再有，如果在除了矩形基板28的外周端面外的部分上设置各向异性导电膜30，则各向异性导电膜30不附着于矩形基板28的外周端面上，在其后的矩形基板28的处理方面有好处。
其次，如图7B中所示，在各向异性导电膜30上放置多个半导体元件32(倒装键合工序)。如上所述，在矩形基板28上以多行多列形成了键合部14，在各键合部14上放置各个半导体元件32。在半导体元件32上设置了多个电极34，把设置了电极34的面36放置在各向异性导电膜30上。此外，键合部14成为与电极34的配置对应的形状，对电极34进行了位置重合，来放置半导体元件32。在该位置重合中，也可利用定位孔20。或者，可形成专用的识别图形。再有，最好在键合部14上并在与电极对应的位置上形成宽度比其它部分宽的接合区。
可在各向异性导电膜30上逐个地放置半导体元件32，也可同时放置多个半导体元件32。例如，可同时放置与1片矩形基板28的全部的键合部14对应的个数的半导体元件32。
再有，半导体元件32可以是只在两边上形成了电极34的元件，也可以是在四边上形成了电极34的元件。关于电极34，大多使用在Al焊区上设置了金或焊锡等凸起的电极，但也可在键合部14上设置凸起或对键合部14进行刻蚀以形成凸起。
利用以上的工序，在半导体元件32的形成了电极34的面36与矩形基板28的形成了键合部14的面之间介入各向异性导电膜30。即使在逐个地放置半导体元件32的情况下，也最好在结束放置全部的半导体元件32之后进入到下一个工序。
其次，如图7C中所示，把夹具40挤压到与半导体元件32的形成了电极34的面36相反的面上，在键合部14的方向上对半导体元件32进行加压。夹具40内置了未图示的加热器，对半导体元件32进行加热。再有，如图示那样，可一并地压接多个半导体元件32，也可逐个地压接各半导体元件32。
这样，通过各向异性导电膜30的导电粒子导电性地导通半导体元件32的电极34与键合部14。按照本实施形态，由于在利用各向异性导电膜30导电性地导通键合部14与电极34的同时，能同时进行半导体元件32与基板12的底填(underfill)，故能以在可靠性和生产性方面良好的方法来制造半导体装置。
此外，由于利用夹具40来加热半导体元件32，故各向异性导电膜30的粘接剂至少在与半导体元件32的面36的接触区域中硬化。利用根据被使用的粘接剂的硬化机理的方法，对粘接剂施加能量即可。
其次，如图7D中所示，在矩形基板28上设置外部电极38。为此，首先在矩形基板28的通孔18内及其附近设置焊锡。关于焊锡，例如可使用膏状焊锡，利用印刷法来设置。此外，可将预先形成的焊锡球放置在上述位置上，此时，可利用定位孔20来进行焊锡球的位置重合。
接着，在回流工序中加热焊锡使其熔融，通过利用表面张力将焊锡形成为球状来设置外部电极38。外部电极38通过通孔18在与键合部14相反一侧的面上与键合部14导电性地连接。此外，键合部14与半导体元件32的电极34导电性地连接。因而，外部电极38与半导体元件32的电极34导电性地连接。
再有，根据需要，在外部电极38形成后，进行清洗、作标记和烘烤。即使在这些工序中，如果需要，也可利用定位孔20来进行位置重合。
利用以上的工序，可得到图8中示出的半导体模块42。半导体模块42是将多行多列的半导体装置一体化了的模块。半导体模块42包含形成了以多行多列排列的键合部14的矩形基板28。在矩形基板28上，在每个键合部14上安装了半导体元件32。此外，通过各向异性导电膜30导电性地连接半导体元件32的电极34与键合部14。在矩形基板28上，在与键合部14相反一侧的面上设置了通过通孔18与键合部14导电性地连接的外部电极38。因而，对于多行多列的半导体元件32的每一个，具有与电极34导电性地连接的外部电极38。因而，在每一个半导体元件32中构成了半导体装置。因而，如果对于每一个半导体元件32将矩形基板28分离为各个小片，则该各个小片成为作为完成品的半导体装置。作为将矩形基板28分离为各个小片的工序的一例，可将矩形基板28冲切为各个小片。在冲切矩形基板28时，可利用定位孔20来进行位置重合。此外，不合格部分也混入到载带的制造中，但在该部位上预先附加各个不合格基板识别标记、不安装合格品芯片即可。通过这样做，可不对不合格品附以附加价值。此外，如果由于后工序(例如焊锡球形成工序)的缘故，该部位是不均匀的，则以虚设的方式来安装不合格的半导体元件，在后述的各个小片的冲切后，可作为不合格品来区别。
图9是示出将半导体模块42冲切为各个小片的工序的图。在该图中，固定刃等的固定夹具44夹住矩形基板28中的各半导体元件32的周围，将其固定。然后，利用可动刃等的可动夹具46冲切半导体元件32的周围。这样，可得到各个小片、即半导体装置50。
对于各半导体装置50，根据需要，进行外观检查、电特性的检查、老化等。
按照本实施形态，由于利用各向异性导电膜30使键合部14与电极34导电性地导通，故能以在可靠性和生产性方面良好的方法来制造半导体装置50。此外，在载带10的宽度方向上并排地形成多个键合部14，将半导体元件32连接到每个键合部14上。因而，由于以矩阵状安装多个半导体元件32，故本实施形态适合于半导体装置50的大量生产。再者，将栽带10卷取到卷轴24上而准备好、切断为矩形基板28之后进行各向异性导电膜30的粘贴、半导体元件32的安装和挤压、外部电极38的形成、冲切为各个小片。因而，由于对矩形基板28进行至少一个工序，故与以卷轴至卷轴的工序来进行全部工序的情况相比，有时在处理方面变得容易。
此外，在以卷轴至卷轴的方式进行到切断为各个小片为止的全部工序的情况下，也如上所述，由于有不存在半导体元件的行，朝向卷取方向的柔性增加，故以卷轴至卷轴的方式的制造变得容易，制品的成品率得到提高。
再有，在载带10中，除了上述的2层或3层带之外，两面布线带、拼接布线带、玻璃环氧系列带等只要是能用卷轴来供给的带，任一种带都可以使用。换言之，在带的材料中，只要是具有能用卷轴来卷取的程度的柔性的材料且能形成布线的材料，任一种材料都可以使用。在这一点上，在以下的各实施形态中，也是同样的。
(第2实施形态)
图10～图11B是示出与第2实施形态有关的半导体装置的制造方法的图。在图10中，示出了在本实施形态中使用的载带110。
在载带110中，不形成图1中示出的载带10中的脱离由识别标记22形成的区段的一行的键合部14。此外，由于省略了一行的键合部14本身成为标记，故也省略了识别标记22。
详细地说，在载带110中，在某一宽度方向上以一行的键合部14的形成用的区域114为基准，在长度方向上第自然数n×常数k个宽度方向上避开一行的键合部14的形成用的区域114，形成了键合部14。例如，在图10中示出的本实施形态中，k=5。因而，以某一行的键合部14的形成用的区域114为基准，在长度方向上的第5、10、15、20、…个区域114上不形成键合部14。
而且，以某一个区域114为基准，可在载带110的长度方向上第自然数n×常数d的区域114中切断载带110。
在k=d的情况下，就在全部的区域114中切断载带110，可得到图11A中示出的矩形基板128。
或者，在k＜d的情况下，只在区域114中的几个部分中切断载带110。例如，在d=10的情况下，以某一行的区域114为基准，在长度方向上，在第10、20、30、…个区域中切断载带110。然后，可得到图11B中示出的矩形基板158。
按照本实施形态，在被切断为矩形基板128、158的位置上，在宽度方向上在一行的键合部14的形成用的区域114上不形成键合部14。通过这样做，可确保宽的切断区域。其结果，不仅切断操作变得容易，而且切断时的应力不传递到在矩形基板128、158上留下的键合部14上，可使成品率提高。而且，由于在不形成键合部14的区域114中也确保了键合部14的形成用的宽度，故键合部14的形成位置不会偏移。因而，不会难以进行键合部14的位置的识别。
其后，将在第1实施形态中已使用的半导体元件32安装在矩形基板128上，形成外部电极38，制造半导体模块，可得到半导体装置。由于其细节与第1实施形态相同，故省略其说明。
(第3实施形态)
图12和13是示出与第3实施形态有关的半导体装置的制造方法的图。在上述的实施形态中，在将载带切断为矩形基板之后，进行了设置各向异性导电膜的工序、放置半导体元件的工序、挤压半导体元件的工序、设置外部电极的工序和冲切为各个小片的工序。本发明不限定于此，可不将载带切断为矩形基板而进行全部的工序。在第1实施形态中已叙述了其优点。
图12是示出在载带上设置各向异性导电膜的工序的图。在本实施形态中，使用图1中示出的载带10。如图12中所示，将载带10卷取到卷轴24上而准备好、再由另一卷轴24进行卷取。即，在本实施形态中，应用卷轴至卷轴的工序。而且，在2个卷轴24间，将各向异性导电膜30粘贴到载带10上。此时，最好将各向异性导电膜30作成带状，被卷在卷轴124上而准备好。然后，在将各向异性导电膜30连续地粘贴到载带10上之后，就一度卷取载带10。
其次，以同样的方式，应用卷轴至卷轴的方式连续地将多个半导体元件放置在载带10上，一度卷取载带10。其次，应用卷轴至卷轴的方式连续地挤压被放置的半导体元件，与布线图形导电性地连接，一度卷取载带10。其次，应用卷轴至卷轴的方式与全部的半导体元件相对应，连续地设置外部电极，一度卷取载带10。由于这些工序除了以卷轴至卷轴的方式来进行之外与第1实施形态相同，故省略其说明。
再者，如图13中所示，也应用卷轴至卷轴的方式进行冲切为各个小片的工序。即，在在2个卷轴24间，利用夹具146与各半导体元件相对应地将安装了未图示的半导体元件的载带10冲切为各个小片。如果将冲切部分放大，则与图9相同。这样，与上述实施形态相同，可得到半导体装置。
再有，也可不以卷轴至卷轴的方式进行这样的全部工序，而是在某个时刻将载带10切断为矩形基板。切断的时间例如可在设置了各向异性导电膜后至放置半导体元件前、放置了半导体元件后至挤压半导体元件前、挤压了半导体元件后至设置外部电极前、设置了外部电极后至冲切为各个小片前的任一时刻。
在图14中示出安装了利用与上述的实施形态有关的方法制造的半导体装置1100的电路基板1000。一般使用例如玻璃环氧基板等的有机系列基板作为电路基板1000。在电路基板1000上以成为所希望的电路的方式形成了例如由铜构成的键合部。而且，通过以机械方式连接键合部与半导体装置1100的外部电极，来谋求它们的导电性的导通。
再有，由于可使半导体装置1100的安装面积减小到用裸芯片安装的面积，故如果在电子装置中使用该电路基板1000，就可谋求电子装置本身的小型化。此外，在同一面积内可确保更大的安装空间，还可谋求高功能化。
而且，作为具备该电路基板1000的电子装置，在图15中示出了笔记本型个人计算机1200。
再有，还可将本发明应用于各种面安装用的电子部件，不管其是有源部件还是无源部件。作为电子部件，例如有电阻器、电容器、线圈、振荡器、滤波器、温度传感器、热敏电阻、变阻器、电位器或熔断器等。
(其它实施形态)
图16是示出与其它实施形态有关的载带的图。在该图中示出的载带200的基板12上，如将其一部分放大后示出的那样，形成了至少1个孔202。孔202最好是在载带200的宽度方向上延伸的长孔。此外，可在载带200的宽度方向上排列多个孔202。通过形成孔202，基板12容易弯曲，容易将载带200卷取到卷轴上。再有，布线图形204可通过孔202上。
图17是示出与其它实施形态有关的载带的图。在该图中示出的载带300上，形成了指向纵向的一方的箭头302。箭头302示出了在以卷轴至卷轴的方式使载带300流动时的方向。
在载带300上形成了沿纵向为横写的第1机种名304。第1机种名304记载在以卷轴至卷轴的方式使载带300流动时操作者容易读取的方向上。在图17中示出的第1机种名304表示了「1M×48」，意味着用于安装1M字节的半导体芯片，制造具有48个外部端子的半导体装置。在载带300上形成了沿其宽度方向为横写的第2机种名306。第2机种名306示出了比第1机种名304详细的内容。
在载带300上形成了小片不合格标记308。将小片不合格标记308形成为例如箭头的形状，以便能确定某一个键合部14。如果小片不合格标记308的对应的键合部14是不合格的，则将其冲切下来。再有，最好在冲切了小片不合格标记308并显示为不合格的键合部14上也安装形状与合格品的半导体芯片相同的芯片。例如，可安装不合格的半导体芯片。通过这样做，在不合格的键合部14上也可设置焊锡球。
在载带300上形成了识别键合部14的接合区的位置用的识别标记310、312。例如，各键合部14可构成矩形，在四角或接近于四角的位置上形成识别标记310、312。在图17中示出的例子中，在位于构成矩形的键合部14的对角线的两端的一对角部中，在接近于一方角部的位置上形成识别标记310，在接近于另一方角部的位置上形成识别标记312。此外，一方的识别标记310和另一方的识别标记312，如放大地示出的那样，其形状可不同。通过检测出识别标记310、312的形状的差别，在载带300的方向变为相反的情况下，可检测出这一点。
在载带300上形成了示出在如图4所示那样进行切断时的位置的切断标记314。在图17中的例子中，沿切断位置延伸的2条电镀引线间的区域是切断标记314。据此，由于切断位置是电镀引线间且不切断电镀引线，故在切断时不产生金属的切屑。
最好用与键合部14相同的材料同时地形成箭头302、第1或第2机种名304、306、小片不合格标记308、识别标记310、312中的全部或至少1个。

Claims (21)

1．一种半导体装置的制造方法，其特征在于：
利用粘接剂粘接以矩阵状形成了键合部的载带与半导体元件，将在上述半导体元件中被形成的电极与上述键合部导电性地连接，对于各个半导体元件，将上述载带分离成各个小片。
2．如权利要求1中所述的半导体装置的制造方法，其特征在于：
还包含在上述载带上设置多个外部电极的工序。
3．如权利要求1中所述的半导体装置的制造方法，其特征在于：
在将上述载带分离成各个小片的工序中，将上述载带冲切成各个小片。
4．如权利要求1中所述的半导体装置的制造方法，其特征在于：
导电粒子被分散在上述粘接剂中分散，导电性地连接上述键合部与上述半导体元件。
5．如权利要求4中所述的半导体装置的制造方法，其特征在于：
在上述半导体元件的具有上述电极的面与上述键合部之间介入上述粘接剂、在上述半导体元件与上述载带之间施加压力，通过上述导电粒子来进行在上述半导体元件上被形成的电极与上述键合部的连接。
6．如权利要求1中所述的半导体装置的制造方法，其特征在于：
从卷轴引出上述载带来进行上述工序中的至少一部分工序，同时，将上述载带卷取到另一卷轴上，转移到下一个工序。
7．如权利要求1中所述的半导体装置的制造方法，其特征在于：
在长度方向上在包含多个上述键合部的长度上将上述载带切断为矩形基板的工序之后来进行上述工序中的至少一部分工序。
8．如权利要求7中所述的半导体装置的制造方法，其特征在于：
在上述载带上形成区分位于作为上述矩形基板被切断的区域内的上述键合部的识别标记。
9．如权利要求7中所述的半导体装置的制造方法，其特征在于：
在将上述半导体元件粘接到上述载带上之前进行将上述载带切断为矩形基板的工序，
在上述载带的某一个宽度方向上以一行的上述键合部为基准，在长度方向上、在第自然数n×常数d个宽度方向上且在一行的键合部上切断上述载带。
10．如权利要求7中所述的半导体装置的制造方法，其特征在于：
在将上述载带切断为矩形基板的工序之前进行将上述半导体元件粘接到上述载带上的工序，
在上述载带的某一个宽度方向上以一行的上述键合部为基准，在长度方向上、在第自然数n×常数k个宽度方向上避开一行的键合部，将上述半导体元件放置在上述键合部上，
从上述基准算起，在长度方向上、在第自然数n×常数d(k≤d)个宽度方向上且在一行的布线图形上切断上述载带。
11．如权利要求7中所述的半导体装置的制造方法，其特征在于：
在上述载带上，在某一个宽度方向上以一行的键合部的形成用区域为基准，在长度方向上、在第自然数n×常数k个宽度方向上避开一行的键合部的形成用区域，形成上述键合部，
在将上述半导体元件粘接到上述载带上之前进行将上述载带切断为矩形基板的工序，
从上述基准算起，在长度方向上、在第自然数n×常数d(k≤d)个宽度方向上且在一行的布线图形的形成用区域中切断上述载带。
12．如权利要求7中所述的半导体装置的制造方法，其特征在于：
在上述载带上，在某一个宽度方向上以一行的键合部的形成用区域为基准，在长度方向上、在第自然数n×常数k个宽度方向上避开一行的键合部的形成用区域，形成上述键合部，
在将上述载带切断为矩形基板的工序之前进行将上述半导体元件粘接到上述载带上的工序，
只在上述键舍部的被形成了的区域上将上述半导体元件粘接到上述载带上，
从上述基准算起，在长度方向上、在第自然数n×常数d(k≤d)个宽度方向上且在一行的布线图形的形成用区域中切断上述载带。
13．如权利要求1至权利要求12的任一项中所述的半导体装置的制造方法，其特征在于：
在上述载带中形成扣齿孔和定位孔，
以上述定位孔为基准，进行上述各工序。
14．如权利要求1至权利要求12的任一项中所述的半导体装置的制造方法，其特征在于：
在上述载带中形成通孔，
上述外部电极通过上述通孔与上述键合部连接，而且，在与形成了上述键合部的面相反一侧的面上设置上述外部电极。
15．如权利要求14中所述的半导体装置的制造方法，其特征在于：
在上述载带上形成外部电极的工序包含在上述载带上放置形成上述外部电极用的材料的工序和加热上述材料使其熔融形成为球状的回流工序。
16．一种半导体模块，其特征在于，包括：
以矩阵状形成了键合部的矩形基板；
对应于上述键合部被配置的多个半导体元件；以及
连接上述矩形基板与上述半导体元件的粘接剂。
17．如权利要求16中所述的半导体模块，其特征在于：
上述粘接剂由各向异性导电膜构成，
上述各向异性导电膜被介入上述半导体元件的形成了上述电极的面与上述键合部之间，
通过在上述各向异性导电膜中包含的导电粒子，导电性地连接上述键合部与上述电极。
18．如权利要求16中所述的半导体模块，其特征在于：
在上述矩形基板中形成通孔，
在与上述矩形基板中的形成了上述键合部的面相反一侧的面上形成通过上述通孔与上述键合部导电性地连接的外部电极。
19．一种半导体装置，其特征在于：
利用权利要求1至权利要求12的任一项的方法来制造。
20．一种电路基板，其特征在于：
安装了权利要求19中所述的半导体装置。
21．一种电子装置，其特征在于：
具有权利要求20中所述的电路基板。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100377325C (zh) * 2002-11-07 2008-03-26 三井金属矿业株式会社 安装电子元件的薄膜载带
CN100435275C (zh) * 2001-03-30 2008-11-19 琳得科株式会社 芯片加载用接合带及薄片、载体及包装体、制造、装载及包装方法
US8154031B2 (en) 2005-02-28 2012-04-10 Osram Opto Semiconductors Gmbh Module comprising radiation-emitting semiconductor bodies
CN107554852A (zh) * 2016-06-30 2018-01-09 瑞萨电子株式会社 半导体装置的包装方法
CN108389646A (zh) * 2017-08-29 2018-08-10 苏州东福电子科技股份有限公司 便于工业化快速生产的导电膜组件

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7169643B1 (en) 1998-12-28 2007-01-30 Seiko Epson Corporation Semiconductor device, method of fabricating the same, circuit board, and electronic apparatus
JP2002093861A (ja) * 2000-09-12 2002-03-29 Mitsui Mining & Smelting Co Ltd ２メタルｔａｂ及び両面ｃｓｐ、ｂｇａテープ、並びにその製造方法
JP3767691B2 (ja) * 2002-02-27 2006-04-19 セイコーエプソン株式会社 配線基板及びテープ状配線基板の製造方法
JP2003303919A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法
AU2003248743A1 (en) * 2002-06-27 2004-01-19 Ppg Industries Ohio, Inc. Single or multi-layer printed circuit board with recessed or extended breakaway tabs and method of manufacture thereof
CN1303898C (zh) * 2004-12-29 2007-03-14 李浙烽 复合预混料
US8139369B2 (en) * 2008-04-14 2012-03-20 Lockheed Martin Corporation Printed wiring board solder pad arrangement
FR2943849B1 (fr) * 2009-03-31 2011-08-26 St Microelectronics Grenoble 2 Procede de realisation de boitiers semi-conducteurs et boitier semi-conducteur
TWI416636B (zh) * 2009-10-22 2013-11-21 Unimicron Technology Corp 封裝結構之製法
DE102009058435A1 (de) * 2009-12-16 2011-06-22 Giesecke & Devrient GmbH, 81677 Befestigen und elektrisch leitendes Verbinden eines Chipmoduls mit einer Chipkarte
KR20120036446A (ko) * 2010-10-08 2012-04-18 삼성전자주식회사 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법
CN102436874B (zh) * 2011-09-17 2013-01-02 山西金开源实业有限公司 各向异性导电薄膜生产设备
US9953845B2 (en) * 2011-09-23 2018-04-24 Te Connectivity Corporation Methods and systems for forming electronic modules
KR102004777B1 (ko) * 2013-12-27 2019-10-01 삼성전기주식회사 패키지 제조 방법 및 그를 이용한 패키지
JP6661997B2 (ja) * 2015-11-26 2020-03-11 デクセリアルズ株式会社 異方性導電フィルム
TWI738504B (zh) * 2020-09-11 2021-09-01 頎邦科技股份有限公司 電路板捲帶及其對接方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0740600B2 (ja) * 1987-04-30 1995-05-01 三菱電機株式会社 半導体装置
US4980219A (en) * 1988-04-06 1990-12-25 Casio Computer Co., Ltd. Carrier tape for bonding IC devices and method of using the same
JPH01256138A (ja) 1988-04-06 1989-10-12 Casio Comput Co Ltd キャリアテープおよびその使用方法
US5061988A (en) * 1990-07-30 1991-10-29 Mcdonnell Douglas Corporation Integrated circuit chip interconnect
JPH05243341A (ja) 1992-03-02 1993-09-21 Casio Comput Co Ltd 異方導電性接着剤の転写方法
JP2812627B2 (ja) 1992-10-30 1998-10-22 三菱電機株式会社 テープキャリア、半導体装置試験方法及び装置
JPH06163617A (ja) * 1992-11-21 1994-06-10 Nitto Denko Corp 半導体装置の封止方法
JPH06291166A (ja) 1993-04-06 1994-10-18 Toshiba Corp フィルムキャリアおよびインナ−リ−ドボンディング装置
JPH06347827A (ja) * 1993-06-07 1994-12-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP3243920B2 (ja) 1994-03-07 2002-01-07 株式会社日立製作所 半導体装置
JPH08222600A (ja) * 1995-02-16 1996-08-30 Nitto Denko Corp 半導体装置の製造方法
JPH08306745A (ja) 1995-04-27 1996-11-22 Nitto Denko Corp 半導体装置及びその製造方法
JP2666788B2 (ja) * 1995-10-19 1997-10-22 日本電気株式会社 チップサイズ半導体装置の製造方法
JPH09186202A (ja) 1995-10-30 1997-07-15 Mitsui Mining & Smelting Co Ltd Ｔａｂテープの製造方法およびｔａｂテープ用積層体
US5749997A (en) 1995-12-27 1998-05-12 Industrial Technology Research Institute Composite bump tape automated bonding method and bonded structure
JP3569386B2 (ja) 1996-05-27 2004-09-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法およびそれにより得られるモジュール基板ならびに電子機器
JPH1084014A (ja) 1996-07-19 1998-03-31 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US6054975A (en) * 1996-08-01 2000-04-25 Hitachi, Ltd. Liquid crystal display device having tape carrier packages
JP3685585B2 (ja) * 1996-08-20 2005-08-17 三星電子株式会社 半導体のパッケージ構造
US6111324A (en) * 1998-02-05 2000-08-29 Asat, Limited Integrated carrier ring/stiffener and method for manufacturing a flexible integrated circuit package
JP3876953B2 (ja) * 1998-03-27 2007-02-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6205745B1 (en) * 1998-05-27 2001-03-27 Lucent Technologies Inc. High speed flip-chip dispensing
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100435275C (zh) * 2001-03-30 2008-11-19 琳得科株式会社 芯片加载用接合带及薄片、载体及包装体、制造、装载及包装方法
CN100377325C (zh) * 2002-11-07 2008-03-26 三井金属矿业株式会社 安装电子元件的薄膜载带
US8154031B2 (en) 2005-02-28 2012-04-10 Osram Opto Semiconductors Gmbh Module comprising radiation-emitting semiconductor bodies
CN107554852A (zh) * 2016-06-30 2018-01-09 瑞萨电子株式会社 半导体装置的包装方法
CN108389646A (zh) * 2017-08-29 2018-08-10 苏州东福电子科技股份有限公司 便于工业化快速生产的导电膜组件

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Publication number Publication date
US7045392B2 (en) 2006-05-16
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