CN1287447C - 非易失性存储器的制造方法 - Google Patents
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Abstract
一种非易失性存储器的制造方法，其先在基底上形成绝缘材质的电荷陷阱层，以及作为栅极前身的长条状导电层，再在长条状导电层之间的基底中形成埋入式位线，其中埋入式位线与长条状导电层之间相隔有一段距离。接着在长条状导电层的侧壁形成高介电常数间隙壁，再定义长条状导电层以形成栅极，然后在基底上方形成与栅极电性连接的字线。其中，高介电常数间隙壁的材质具有足够高的介电常数，且高介电常数间隙壁具有足够的宽度，使此非易失性存储器在操作时所形成的信道可延伸至高介电常数间隙壁下方，且与埋入式位线电性连接。
Description
技术领域
本发明是有关一种半导体器件的制造方法，且特别是有关一种非易失性存储器(Non-volatile Memory，NVM)的制造方法。
背景技术
非易失性存储器在电源关闭时仍可保有其中数据，且具有轻、薄、短、小的优点，故其应用日渐广泛。早期的非易失性存储器以多晶硅浮栅(Floating Gate)来储存数据(电荷)，由于多晶硅是导体，故电荷会分散在整个多晶硅浮栅中，使得一个存储单元中只能储存一个位的数据。最近提出的非易失性存储器则是氮化硅只读存储器(
NitrideROM，NROM)及SONOS(
Substrate-
Oxide-
Nitride-
Oxide-
Silicon)存储器之类，以氮化硅层作为电荷储存层的非易失性存储器。由于这种存储器以绝缘的氮化硅层作为电荷储存层，故被捕捉在电荷储存层中的电荷可以局部化，使得一个存储单元中可以储存两个位的数据，原因如下。
请参照图1，其所绘示为公知SONOS存储单元的结构及其中数据储存区的位置。如图1所示，公知SONOS存储单元包含基底(S)100、氧化硅层(O)110、氮化硅层(N)120、氧化硅层(O)130、多晶硅栅极(S)140，以及位在多晶硅栅极140两侧的基底100中，作为源/漏极区(S/D Region)的掺杂区150及160。其中，氧化硅层110、氮化硅层120及氧化硅层130合称电荷陷阱层(Charge Trapping Layer)138，且此存储单元具有两个数据储存区170与180分别位在多晶硅栅极140下方的氮化硅层120的两端。
如要写入数据储存区170，则令电荷由掺杂区160朝掺杂区150流动，并在靠近掺杂区150处(电场最强处)转朝多晶硅栅极140流动，而被捕捉在氮化硅层120中的数据储存区170中。另一方面，如要写入数据储存区180，则令电荷流动方向相反即可。由于此存储单元以绝缘的氮化硅层120作为电荷储存层，故被储存在氮化硅层120中的电荷可以局部化，使得每一个存储单元中可以储存两个位的数据，且能分别擦除。
虽然在上述公知的技术中，数据储存区170与180可分别被程序化或是擦除，但是数据储存区170(180)中所储存的电荷却会对数据储存区180(170)造成干扰，而影响其正常操作。再者，当器件尺寸(栅极线宽)缩小时，两个数据储存区170与180的距离也同时减小，使得干扰现象更加严重，故器件的缩小化不易达成。
发明内容
因此，本发明目的之一即是提出一种非易失性存储器的制造方法，其可在器件尺寸不变的情形下，增加电荷陷阱层中两个数据储存区之间的距离，以减少彼此间的干扰。
本发明的另一目的则是增加非易失性存储器的电荷陷阱层中两个数据储存区之间的距离，以利于器件(栅极线宽)的缩小化。
本发明的非易失性存储器的制造方法，先在基底上形成绝缘材质的电荷陷阱层，以及作为栅极前身的长条状导电层，再在长条状导电层之间的基底中形成埋入式位线，其中埋入式位线与长条状导电层之间相隔有一段距离。接着在长条状导电层的侧壁形成高介电常数材质的间隙壁，再定义长条状导电层以形成栅极，然后在基底上方形成与栅极电性连接的字线。其中，高介电常数间隙壁的材质具有足够高的介电常数，且高介电常数间隙壁具有足够的宽度，使此非易失性存储器在操作时所形成的信道可延伸至高介电常数间隙壁的下方，且与埋入式位线电性连接。
由于本发明在栅极侧壁形成高介电常数(High-K)材质之间隙壁，故于栅极上施加电压以打开信道时，信道可延伸至高介电常数间隙壁下方的基底中，而与埋入式位线电性连接，进而使信道中电荷在接近埋入式位线之处(电场最强之处)注入电荷陷阱层中，也就是储存在高介电常数间隙壁下方的数据储存区中。因此，电荷陷阱层中两个数据储存区的距离得以增加，而令彼此间干扰降低。再者，由于本发明的方法可增加电荷陷阱层中两个数据储存区的距离，故可应用在尺寸较小的器件的制造上，即有利于器件(栅极线宽)的缩小化。
为让本发明的上述目的、特征、优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明。
附图说明
图1绘示为公知SONOS存储单元的结构及其中数据储存区的位置。
图2A～图2E绘示为本发明较佳实施例的SONOS存储器的制造流程立体图。
图3所绘示为本发明较佳实施例的单一SONOS存储单元的结构及其中数据储存区的位置。
标号说明：
100、200：基底 110、130、210、230：氧化硅层
120、220：氮化硅层 138、238：电荷陷阱层
140、240a：栅极 150、160、250a、250b：掺杂区
170、180、270、280：数据储存区
240：长条状导电层 241：牺牲间隙壁
244：倾斜离子注入 245：高介电常数间隙壁
250：埋入式位线 252：介电层
254：字线
具体实施方式
本较佳实施例是以SONOS存储器的制造流程为例，并以图2A～图2E为辅，说明本发明的非易失性存储器的制造方法。
请参照图2A，首先提供一基底200，再依序在基底200上形成氧化硅层210、氮化硅层220与氧化硅层230，此三者合称为电荷陷阱层238。其中，氧化硅层210的形成方法较佳为热氧化法(ThermalOxidation)、氮化硅层220的形成方法例如为低压化学气相沉积法(LPCVD)，且氧化硅层230的形成方法例如是氧化氮化硅层220的表面。接着，在基底200上形成互相平行的长条状导电层240，其为稍后将形成的栅极的前身，且其材质例如为多晶硅或多晶硅化金属(polycide)。
请参照图2B，接着在长条状导电层240的侧壁形成牺牲间隙壁241，其材质例如为氧化硅。接着进行倾斜离子注入244，以在长条状导电层240之间的基底200中形成埋入式位线250。此埋入式位线250因由倾斜离子注入244所形成，故延伸至部分牺牲间隙壁241下方，但未延伸至长条状导电层240下方。然后再进行一回火步骤，以修复基底200中被破坏的晶格结构。
请参照图2C，接着去除牺牲间隙壁241，同时除去暴露在长条状导电层240之外的氧化硅层230。然后在各长条状导电层240的侧壁形成高介电常数间隙壁245，其材质必须具有足够高的介电常数，使此SONOS存储器在操作时所形成的信道可延伸至高介电常数间隙壁245的下方。因此，高介电常数间隙壁245的材质以介电常数大于30为佳，例如是五氧化二钽(Ta2O5)。
请继续参照图2C，其中所示的高介电常数间隙壁245的宽度约等于牺牲间隙壁241的宽度，故埋入式位线250同样延伸至部分高介电常数间隙壁245下方，但未延伸至长条状导电层240下方。
此外，本较佳实施例也可采用宽度小于高介电常数间隙壁245的牺牲间隙壁，并以此牺牲间隙壁为罩幕进行垂直离子注入(Vertical IonImplantation)，这样，埋入式位线250也可延伸至部分高介电常数间隙壁245下方，且不会延伸至长条状导电层240下方。
请参照图2D，接着图案化各长条状导电层240，在此图的Y方向上将其分割成许多栅极240a，这些栅极240a排成数组型式。
请参照图2E，接着以一介电材料252填满栅极240a的间隙以及高介电常数间隙壁245的间隙，其方法例如为化学气相沉积法(CVD)及其后的化学机械研磨法(CMP)，且此介电材料252例如为氧化硅。接下来，在基底200上方形成电性连接同一横排的栅极240a的字线254，其与埋入式位线250上下交错。
此外，本较佳实施例也可在栅极240a定义之前(图2C)，在高介电常数间隙壁245的间隙填满介电材料。之后在长条状导电层240及此介电材料上形成一导电层，再定义此导电层以形成与长条状导电层240上下交错的字线254，并继续定义下方的长条状导电层240，以形成自行对准在字线254的栅极240a。
接着请参照图3，其所绘示为本发明较佳实施例的单一SONOS存储单元的结构及其中数据储存区的位置。如图3所示，由于本发明在栅极240a的侧壁形成高介电常数材质的间隙壁245，故在栅极240a上施加电压以打开信道时，信道会延伸至高介电常数间隙壁245下方的基底200中，而与埋入式位线250a与250b电性连接。因此，举例来说，当使用信道热电子注入法(Channel Hot Electron(CHE)Injection)在器件中写入数据时，电子即会在接近埋入式位线250a或250b之处(电场最强之处)注入氮化硅层220中，也就是说，储存于高介电常数间隙壁245下方的数据储存区270或280中。因此，两个数据储存区270与280的距离得以增加，而令彼此间干扰降低。再者，由于本发明的方法可增加电荷陷阱层中两个数据储存区的距离，故可应用在尺寸较小的器件的制造上，即有利于器件(栅极线宽)的缩小化。
此外，在本较佳实施例中，由于埋入式位线250的注入以牺牲间隙壁241与长条状导电层240作罩幕，而高介电常数间隙壁245在埋入式位线250注入与回火步骤后才进行，故高介电常数间隙壁245不会受到回火时高温的破坏。
虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求书所界定为准。
Claims (21)
1.一种非易失性存储器的制造方法，其特征在于：包括下列步骤：
提供一基底；
在该基底上形成一电荷陷阱层；
在该电荷陷阱层上形成数个长条状导电层；
在该些长条状导电层之间的该基底中形成数条埋入式位线，其中每一埋入式位线与其相邻的一长条状导电层之间相隔有一段距离；
在各长条状导电层的侧壁形成一高介电常数间隙壁；
定义该些长条状导电层成为数个栅极；
在该基底上方形成电性连接该些栅极的数条字线，其中，
该高介电常数间隙壁的材质具有一介电常数，且该高介电常数间隙壁具有一宽度，使得该非易失性存储器在操作时所形成的一信道可延伸至该高介电常数间隙壁下方，且与该埋入式位线电性连接。
2.如权利要求1所述的非易失性存储器的制造方法，其特征在于：其中该介电常数大于30。
3.如权利要求1所述的非易失性存储器的制造方法，其特征在于：其中在形成该些埋入式位线之后，还包括进行一回火步骤。
4.如权利要求1所述的非易失性存储器的制造方法，其特征在于：其中每一埋入式位线延伸至部分该高介电常数间隙壁的下方，且未延伸至相邻的一长条状导电层的下方。
5.如权利要求1所述的非易失性存储器的制造方法，其特征在于：其中该电荷陷阱层包括由下而上堆栈的一第一氧化硅层、一氮化硅层与一第二氧化硅层。
6.如权利要求1所述的非易失性存储器的制造方法，其特征在于：其中该些埋入式位线的形成步骤如下：
在该些长条状导电层的侧壁形成数个牺牲间隙壁；
以该些长条状导电层与该些牺牲间隙壁为罩幕，进行一离子注入步骤，以形成该些埋入式位线；
去除该些牺牲间隙壁。
7.如权利要求6所述的非易失性存储器的制造方法，其特征在于：其中：
该电荷陷阱层包括由下而上堆栈的一第一氧化硅层、一氮化硅层与一第二氧化硅层；
去除该些牺牲间隙壁时，并将暴露在该些长条状导电层之外的该第二氧化硅层去除。
8.如权利要求6所述的非易失性存储器的制造方法，其特征在于：其中该些牺牲间隙壁的材质为氧化硅。
9.如权利要求6所述的非易失性存储器的制造方法，其特征在于：其中：
每一埋入式位线延伸至部分该高介电常数间隙壁的下方，且未延伸至相邻的一长条状导电层的下方；
任一牺牲间隙壁的宽度小于任一高介电常数间隙壁的宽度；
该离子注入步骤为一垂直离子注入步骤。
10.如权利要求6所述的非易失性存储器的制造方法，其特征在于：其中：
每一埋入式位线延伸至部分该高介电常数间隙壁的下方，且未延伸至相邻的一长条状导电层的下方；
任一牺牲间隙壁的宽度与任一高介电常数间隙壁的宽度大致相同；
该离子注入步骤为一倾斜离子注入步骤。
11.如权利要求1所述的非易失性存储器的制造方法，其特征在于：其中该高介电常数间隙壁的材质包括Ta2O5。
12.如权利要求1所述的非易失性存储器的制造方法，其特征在于：其中形成该些栅极与该些字线的方法包括下列步骤：
定义该些长条状导电层，以形成该些栅极；
以一介电材料填满该些栅极的间隙和该些高介电常数间隙壁的间隙；
在该基底上方形成与该些栅极电性连接的该些字线。
13.如权利要求1所述的非易失性存储器的制造方法，其特征在于：其中形成该些栅极与该些字线的方法包括下列步骤：
以一介电材料填满该些高介电常数间隙壁的间隙；
在该介电材料与该些长条状导电层上形成一导电层；
定义该导电层以形成与该些长条状导电层交错的该些字线，并继续定义该些长条状导电层以形成该些栅极。
14.一种非易失性存储器的制造方法，其特征在于：包括下列步骤：
提供一基底；
在该基底上形成一电荷陷阱层，该电荷陷阱层包括由下而上堆栈的一第一氧化硅层、一氮化硅层与一第二氧化硅层；
在该第二氧化硅层上形成数个长条状导电层；
在每一长条状导电层的侧壁形成一牺牲间隙壁；
以该些长条状导电层与该些牺牲间隙壁为罩幕，进行一离子注入步骤，以于该些长条状导电层之间的该基底中形成数条埋入式位线；
去除该些牺牲间隙壁；
在各长条状导电层的侧壁形成一高介电常数间隙壁；
定义该些长条状导电层成为数个栅极；
以一介电材料填满该些栅极的间隙与该些高介电常数间隙壁的间隙；
在该基底上方形成电性连接该些栅极的数条字线，其中，
该高介电常数间隙壁的材质具有一介电常数，且该高介电常数间隙壁具有一宽度，使得该非易失性存储单元操作时所形成的一信道可延伸至该高介电常数间隙壁下方，且与该埋入式位线电性连接。
15.如权利要求14所述的非易失性存储器的制造方法，其特征在于：其中该介电常数大于30。
16.如权利要求14所述的非易失性存储器的制造方法，其特征在于：其中在形成该些埋入式位线之后，还包括进行一回火步骤。
17.如权利要求14所述的非易失性存储器的制造方法，其特征在于：其中每一埋入式位线延伸至部分该高介电常数间隙壁的下方，但未延伸至相邻的一长条状导电层的下方。
18.如权利要求14所述的非易失性存储器的制造方法，其特征在于：其中：
任一牺牲间隙壁的宽度小于任一高介电常数间隙壁的宽度；并且该离子注入步骤为一垂直离子注入步骤。
19.如权利要求14所述的非易失性存储器的制造方法，其特征在于：其中：
任一牺牲间隙壁的宽度大致与任一高介电常数间隙壁的宽度相同；并且该离子注入步骤为一倾斜离子注入步骤。
20.如权利要求14所述的非易失性存储器的制造方法，其特征在于：其中该些牺牲间隙壁的材质为氧化硅，且在去除该些牺牲间隙壁时，一并将暴露于该些长条状导电层之外的该第二氧化硅层去除。
21.如权利要求14所述的非易失性存储器的制造方法，其特征在于：其中该高介电常数间隙壁的材质包括Ta2O5。
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