CN1835210A - Nrom器件及其制造方法 - Google Patents

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Abstract

一种形成存储器件(以及所得到的器件)的方法，包括：在衬底上形成电子俘获介电材料；在介电材料上形成导电材料；在导电材料上形成材料间隔物；除去介电材料和导电材料的一部分，以形成设置在材料间隔物下面的片段；在具有不同于衬底的导电类型的第二导电类型的衬底中形成第一和第二间隔区域，其中具有在第一和第二区域之间延伸的沟道区，其中电介质和第一导电材料的片段设置在沟道区的第一部分上，用于控制其导电性；以及在沟道区的第二部分上形成与之绝缘的第二导电材料，用于控制其导电性。

Description

NROM器件及其制造方法
技术领域
本发明涉及非易失性只读存储器(NROM)器件，更具体地，涉及以自对准方式形成的NROM。
背景技术
NROM器件是非易失性只读存储电子存储器件，其在介电层中存储电荷，并且在本领域中是公知的。参考图1，示出了现有技术的NROM器件1的剖面图。器件1是在具有第一导电类型的硅衬底2上制造的，并且第一和第二区域3/4相互隔开，其具有不同于硅衬底2的第一导电类型的第二导电类型。沟道区5将第一区域3同第二区域4分离。在沟道区5上形成了第一绝缘层6，诸如氧化硅或二氧化硅。在二氧化硅层6上设置了电介质7，诸如氮化硅。在电介质7上设置了第二绝缘层8，诸如另一二氧化硅层。第一绝缘层6、介电层7和第二绝缘层8还共同已知为ONO层6-8。最后，在第二层二氧化硅8上设置了多晶硅栅9。由此，电介质7被隔开，并且经由第一绝缘层6同沟道区5绝缘。多晶硅栅9通过第二二氧化硅绝缘层8同电介质7绝缘并分离。简言之，多晶硅栅9通过ONO层6-8同沟道区5隔开并分离。
NROM器件1是双密度非易失性存储单元，能够在单元中存储2比特的信息。多晶硅层9用作栅极，并且控制第一区域3和第二区域4之间通过沟道区5的电流流动。为了编程其中一个比特，使多晶硅栅9上升至高的正电压。将第一区域3保持在地或地附近，并且使第二区域4上升至高的正电压。来自第一区域3的电子朝向第二区域4加速进入沟道区5，并且通过热沟道电子注入机制，被注入通过第一氧化物层6，并且在介电层7的区域10附近被俘获在电介质7中。由于包括氮化硅的介电层7是非导电材料，因此电荷被俘获在区域10中。
为了编程单元1的另一比特，使多晶硅层9上升至高的正电压。将第二区域4保持在地或地附近，并且使第一区域3上升至高的正电压。来自第二区域4的电子在沟道5中朝向第一区域3加速，并且通过热沟道电子注入机制，被注入通过第一二氧化硅层6，并且被俘获在介电层7的区域11中。再一次地，由于氮化硅层7是非导电的，因此电荷被俘获在区域11中。
为了读其中一个比特，使第一区域3保持在地附近。将正的偏置电压施加到多晶硅层9。所施加的电压是这样的，如果区域11不包含被俘获的电荷(即，未被编程)，则它将使其下面的沟道区5变为导电的。然而，如果区域11具有被俘获的电荷(即，被编程)，则下面的沟道区5将不是导电的(未开启)。还将正的电压施加到第二区域4。施加到第二区域4的电压是这样的，它使第二区域4的耗尽区域扩大并侵入沟道区5，由此其扩大超出区域10。因此，在读存储单元的区域11时，区域10是否被编程的状态是无关的。因此，在该条件下，第一区域3和第二区域4之间的沟道5的导电状态仅取决于被存储或俘获在区域11中的电荷的状态。
为了读另一个比特，仅使施加的电压颠倒。因此，第二区域4保持在地附近。将正的偏置电压施加到多晶硅层9。所施加的电压是这样的，如果区域10未被编程，则它将使其下面的沟道区5变为导电的。然而，如果区域10被编程，则下面的沟道区5将不是导电的(未开启)。还将正的电压施加到第一区域3。施加到第一区域3的电压是这样的，它使第一区域3的耗尽区域扩大并侵入到沟道区5中超出区域11，由此，在读存储单元的区域10时，存储或被俘获在区域11中的电荷的状态是无关的。
为了擦除，衬底2、第一区域3和第二区域4可以连接到高的正电压，由此使来自俘获区域10和11的电子经由Fowler/Nordheim隧道效应隧穿进入衬底2。
关于现有技术的NROM单元1的问题是，沟道5位于硅衬底2的平坦表面上，并且沟道区5需要是足够大的，由此使两个俘获区域10和11充分分离。随着单元1缩小到较小的尺寸，特别是由于ONO层6-8的厚度不能按比例被缩小，这将成为问题。
图2说明了NROM器件的另一现有技术的设计，其利用分裂栅存储单元结构将电荷存储在介电层中。这里，氧化物和氮化物层6-8，连同存储栅电极8，仅设置在沟道区5的第一部分上方。而且，多晶硅栅9具有下部分，其设置在沟道区5的第二部分上方并(经由绝缘材料12)与之绝缘；以及第二部分，其向上延伸并超过氧化物6、氮化物7和存储栅极8。形成电接触13和14，以实现同第一和第二区域3/4的电接触。通过该结构，以如上文所述的相同的方式，通过使用俘获的电子对氮化物层7编程，仅存储了单个比特的信息。关于该设计的问题是难于在尺寸上缩小。特别地，有效沟道长度需要是足够长的，以容许用于形成分离的多晶栅9和氧化物6/氮化物7/栅8的不同的光刻步骤。而且，氧化物/氮化物/栅6/7/8的宽度至少是一个光刻特征尺寸长度，如果俘获的电荷在介电材料中是不移动的，则没有必要这么长。
存在对形成电子俘获NROM器件的改进方法的需要，相比于传统设计所允许的，其允许器件尺寸进一步缩小。
发明内容
本发明通过形成存储栅极解决了前面提及的问题，其具有由小于光刻限制的间隔物尺寸定义的隔离的氮化物存储节点。
本发明是一种在第一导电类型的衬底上方形成存储器件的方法，包括：在衬底上方形成电子俘获介电材料；在介电材料上形成第一导电材料；在第一导电材料上形成材料间隔物；除去介电材料和第一导电材料的一部分，以形成设置在材料间隔物下面的电介质和第一导电材料的片段；在具有不同于第一导电类型的第二导电类型的衬底中形成第一和第二间隔区域，其中在第一和第二区域之间的衬底中定义了具有第一和第二部分的沟道区，并且其中电介质和第一导电材料的片段设置在沟道区的第一部分上，用于控制其导电性；以及在沟道区的第二部分上形成与之绝缘的第二导电材料，用于控制其导电性。
本发明还是一种用于在具有第一导电类型的衬底上形成存储器件的方法，包括：在衬底上形成第一电子俘获介电材料层；在第一层上形成第二导电材料层；在第二层上形成第三材料层；在第三层中形成沟槽；沿沟槽的侧壁形成材料间隔物；在衬底中形成第一区域，其设置于沟槽下面且具有不同于第一导电类型的第二导电类型；除去第三层的同沟槽相邻的部分；除去第一和第二层的一部分，以形成第一和第二层的片段，其均设置在一个材料间隔物下面；在衬底上形成与之绝缘的第四导电材料层；在具有第二导电类型的衬底中形成一对第二区域，其中一对沟道区均定义在第一区域和第二区域对的一个第二区域之间的衬底中，并且其中每个沟道区包括第一部分和第二部分，其中每个第一和第二层的片段设置在一个第一部分上，用于控制其导电性，并且其中第四层包括多个部分，每个部分设置在一个沟道区第二部分上并与之绝缘，用于控制其导电性。
在本发明的另一方面中，一种在具有第一导电类型的衬底上形成存储器件的方法，包括：在衬底上形成存储单元对；在衬底中形成多个第一区域；以及形成第二导电材料层。形成每个存储单元对包括：在衬底上形成电子俘获介电材料；在介电材料上形成第一导电材料；在第一导电材料上形成一对材料间隔物；以及除去介电材料和第一导电材料的一部分，以形成电介质和第一导电材料的片段，每个片段设置在一个材料间隔物下面。第一区域的形成包括在衬底中形成多个第一区域，其中每个第一区域设置在一个存储单元对下面，并且具有不同于第一导电类型的第二导电类型，其中在衬底中定义了多个沟道区，每个沟道区在相邻的第一区域对之间延伸，并且其中每个沟道区具有第一和第二部分。第二导电材料层的形成包括：形成第二导电材料层，其在存储单元对上面延伸，并且包括多个部分，每个部分在一个沟道区第二部分上延伸并与之绝缘，用于控制其导电性。每个电介质和第一导电材料的片段设置在一个沟道区第一部分上，用于控制其导电性。
在本发明的另一方面中，存储器件包括：在具有第一导电类型的衬底上形成的存储单元对，多个沟道区和第二导电材料层。每个存储单元对包括：一对设置在衬底上的电子俘获介电材料片段；一对设置在介电材料片段上的第一导电材料片段；一对设置在第一导电材料片段上的材料间隔物；以及第一区域，其是在存储单元对下面的衬底中形成的，并且具有不同于第一导电类型的第二导电类型。在衬底中定义了多个沟道区，每个沟道区在相邻的第一区域对之间延伸，其中每个沟道区具有第一和第二部分，并且其中每个电介质和第一导电材料的片段设置在一个沟道区第一部分上，用于控制其导电性。第二导电材料层在存储单元对上面延伸，并且包括多个部分，每个部分在一个沟道区第二部分上延伸并与之绝缘，用于控制其导电性。
通过阅读说明书、权利要求和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1是传统的存储单元的剖面侧视图。
图2是另一传统的存储单元的剖面侧视图。
图3A～3H是其中一个有源区的剖面侧视图，顺序示出了用于形成本发明的电子俘获存储单元的非易失性存储阵列的工艺。
图4是本发明的电子俘获存储单元的替换实施例的剖面侧视图。
图5是本发明的电子俘获存储单元的替换实施例的放大剖面侧视图。
具体实施方式
本发明是一种采用自对准方式形成NROM器件的方法。通过本发明，存储单元元件的尺寸可以更加容易地和可靠地缩小至较小的尺寸。
图3A～3H说明了本发明的存储单元的形成。这些图说明了其中一个有源区的一部分的剖面图，其是在隔离区之间形成的。插入在有源区之间的隔离区的形成(经由LOCOS、STI等)在本领域中是公知的，在此处不作进一步的讨论。下面的图说明了单个的存储单元对的形成，其中该工艺实际上在每个有源区中制造了多个该存储单元对。
参考图3A，在衬底10上通过公知的技术，诸如氧化或淀积(例如，化学汽相淀积或CVD)，形成了绝缘材料层，优选地形成了2-8nm厚的二氧化硅(氧化物)层。优选地通过CVD，在氧化物层22上形成介电材料层24(例如，3-12nm厚)，诸如氮化硅(氮化物)。通过公知的工艺，诸如低压CVD或LPCVD，在氮化物层24上淀积多晶硅层26(下文称为“多晶”)(例如，10-20nm厚)。再一次地优选地通过CVD，在多晶层26上形成了牺牲材料层28(例如，20-40nm厚)，优选地是氮化物。应当理解，此处描述的所有参数依赖于设计规则和工艺技术阶段，并且本领域的技术人员将理解，本发明不限于任何具体的工艺技术阶段，或此处描述的任何工艺参数的任何具体值。在图3A中示出了得到的结构。
优选地使用传统的光刻工艺(例如，在部分氮化物28上面形成掩模层，并执行各向异性氮化物刻蚀，以除去氮化物28的暴露部分)，在氮化物层28中形成沟槽30。沟槽30的宽度可以同所用工艺的最小可能光刻特征尺寸一样小。沟槽30向下延伸到多晶层26，并且将其暴露出来。接着，沿沟槽30的侧壁形成第一间隔物32。间隔物的形成在本领域中是公知的，并且包括将材料淀积在结构的轮廓上，随后采用各向异性刻蚀工艺(例如，反应离子刻蚀-RIE)，由此将材料从该结构的水平表面上除去，同时在该结构的垂直取向的表面上，材料大部分保持完好(并且导致了延伸离开垂直取向表面的圆的上表面)。为了形成第一间隔物32，在该结构上淀积厚的氧化物层，随后进行各向异性氧化物刻蚀，其除去了除沟槽30内部的第一间隔物32以外的所淀积的氧化物。在图3B中示出了得到的结构。
进行各向异性多晶、氮化物和氧化物刻蚀，以除去多晶层26、氮化物层24和氧化物层22的暴露部分，用于使沟槽30向下延伸到衬底20，并使其暴露出来。通过间隔物32之间的刻蚀，沟槽30的下部分具有小于沟槽30的上部分的宽度。接着，通过氧化物淀积和各向异性刻蚀，在沟槽30的下部分中形成第二间隔物34，进一步使沟槽30的下部分变窄。然后，通过在该结构上淀积厚的多晶层，随后进行平面化多晶刻蚀(例如，CMP-化学机械抛光)，其使用氮化物28作为刻蚀停止层，使用多晶硅块36填充沟槽30。然后，在该结构的整个表面上进行适当的离子注入，其中在沟槽30的底部，在衬底20的暴露部分中，离子形成了第一区(即，源区)38。应当注意，根据源区38的所需宽度，某些或全部该离子注入可以在第二间隔物34的形成之前进行。在图3C中示出了得到的结构。
下面，在多晶块36的顶部暴露部分上形成了保护性氧化物层40。氧化物层40优选地是经由热氧化或通过TEOS(原硅酸四乙酯)淀积形成的。进行氮化物刻蚀，其除去了氮化物层28。使用各向异性多晶刻蚀以除去多晶层26的暴露部分，仅留下直接位于第一间隔物32下面的多晶层26的片段，如图3D中所示。然后使用热氧化在多晶层26的暴露(侧面)部分上形成氧化物层42。执行各向异性氮化物和氧化物刻蚀，以除去氮化物层24和氧化物层22的暴露部分，留下位于间隔物32下面的这些层的单独片段，其中这些片段的宽度由间隔物32的宽度定义。在图3E中示出了得到的结构。
接着，在衬底20的暴露部分上形成了薄的绝缘层44，优选地由通过热氧化形成的氧化物制成。然后，在该结构的上方形成了多晶层46，如图3F中说明的。然后，沿多晶层44的垂直部分，通过氮化物淀积和各向异性刻蚀，形成氮化物间隔物48。然后使用各向异性多晶刻蚀除去那些未受氮化物间隔物48保护的多晶层44的部分。(利用任意适当的阻挡掩模)使用适当的离子注入，以在衬底20的暴露部分中形成第二区(即漏区)44。在图3G中示出了得到的结构。
通过氮化物淀积和刻蚀工艺，形成了额外的氮化物间隔物52，用于密封和保护多晶层46的暴露端部。使用钝化或其他的绝缘材料，诸如BPSG 54来覆盖该结构。执行掩蔽步骤，以定义第二(漏)区50上方的刻蚀区域。在刻蚀区域中选择性地刻蚀BPSG 54，以创建接触开口，其向下延伸到第二(漏)区50。然后，通过金属淀积和平面化回刻蚀，使用导体金属接触56填充接触开口。在图3H中示出了最终的存储单元结构。应当注意，在上文的工艺中可以混合其他的工艺步骤，用于在同一衬底上形成其他的存储器件、阱区注入区域和/或外围器件。
如图3H中所示，本发明的工艺形成了相互镜像的存储单元60对，第一和第二区38/50形成了关于每个单元的源和漏(本领域的技术人员了解在工作过程中源和漏可以交换)。每对存储单元共用单个的源区38。每个单元的沟道区58是位于源极和漏极38/50之间的衬底部分。对于每个存储单元60，多晶层46构成了控制栅极，多晶层片段26构成了存储栅极，且氮化物层片段24用作电荷俘获介电材料。控制栅极46设置在沟道区58的第一部分上(通过氧化物44与之绝缘)，并且电荷俘获电介质24设置在沟道区58的第二部分上。存储栅极26设置在电荷俘获电介质24上。可以形成公共接触62线，以将有源区中的所有金属接触56连接在一起。多晶块36、存储栅极26和控制栅极46优选地延伸通过所有的隔离区和有源区，形成将其他有源区中的其他存储单元对的类似元件连接在一起的线。因此，通过接触线(62)、存储栅极线(26)、源极线(36)和控制栅极线(46)的适当组合，可以选择阵列中的任何给定的存储单元。
现在描述存储单元60的工作。为了编程存储单元，使存储栅极26上升至正电压(例如，4-10V)，使控制栅极46上升至正电压(例如，1-3V)，将漏区50保持在地电势或接近地电势，并且使源区38上升至正电压(例如，4-8V)。来自漏区50的电子在沟道区58中朝向源区38加速，并且通过热沟道电子注入，被注入通过氧化物层22，并且在电荷俘获电介质24中被俘获。
为了读存储单元60，使漏区50保持在接近地电势。将电压施加到存储栅极26(例如，-5～+5V)、控制栅极46(例如，2～4V)和源区38(例如，1-3V)。控制栅极46上的正电压将使控制栅极46下面的沟道区58的部分开启(使之导通)。施加到存储栅极26的电压是这样的，如果电荷俘获电介质24不包含被俘获的电子电荷(即，未被编程)，则它将使其下面的沟道区58的部分也被开启(即，导通)。通过使沟道区的两个部分导通，电流将流过沟道区58，表示未被编程的状态(例如，“0”状态)。然而，如果电荷俘获电介质24包含被俘获的电子电荷(即，被编程)，则下面的沟道区58的部分将不开启(即，未导通)。通过使部分沟道区截止，很小的电流或没有电流将流过沟道区，表示被编程的状态(例如，“1”状态)。应当注意，通过切换上文描述的漏极和源极电势，由此电流流动处于相对的方向中，可以检测沟道导电性。
为了从编程状态擦除存储单元，衬底20和源极38可以连接到高的正电压，由此使空穴从衬底注入到电荷俘获电介质24中，以中和被俘获的电子。可替换地，可以使存储栅极26或者控制栅极46上升至高电压，以将空穴注入到电荷俘获电介质24中。
本发明的设计和工艺具有许多优点。存储单元是使用单一的光刻步骤制造的。这意味着，存储单元元件全部是相互自对准的，由此允许更好地缩小至小几何尺寸，并且消除了多个光刻步骤的对准公差问题。关键的存储单元元件的尺寸是更加可控的，并且可以小于光刻步骤的单一的特征分辨率。例如，间隔物32被用于定义存储栅极26和电荷俘获电介质24的宽度。同样地，多晶46和间隔物48的淀积厚度被用于定义沟道区58上方的控制栅极46的宽度。因此，减小了整体存储单元的尺寸，并且可以更好地和更均匀地控制元件的尺寸。通过使电子通过控制栅极46和存储栅极26之间的间隙，其加速电子使之变得更快，以用于获得更好的注入效率和更快的速度，从而实现了改善的热电子注入。
图4说明了本发明的替换实施例，其是上文描述的自对准存储单元的双向形式。该实施例包括与图3F所示相同的结构，除了(优选地使用掩蔽/刻蚀工艺)从分隔有源区的隔离区中选择性地除去多晶层46，留下多晶46的带均沿其中一个有源区的长度延伸。该设置以与上文描述的方式相似的方式操作，除了来自一对存储单元的源(第一)区38操作性地用作关于相邻的存储单元对的漏(第二)区，反之亦然。
更具体地，参考图5最优地说明了操作，其示出了相邻的存储单元60对的两个相邻的存储单元(左手侧的存储单元60L和右手侧的存储单元60R)。为了对右手侧的存储单元60R编程，使存储栅极26R上升至正电压(例如，4-8V)，使控制栅极46上升至正电压(例如，1-3V)，将源区38L保持在地电势或接近地电势，并且使源区38R上升至正电压(例如，2-5V)。来自源区38L的电子朝向源区38R加速进入沟道区58中，并且通过热沟道电子注入被注入通过氧化物层22，并且在电荷俘获电介质24R中被俘获。为了对左手侧的存储单元60L编程，颠倒上面的左侧和右侧的电压。
为了读右手侧的存储单元60R，将源区38R保持在地附近。将正电压施加到存储栅极26R(例如，-3～0V)和控制栅极46(例如，1-4V)。将正电压施加到源区38L，由此使源区38L的耗尽区扩大并且侵入沟道区58，使其延伸超过电荷俘获电介质24L。可以将正电压(例如，0-3V)施加到存储栅极26L，以增强区域38L周围的耗尽区的形成。因此，在读存储单元60R时，电荷俘获电介质24L是否被编程的状态是无关的。控制栅极46上的正电压将使控制栅极46下面的沟道区58的部分开启(使之导通)。施加到存储栅极26R的电压是这样的，如果电荷俘获电介质24R不包含被俘获的电子电荷(即，未被编程)，则它将使其下面的沟道区58的部分也被开启(即，导通)。通过使沟道区的两个部分导通，电流将流过沟道区58，表示未被编程的状态(例如，“0”状态)。然而，如果电荷俘获电介质24R包含被俘获的电子电荷(即，被编程)，则下面的沟道区58的部分将不开启(即，未导通)。通过使部分沟道区截止，很小的电流或没有电流将流过沟道区，表示编程的状态(例如，“1”状态)。为了读左手侧的存储单元60L，颠倒上面的左侧和右侧的电压。
为了从编程状态擦除存储单元，衬底20和源极38R和/或38L可以连接到高的正电压，由此使空穴从衬底注入到电荷俘获电介质24R和/或24L中，以中和俘获的电子。可替换地，可以使存储栅极26R和26L或者控制栅极46上升至高电压，以将空穴注入到电荷俘获电介质24R和/或24L中。
应当注意，如此处使用的，术语“在...上方”和“在...下面”内在地包括“直接在...上”或“直接在...下面”(无位于其间的中间材料、元件或间隔)，以及“间接在...上”或“间接在...下面”(其间具有中间材料、元件或间隔)。同样地，术语“相邻”包括“直接相邻”(无位于其间的中间材料、元件或间隔)，以及“间接相邻”(其间具有中间材料、元件或间隔)。例如，“在衬底上方”形成元件可以包括直接在衬底上面形成元件，其间不具有中间材料/元件，以及间接在衬底上面形成元件，其间具有一种或多种中间材料/元件。
应当理解，本发明不限于上文描述的和此处说明的实施例，而是包含落于附属权利要求的范围内的任何和全部的变化方案。例如，上文描述的材料、工艺和多种示例仅是示例性的，并且不应被认为限制了权利要求。而且，如由权利要求和说明书所了解的，不一定按照所说明或所要求的准确顺序执行方法步骤，而是按照允许正确形成本发明的NROM存储单元的任何顺序执行方法步骤。最后，单个的材料层可以作为多个该材料或相似材料的层形成，反之亦然。

Claims (24)

1.一种在第一导电类型的衬底上形成存储器件的方法，该方法包括：
在衬底上方形成电子俘获介电材料；
在介电材料上方形成第一导电材料；
在第一导电材料上方形成材料间隔物；
除去部分介电材料和第一导电材料，以形成设置在材料间隔物下面的电介质和第一导电材料的片段；
在具有不同于第一导电类型的第二导电类型的衬底中形成第一和第二间隔区域，其中在第一和第二区域之间的衬底中定义了具有第一和第二部分的沟道区，并且其中电介质和第一导电材料的片段设置在沟道区第一部分上方，用于控制其导电性；以及
在沟道区第二部分上方形成并与之绝缘的第二导电材料，用于控制其导电性。
2.权利要求1的方法，进一步包括：
在介电材料和衬底之间形成绝缘材料。
3.权利要求1的方法，其中材料间隔物的形成包括：
在导电材料上方形成材料层；
在材料层中形成沟槽；
在材料层上方和沟槽中形成间隔物材料；
执行各向异性刻蚀工艺，以除去除了沿沟槽侧壁的材料间隔物以外的间隔物材料。
4.权利要求3的方法，进一步包括：
使沟槽延伸通过导电和介电材料；以及
沿沟槽的侧壁形成第二材料间隔物，并且横向地同导电和介电材料相邻。
5.权利要求4的方法，进一步包括：
在沟槽中形成同第一区域电接触的导电材料块。
6.权利要求1的方法，其中除去部分电介质和第一导电材料包括：
执行各向异性刻蚀工艺，用于除去部分电介质和第一导电材料，其中电介质和第一导电材料的片段由材料间隔物保护免受各向异性刻蚀工艺。
7.权利要求1的方法，其中第二导电材料的形成包括：
在衬底上方形成第二导电材料层；
在一部分第二导电材料层上方形成第二材料间隔物；以及
执行各向异性刻蚀工艺，用于除去一些第二导电材料层，其中置于第二材料间隔物下面的一部分第二导电材料层由第二材料间隔物保护免受各向异性刻蚀工艺。
8.一种在第一导电类型的衬底上形成存储器件的方法，该方法包括：
在衬底上方形成第一电子俘获介电材料层；
在第一层上方形成第二导电材料层；
在第二层上方形成第三材料层；
在第三层中形成沟槽；
沿沟槽的侧壁形成材料间隔物；
在衬底中形成第一区域，其设置于沟槽下面且具有不同于第一导电类型的第二导电类型；
除去第三层的与沟槽相邻的部分；
除去部分第一和第二层，以形成第一和第二层的片段，其均设置在其中一个材料间隔物的下面；
在衬底上方形成并与之绝缘的第四导电材料层；
在具有第二导电类型的衬底中形成一对第二区域，其中一对沟道区均限定在第一区域和该对第二区域其中之一之间的衬底中，并且其中每个沟道区包括第一部分和第二部分；
其中每个第一和第二层的片段设置在其中一个第一部分上方，用于控制其导电性，并且其中第四层包括其多个部分，每个部分设置在其中一个沟道区第二部分上方并与之绝缘，用于控制其导电性。
9.权利要求8的方法，进一步包括：
在第一层和衬底之间形成绝缘材料层。
10.权利要求8的方法，其中材料间隔物的形成包括：
在第三层上方和沟槽中形成间隔物材料；以及
执行各向异性刻蚀工艺，以除去除了沿沟槽侧壁的材料间隔物以外的间隔物材料。
11.权利要求10的方法，进一步包括：
使沟槽延伸通过第一和第二层；以及
沿沟槽的侧壁形成第二材料间隔物，并且横向地同第一和第二层相邻。
12.权利要求11的方法，进一步包括：
在沟槽中形成同第一区域电接触的导电材料块。
13.权利要求8的方法，其中除去部分第一和第二层包括：
执行各向异性刻蚀工艺，用于除去部分第一和第二层，其中第一和第二层的片段由材料间隔物保护免受各向异性刻蚀工艺。
14.权利要求8的方法，其中第二导电材料的形成包括：
在部分第四层上方形成第二材料间隔物；以及
执行各向异性刻蚀工艺，用于除去一些第四层，其中部分第四层由第二材料间隔物保护免受各向异性刻蚀工艺。
15.一种在第一导电类型的衬底上形成存储器件的方法，该方法包括：
在衬底上形成存储单元对，每个存储单元对通过这样的方法形成：
在衬底上方形成电子俘获介电材料；
在介电材料上方形成第一导电材料；
在第一导电材料上方形成一对材料间隔物；以及
除去部分介电材料和第一导电材料，以形成电介质和第一导电材料的片段，每个片段设置在其中一个材料间隔物下面；
在衬底中形成多个第一区域，每个设置在其中一个存储单元对下面，并且具有不同于第一导电类型的第二导电类型，其中在衬底中定义了多个沟道区，每个沟道区在相邻的第一区域对之间延伸，并且其中每个沟道区具有第一和第二部分；以及
形成第二导电材料层，其在存储单元对上方延伸，并且包括多个部分，每个部分在其中一个沟道区第二部分上方延伸并与之绝缘，用于控制其导电性；
其中电介质和第一导电材料的每个片段设置在其中一个沟道区第一部分上方，用于控制其导电性。
16.权利要求15的方法，进一步包括：
在介电材料和衬底之间形成绝缘材料。
17.权利要求15的方法，其中对于每个存储单元对，材料间隔物的形成包括：
在导电材料上方形成材料层；
在材料层中形成沟槽；
在材料层上方和沟槽中形成间隔物材料；
执行各向异性刻蚀工艺，以除去除了沿沟槽侧壁的材料间隔物以外的间隔物材料。
18.权利要求17的方法，其中每个存储单元对的形成进一步包括：
使沟槽延伸通过导电和介电材料；以及
沿沟槽的侧壁形成一对第二材料间隔物，并且横向地同导电和介电材料相邻。
19.权利要求18的方法，其中每个存储单元对的形成进一步包括：
在沟槽中形成同第一区域电接触的导电材料块。
20.权利要求15的方法，其中除去部分电介质和第一导电材料包括：
执行各向异性刻蚀工艺，用于除去部分电介质和第一导电材料，其中电介质和第一导电材料的片段由材料间隔物保护免受各向异性刻蚀工艺。
21.一种存储器件，包括：
在第一导电类型的衬底上形成的存储单元对，每个存储单元对包括：
设置在衬底上方的一对电子俘获介电材料片段；
设置在介电材料片段上方的一对第一导电材料片段；
设置在第一导电材料片段上方的一对材料间隔物；以及
形成在存储单元对下面的衬底中的第一区域，并且具有不同于第一导电类型的第二导电类型；
在衬底中定义的多个沟道区，每个沟道区在相邻的第一区域对之间延伸，其中每个沟道区具有第一和第二部分，并且其中电介质和第一导电材料的每个片段设置在其中一个沟道区第一部分上方，用于控制其导电性；
第二导电材料层，其在存储单元对上方延伸，并且包括多个部分，每个部分在其中一个沟道区第二部分上方延伸并与之绝缘，用于控制其导电性。
22.权利要求21的器件，进一步包括：
在介电材料片段和衬底之间的绝缘材料。
23.权利要求21的器件，其中每个存储单元对进一步包括：
沟槽，其置于该对电子俘获介电材料片段之间以及该对第一导电材料片段之间；以及
导电材料块，其置于沟槽中，并且同第一区域电接触。
24.权利要求23的器件，其中每个存储单元对进一步包括：
一对第二材料间隔物，其沿沟槽的侧壁形成，并且横向地同导电和介电材料的片段相邻。
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