CN1274186C - 布线板及其制造方法 - Google Patents

布线板及其制造方法 Download PDF

Info

Publication number
CN1274186C
CN1274186C CN200310115617.XA CN200310115617A CN1274186C CN 1274186 C CN1274186 C CN 1274186C CN 200310115617 A CN200310115617 A CN 200310115617A CN 1274186 C CN1274186 C CN 1274186C
Authority
CN
China
Prior art keywords
layer
firing
ceramic
low
raw material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200310115617.XA
Other languages
English (en)
Other versions
CN1499913A (zh
Inventor
多贺茂
高桥裕之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Publication of CN1499913A publication Critical patent/CN1499913A/zh
Application granted granted Critical
Publication of CN1274186C publication Critical patent/CN1274186C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/25—Web or sheet containing structurally defined element or component and including a second component containing structurally defined particles
    • Y10T428/252—Glass or ceramic [i.e., fired or glazed clay, cement, etc.] [porcelain, quartz, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Compositions Of Oxide Ceramics (AREA)
  • Glass Compositions (AREA)
  • Laminated Bodies (AREA)

Abstract

一种包括叠层的布线板，其包括：包含陶瓷粒子α和玻璃成分的低温烧制层；以及包含在低温烧制层的烧制温度下不会烧结的陶瓷粒子β和玻璃成分的的陶瓷层，其中该陶瓷粒子β的平均粒子尺寸大于陶瓷粒子α的平均粒子尺寸，其比表面积小于陶瓷粒子α的比表面积。

Description

布线板及其制造方法
技术领域
本发明涉及一种平面方向上烧结收缩较少的布线板以及生产这种布线板的制造方法。
背景技术
近些年来，在移动通信等领域使用的布线板中，采用了能够与银(Ag)、金(Au)、铜(Cu)和钯(Pd)这种低阻导体同时烧结的低温烧制板。此外，在移动通信领域，在单个电子部件小型化的同时，集成了这些部件的模块部件的开发也取得了进展。用在这种模块部件中的板上广泛采用了上面有低温烧制板的模块板，用焊料将单个的电子部件等等安装在这种板的表面上。在安装步骤中，进行焊锡膏印刷或者部件安装。一般而言，安装是在大尺寸多孔具有多个模块板的板上进行的。
在前面的大尺寸板中，为了减少安装步骤中的人力支出，近些年来将它设计成尺寸很大，以得到边长从100毫米到200毫米的正方形。由于这一原因，为了在安装步骤中保持对准(registration)，单个模块板的尺度精度或者对准精度正在变得更加严格。为了获得这样的尺度精度，无收缩烧制方法是有效的，它基本上不会伴随有平面方向的收缩，且在烧制的同时尺寸很少发生变化(scattering)。
到此为止，作为减少陶瓷体烧制收缩的方法，已经有了一种方法，它采用在陶瓷体的烧制温度下不会烧结的一个柔软的束缚层，烧制陶瓷体，并且从烧制后的陶瓷体上去掉没有烧制的多孔束缚层(例如，参考第2554415号日本专利(第1～13页和图3))。这种方法有一个问题，它的成本很高，因为在烧制以后需要一个步骤来去掉多孔束缚层。
还有人提出了一种产生多层陶瓷板的方法，在这种方法中用互不相同的材料烧制一对低温烧结的生料片，同时在它们中间放置用来抑制收缩的在它的烧制温度下不烧结的一个生料片，将这两片低温烧制生料片中的玻璃成分扩散到用来抑制收缩和烧结的该生料片中(例如见JP-A-2001-119143(第1～10页和图2))。
按照这一方法，不仅总是需要一个三层结构来形成一种复合材料，该复合材料包括具有一个生料片的用来抑制它们之间的收缩的一对低温烧制生料片，而且还没有解决玻璃成分所需要的扩散和烧结这个问题。
发明内容
本发明的一个目的是解决在前面的发明背景技术中描述的问题，并提供平面方向上烧结收缩较少的一种布线板，以及肯定能够获得这种产品的一种制造方法。顺便提一句，在这一描述中，“低温烧制(烧结)”这个术语指的是内部的玻璃成分在不超过1000摄氏度的温度下烧结。并且“玻璃成分”这一术语指的是一种玻璃基体。而且，在说明书中，术语“烧结收缩”指的是布线板在烧结时由于玻璃成分的烧结在平面方向收缩。
本发明是在注意到实际使用具有浓度互不相同的玻璃成分的叠层陶瓷的时候得到的。
具体而言，本发明中布线板的特征在于它包括一个叠层，它包含有一个低温烧制层，其包括有陶瓷粒子α和玻璃成分；还包括一个陶瓷层，该层包括在低温烧制层和玻璃成分的烧制温度下不会烧结的陶瓷粒子β，其中该陶瓷粒子β的平均粒子尺寸大于陶瓷粒子α的粒子尺寸，并且其比表面积小于陶瓷粒子α的比表面积。
还有，作为一个优选实施例，本发明还包括所述布线板，其中陶瓷层的玻璃成分是从低温烧制层的一部分玻璃成分的扩散迁移得到的一种玻璃成分。
根据这些实施例，分别在一个较低的温度通过烧结每一个玻璃成分烧制低温烧制层和陶瓷层。此外，与低温烧制层包括陶瓷粒子α和玻璃成分相对，其中一部分玻璃成分烧结(在迁移和扩散以后固化)、并且包括具有平均粒子尺寸大于陶瓷粒子α的平均粒子尺寸的陶瓷粒子β的陶瓷层，在平面方向给相邻的低温烧制层施加一个束缚力。
因此，前面的包括烧结收缩很少，包含有一个低温烧制层和一个陶瓷层的一个叠层的布线板具有很高并且非常稳定的尺寸精度。由于这一原因，本发明适合于用大尺寸板的大批量生产具有这种布线板的多孔板。
顺便提一句，在这一说明中，“烧结”这个术语指的是一种现象，其中的粒子(粉末)互相粘结，并然后固化。还有，陶瓷粒子α和陶瓷粒子β可以是相互具有相同成分组成的陶瓷(比如氧化铝(Al2O3)、富铝红柱石和氮化铝)。以外，陶瓷粒子α和陶瓷粒子β都可以包括两种或者多种陶瓷粒子(比如用于补强的一种无机填充剂α1，用于提高介电性能的一种无机填充剂α2，以及用于抑制热扩散系数的一种无机填充剂α3)。还有，前面提到的陶瓷层包含与陶瓷粒子β一起的少量的玻璃成分(粉末)，还包括一种它与从低温烧制层迁移和扩散过来的玻璃成分一起烧结的材料。
而且，作为一个优选实施例，本发明还包括：布线板，其中陶瓷粒子β的平均粒子尺寸比陶瓷粒子α的尺寸大1微米或者更多，它的比表面积比陶瓷粒子α的比表面积小0.2平方米每克或者更多。根据这一实施例，由于玻璃成分(粉末)肯定已经从低温烧制层迁移和扩散到了陶瓷层，因此陶瓷粒子β具有很大的平均粒子尺寸，且迁移过去的玻璃成分在陶瓷层中烧结。因此，包含粒子尺寸较小的陶瓷粒子α的与陶瓷层相邻的低温烧制层的烧结收缩肯定受到了限制。
顺便提一句，当陶瓷粒子β的平均粒子尺寸和陶瓷粒子α的平均粒子尺寸之间的差小于1微米，而且陶瓷粒子β的比表面积和陶瓷粒子α的比表面积之间的差小于0.2平方米每克的时候，玻璃成分(粉末)烧结必需的从低温烧制层向陶瓷层的迁移不够。因此，已经从本发明的范围中排除了这样一个实施例。
以外，作为一个优选实施例，本发明还包括布线板，其中包括低温烧制层和陶瓷层的多个叠层在沿着厚度的方向上分层，以及至少在低温烧制层和陶瓷层或者在叠层之间形成布线层。
根据这个实施例，在平面方向中烧结收缩程度较小的分层之间，或者在烧结玻璃粉末的同时在每个分层中，形成用Ag、Au、Cu、Pd等等制作的布线层。由于这一原因，得到的布线板是包括这种布线层和其上的通孔导体，且具有很高的尺度精度和电可靠性的布线板。
另一方面，本发明中生产布线板的方法的特征在于包括：一个叠层步骤，它交替地分层形成包括陶瓷粒子α和玻璃粉末的低温烧制层的生料片以及包括在低温烧制层的生料片的烧制温度下不会烧结的陶瓷粒子β的陶瓷层的生料片；以及一个烧制步骤，在低温烧制层生料片的烧制温度下烧制生料片分层，其中该陶瓷粒子β的平均粒子尺寸大于陶瓷粒子α的平均粒子尺寸，它的比表面积小于陶瓷粒子α的比表面积，以及其中在烧制步骤中，将一部分玻璃成分从低温烧制层的生料片提供给陶瓷层的生料片。
根据这个实施例，由于低温烧制层的生料片中包括的玻璃粉末肯定会扩散到陶瓷层的生料片中去，并且在烧制步骤中烧结，因此得到的陶瓷层在平面方向上的烧结收缩比低温烧制层的烧结收缩小，且表现为一个束缚力。由于这一原因，有可能使得包括叠层(其包括通过烧结步骤获得的低温烧制层)和陶瓷层的布线板的尺度精度又高又稳定。
顺便提一句，前面说到的陶瓷层的生料片具有一种以前和陶瓷粒子β一起包括少量玻璃粉末的模式。还有，通过按照预先确定的方式在每个生料片的表面或者所述生料片叠层上形成Ag、Au、Cu、Pd等等的金属化染料(ink)来获得一个多层布线板，或者将前面提到的染料填充到通过每个片的通孔，然后执行前面提到的相应步骤来获得一个多层布线板。
还有，作为一个优选实施例，本发明还包括生产布线板的过程，其中在包括烧制步骤中获得的有陶瓷粒子α和残留玻璃成分的低温烧制层中，陶瓷粒子α与玻璃成分的重量比基本上等于1∶1。根据这个实施例，由于低温烧制层中留存和烧结的玻璃成分的量适当，因此可以不仅防止烧结过度，还能够减少低温烧制层本身的烧结收缩。因此，包括一个叠层，其包含有低温烧制层和与之相邻的且具有迁移过去并且在其中已经烧结的玻璃成分的陶瓷层，的布线板的尺度精度更是得到了保证。顺便提一句，“基本上为1∶1”这句话指的是前面提到的陶瓷粒子α与前面提到的玻璃成分的重量比落在50％±11％的范围内(最好是在±10％的范围内)。
附图说明
图1说明本发明布线板一个实施例的一个剖面图。
图2说明在前面的布线板中使用的叠层的一个典型剖面图。
图3说明生产本发明的布线板的过程中形成叠层的一个步骤示意图。
图4说明前面的生产过程中烧制步骤的一个典型示意图。
图5说明烧制步骤中的叠层的一个示意图。
图6说明图1所示布线板应用模式的一个截面图。
引用数字和符号说明
1，10：布线板
2：低温烧制层
2’：低温烧制层的生料片
3：陶瓷层
3’：陶瓷层的生料片
4，5：玻璃粉末/玻璃成分
S：叠层
S’：生料片叠层
α，β：陶瓷粒子
具体实施方式
下面将参考附图详细地介绍本发明的优选方式。
图1是本发明中布线板的一个剖面图，图2是布线板1中包括的叠层S的一个典型剖面图。布线板1是图1所示的在厚度方向上的多个叠层S1～S4整体成型的叠层材料。
还有，叠层S包括有包含陶瓷粒子α和玻璃成分4的一个低温烧制层2；以及包括在低温烧制层2的烧制温度下不会烧结的陶瓷粒子β以及从部分玻璃粉末4的迁移和扩散得到的在图2所示下面将描述的烧制步骤中烧结的玻璃成分5的陶瓷层3。
顺便提一句，陶瓷粒子β的平均粒子尺寸大于陶瓷粒子α的平均粒子尺寸，以及陶瓷粒子β的比表面积小于陶瓷粒子α的比面积。这些陶瓷粒子α和β都是用例如具有相同成分组成的氧化铝制作出来的，但是可以用两种或者多种陶瓷粒子制作(比如用于补强的无机填充剂α1，用于提高介电性能的无机填充剂α2，以及用于抑制热膨胀系数的无机填充剂α3)。
如图1所示，用Ag、Au、Cu、Pd等等制作、且具有预先确定的图案的布线层6在布线板1中的多个叠层S1～S4中对准，或者在每个叠层的低温烧制层2和陶瓷层3之间对准，在布线层6之间，通孔导体7通过低温烧制层2和陶瓷层3进行导电。还有，在布线板1的表面1a上形成多个焊盘8，从而使它们正好能够与焊盘8下面的布线层6导通，并且将这些焊盘8用于连接图中没有给出的电子部件，比如要安装在表面1a的IC芯片。更进一步，在布线板1的背面1b上，形成多个连接端子9，从而使它们正好能够与连接端子9上面的布线层6导通，而且这些连接端子9被用于连接到一个母板，比如一个印刷电路板，在它上面安装布线板1。
如图1和2所示，布线板1的叠层S1～S4包括低温烧制层2，其由包含比用玻璃粉末4烧结得到的玻璃成分4的尺寸相对小的陶瓷粒子α形成；还包括与低温烧制层2相邻的陶瓷层3，并根据叠层位置不同，夹在上下低温烧制层2之间。
陶瓷层3在此以前包括少量的玻璃粉末5，或者根本不包括任何玻璃粉末5，而是利用在后面将描述的烧制步骤中一样从低温烧制层2迁移和扩散(提供)，从玻璃粉末5烧结得到的玻璃成分5，通过包括粒子尺寸相对较大，比表面积较小的陶瓷粒子β来形成。
由于这一原因，低温烧制层2在平面方向的烧结收缩受到相邻陶瓷层3的抑制。换句话说，陶瓷层3限制了相邻低温烧制层2在平面方向上的烧结收缩。因此，根据包括这些叠层S1～S4的布线板1，就能够保证具有很高和稳定的尺度精度。这样，就有可能通过大尺寸的多孔板实现可靠布线板1的大批量生产。
图3～5涉及布线板1的生产过程，以及图3典型地示出了包括陶瓷粒子α和玻璃粉末4的低温烧制层的生料片2’，和包括陶瓷粒子β，(其不在低温层的生料片2’的烧制温度下烧结)的陶瓷层的生料片3’的一个剖面图。顺便地，该陶瓷层的生料片3’包括前述的包含少量玻璃粉末5的方式。
如前所述，设置陶瓷粒子β的使其平均粒子尺寸比陶瓷粒子α的平均粒子尺寸大1微米或者更多，且它的比表面积比陶瓷粒子α的比表面积小0.2平方米每克或者更多。
首先，低温烧制层的生料片2’和陶瓷层的生料片3’都是在厚度方向上分层，如同图3中的箭头所示。实际上，生料片2’和生料片3’是交替层叠的(叠层步骤)。
结果，如图4所示，获得了包括低温烧制层的生料片2’和陶瓷层的生料片3’的生料片叠层S’。将生料片叠层S’插入图中没有给出的烧制炉内，用于在800～900摄氏度的温度下加热几十分钟以上来烧制(烧制步骤)。
在烧制步骤中，低温烧制层生料片2’中的部分玻璃粉末4迁移到(提供给)陶瓷层生料片3’那一边，逐步地均匀扩散开来，如同4中的箭头所示。也就是说，在具有平均粒子尺寸较小及比表面积较大的陶瓷粒子α的生料片2’中过多包含的玻璃粉末4的一部分穿透到包含有平均粒子尺寸较大、比表面积较小的陶瓷粒子β的生料片3’中，以填满陶瓷粒子β之间的空间。
因此，在生料片2’中，剩余的玻璃粉末4烧结成玻璃成分4，而在生料片3’中，迁移并且扩散了的玻璃粉末5或者整个这些玻璃粉末5以及第一次包括的玻璃粉末5烧结成为玻璃成分5。
结果，获得如图5所示的包括具有陶瓷粒子α和玻璃成分4的低温烧制层2，以及包含在低温烧制层2的烧制温度下不会烧结的陶瓷粒子β、和从一部分玻璃粉末4迁移和扩散及在烧制步骤中烧结得到的玻璃成分5的陶瓷层3的叠层S。
实际上，在每个生料片2’和3’的表面上形成预先确定图案的Ag、Au、Cu、Pd等等的金属化染料，前述的染料填充到通过生料片2′和3′的通孔中，然后将多个生料片2′和3′交替层叠并且烧制。结果获得图1所示的布线板1。顺便提一句，前面的叠层步骤和烧制步骤可以用前面每个生产单元能够形成多个布线板1的大尺寸多孔生料片2’和3’来实现。
按照前面介绍的布线板1的制造方法，用相对较少的步骤，能够可靠有效地获得在平面方向烧结收缩很少的布线板1，它的尺度精度很高，和电可靠性也很高。
实例
下面将通过比较示例来说明本发明的具体实例。
低温烧制层的生料片(2’)：
在每个实例(实例1～5和比较实例1～3)中，准备好具有表1所示平均粒子尺寸和比表面积的Al2O3(三氧化二铝)和包括SiO2(二氧化硅)、Al2O3(三氧化二铝)和B2O3(三氧化二硼)作为主要成分的硼硅玻璃粉末(4)，分别作为陶瓷粒子α和玻璃粉末。此外，准备好丙烯酸类粘合剂和DOP(邻苯二甲酸二辛酯)，形成低温烧制层生料片(2’)的时候分别作为粘合剂成分和增塑剂成分。
按照表1所示的配比混合陶瓷粒子α(Al2O3三氧化二铝)和玻璃粉末(4)(在表1中，上一行表示重量百分比，以及下一行表示体积百分比)，和12份重量装进一个罐子里，在100份上述粉末α的基础之上，丙烯酸粘合剂和溶剂(MEK：丁酮)以及增塑剂(DOP)，它们的量足以获得适当的软膏粘性和片强度，然后在每个实例中混合5个小时，获得每个实例的陶瓷软膏。用刮刀法(涂敷法)处理这种软膏，以获得每个实例中都是50微米厚的低温烧制层生料片(2’)。
陶瓷层的生料片(3’)：
准备好具有表1所示的平均粒子尺寸和比表面积，和前面所介绍的具有相同组成的三氧化二铝，作为每个实例中的陶瓷粒子β，并使用了前面介绍过的同样的粘合剂等等。以外，在实例5和比较实例2和3中，按照表1所示的配比准备前面介绍过的同样的玻璃粉末(5)。用前面介绍过的方法在每个实例中获得25微米厚的陶瓷层生料片(3’)。
顺便提一句，用激光衍射散射法(LA-3000，Horiba有限公司的一种分析仪)测量陶瓷粒子α和β的粒子尺寸分布，以及用B.T.E.法(Multisorb 12，Yuasa Ionics有限公司的一种分析仪)测量比表面积。还有，用截距法测量烧制以后低温烧制层和布线板陶瓷层中包括的陶瓷粒子α和β的平均粒子尺寸。结果发现在生产步骤中添加生料片的时候没有发现平均粒子尺寸有任何差别。
在每个实例中，将低温烧制层的生料片(2’)和陶瓷层的生料片(3’)进行分层，然后在预先确定的温度(90摄氏度)和压力下(1×103牛顿每平方厘米)进行分层(层叠步骤)。
表1
                    低温烧制层的生料片                      陶瓷层的生料片
                  陶瓷粒子α   玻璃粉末                 陶瓷粒子β   玻璃粉末
  配比(重量百分比)(体积百分比)   平均粒子尺寸(微米)   比表面积(平方米每克)   配比(重量百分比)(体积百分比)   配比(重量百分比)(体积百分比)   平均粒子尺寸(微米)   比表面积(平方米每克)   配比(重量百分比)(体积百分比)
  实例1   3530.6   3.0   1.0   6569.4   100100.0   5.0   0.6   00
  实例2   3530.6   3.0   1.0   6569.4   100100.0   7.0   0.4   00
  实例3   3530.6   2.0   1.5   6569.4   100100.0   5.0   0.6   00
  实例4   4540.2   3.0   1.0   5559.8   100100.0   7.0   0.4   00
实例5 3530.6 3.0 1.0 6569.4 9088.1 4.0 0.8 1011.9
  比较实例1   3530.6   3.0   1.0   6569.4   100100.0   3.0   1.0   00
  比较实例2   3530.6   3.0   1.0   6569.4   9594.0   3.0   1.0   56.0
  比较实例3   3530.6   3.0   1.0   6569.4   7065.7   3.0   1.0   3034.3
将每个实例中获得的生料片叠层(S’)切割成80毫米×80毫米的正方形，用机器在横向打上四个孔，用于烧制尺寸确认(内径：0.5毫米，相邻孔之间的距离：70毫米)。
在烧制炉中用30分钟的时间在850摄氏度的温度下加热烧制每个实例中的设置有10个孔的生料片叠层(S’)，获得10个叠层S(烧制步骤)。
对于每个实例中的那些叠层S，观察陶瓷层(3)的烧制状态，并测量叠层S的收缩系数和它的变化。结果在表2中给出。
还有，将每个实例中已经迁移并且从低温烧制层(2)扩散到陶瓷层(3)中的玻璃粉末(4)的扩散量，以及低温烧制层(2)中陶瓷粒子α和残留玻璃成分(4)的配比，列在表2中。
顺便提一句，对于陶瓷层(3)的烧制状态，观察低温烧制层(2)有没有剥落，得到的结果列在表2中，其中将每个实例中所有十个样本没有发生剥落的情形定义为“○”，即使是在一个样本中发生了剥落则定义为“×”。
还有，按照定量分析用EPMA/WDS法测量玻璃粉末(4)的扩散量。也就是说，在20伏特加速电压和10微米点(spot)尺寸的条件下检测到的元素被减少到只有氧化物，按照元素总量为100计算每个元素(氧化物)的比例。在检测到的元素中，陶瓷粒子β是三氧化二铝，其它元素(比如二氧化硅)都是玻璃成分(5)。
陶瓷层的烧结状态 扩散到陶瓷层的玻璃的量(重量百分比)   低温烧制层的成分(重量百分比) 叠层的收缩系数(％) 收缩系数的变化(3σ)
  陶瓷粒子α   玻璃成分
  实例1   ○   13   40.2   59.8   0.20   ±0.10
  实例2   ○   17   42.1   57.9   0.15   ±0.10
  实例3   ○   12   39.7   60.3   0.20   ±0.10
  实例4   ○   13   51.7   48.3   0.30   ±0.20
  实例5   ○   10   38.8   61.2   0.30   ±0.20
比较实例1   ×(没有烧结) 3 36.1 63.9 - -
比较实例2   ×(没有烧结) 5 36.8 63.2 - -
  比较实例3   ○ 5 36.8 63.2 1.90 ±0.55
根据表2，在所有实例1～5中，陶瓷层3的烧结状态很好，而且叠层S的收缩系数不大于0.3％，它的变化(3σ)落在±0.20的范围之内。这是平均粒子尺寸的差和陶瓷粒子α和β之间比表面积的差落在上述范围之内引起的。
以外，估计是由于有适当量的玻璃粉末4从低温烧制层2扩散到陶瓷层3中去，低温烧制层2中的陶瓷粒子α和残留玻璃成分4的配比(重量百分比)基本上等于1∶1(具体地说就是50％±11％)，从而出现与过度烧结无关的一个平衡状态。
另一方面，在比较实例1和2中，由于从低温烧制层(2)剥落下来的陶瓷层(3)，本发明的叠层S没有出现。还有，在比较实例3中，虽然陶瓷层3的烧结状态很好，但是叠层S的收缩系数高达1.9％，以及变化(3σ)也有±0.55大。这是因为在比较实例1和2中，由于陶瓷粒子α和β的平均粒子尺寸和比表面积相等，因此玻璃粉末(4)没有从低温烧制层(2)充分地扩散到陶瓷层(3)一边。还有，在比较实例3中，由于烧结必需的玻璃粉末(5)事先包括在陶瓷层(3)中，烧结状态暂时很好。但是，估计由于陶瓷粒子α和β的平均粒子尺寸和比表面积相等，因此在得到的叠层(S)中造成有很大的收缩系数和很大的变化。
鉴于以上事实，很容易就能够理解本发明的优越性。
不应该认为本发明限于前面的模式和实例。
图6画出了布线板10的一个剖面图，它是前面的布线板1的一种应用模式。
与前面的模式相似，布线板10中有包括低温烧制层2和陶瓷层3的多个叠层S1～S4，其整体地沿着厚度方向分层，如图6所示。此外，在最上层叠层S1的表面11一侧开口和形成一个空腔12，其在平面图中它具有矩形形状(正方形或者矩形)，并通过了低温烧制层2和陶瓷层3。在暴露在空腔12的底部表面上的叠层S2中的低温烧制层的表面上形成多个焊盘8，并实际用于连接要安装在孔12上的图中没有给出来的电子部件。
顺便提一句，与前面的模式相似，布线层6在叠层S1～S4中对准，或者在每个叠层的低温烧制层2和陶瓷层3之间对准，并且在布线层6之间对准，通孔导体7通过低温烧制层2和陶瓷层3并导通他们。而且，在布线板10的背面13形成多个连接端子9，从而使它们能够与刚好在连接端子9上面的布线层6分别导通。
为了生产布线板10，通过用压力等等在叠层步骤以后以及在其它叠层S2～S4层叠以后，立即在中心附近打孔，在低温烧制层的生料片2’和陶瓷层的生料片3’中形成空腔12，这些生料片一起形成叠层S1，针对得到的叠层执行烧制步骤。
还有，可以根据布线板的具体应用情况和特性，将不同种类的陶瓷粒子(包括无机填充剂)用作陶瓷粒子α和陶瓷粒子β。
以外，可以根据迁移和扩散到玻璃粉末4中的后者去的玻璃粉末的量，适当地调整低温烧制层2和陶瓷层3的厚度。
另外，在烧制步骤中，在陶瓷层3中的玻璃成分5的量是烧结所必需的最少量，但是要求玻璃成分5和陶瓷粒子β的重量比基本上为1∶1(50±％10到20％，以及50±％10到11％更好)。
这一应用建立在2002年11月11日提交的日本专利申请JP2002-327453，和2003年9月25日提交的日本专利申请JP 2003-332709的基础之上，在这里将它们的全部内容引入作为参考，就好象在此提出一样。

Claims (6)

1.一种包括叠层的布线板，所述叠层包括彼此叠加的低温烧制层和陶瓷层，其中：
低温烧制层，其包括陶瓷粒子α和玻璃成分；和
陶瓷层，其包括在低温烧制层的烧制温度下不烧结的陶瓷粒子β和玻璃成分，
其中所述陶瓷粒子β的平均粒子尺寸比陶瓷粒子α的平均粒子尺寸大1微米或者更多，而且比表面积比陶瓷粒子α的比表面积小0.2平方米每克或者更多。
2.如权利要求1所述的布线板，其中陶瓷层中包含的玻璃成分是从低温烧制层中包含的玻璃成分的一部分发生迁移得到的玻璃成分。
3.如权利要求1所述的布线板，其中多个叠层包括沿着厚度方向分层的低温烧制层和陶瓷层，而布线层至少形成在低温烧制层和陶瓷层之间或者形成在这些叠层之间。
4.如权利要求2所述的布线板，其中多个叠层包括沿着厚度方向分层的低温烧制层和陶瓷层，而布线层至少形成在低温烧制层和陶瓷层之间或者形成在这些叠层之间。
5.一种包括叠层的布线板的制造方法，所述布线板包括：
低温烧制层，其包括陶瓷粒子α和玻璃成分；和
陶瓷层，其包括在低温烧制层的烧制温度下不烧结的陶瓷粒子β和玻璃成分，
其中所述陶瓷粒子β的平均粒子尺寸比陶瓷粒子α的平均粒子尺寸大1微米或者更多，而且比表面积比陶瓷粒子α的比表面积小0.2平方米每克或者更多；
所述方法包括：
叠层步骤，其交替地层叠包括陶瓷粒子α和玻璃粉末的低温烧制层的生料片，和包括在低温烧制层生料片的烧制温度下不会烧结的陶瓷粒子β的陶瓷层生料片；和
烧制步骤，在低温烧制层生料片的烧制温度下烧制得到的生料片分层，
其中在烧制步骤中，从低温烧制层的生料片将一部分玻璃成份提供给陶瓷层的生料片。
6.如权利要求5所述的布线板的制造方法，其中在包括烧制步骤获得的陶瓷粒子α和残留玻璃成分的低温烧制层中，陶瓷粒子α与玻璃成分的重量比基本上等于1∶1。
CN200310115617.XA 2002-11-11 2003-11-10 布线板及其制造方法 Expired - Fee Related CN1274186C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002327453 2002-11-11
JP327453/2002 2002-11-11
JP2003332709A JP4426805B2 (ja) 2002-11-11 2003-09-25 配線基板およびその製造方法
JP332709/2003 2003-09-25

Publications (2)

Publication Number Publication Date
CN1499913A CN1499913A (zh) 2004-05-26
CN1274186C true CN1274186C (zh) 2006-09-06

Family

ID=32109534

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200310115617.XA Expired - Fee Related CN1274186C (zh) 2002-11-11 2003-11-10 布线板及其制造方法

Country Status (5)

Country Link
US (1) US6896953B2 (zh)
EP (1) EP1418797B1 (zh)
JP (1) JP4426805B2 (zh)
CN (1) CN1274186C (zh)
DE (1) DE60333336D1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347353A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2007096185A (ja) * 2005-09-30 2007-04-12 Sanyo Electric Co Ltd 回路基板
JP4826319B2 (ja) * 2006-04-05 2011-11-30 株式会社村田製作所 多層回路基板およびその製造方法
US8197055B2 (en) 2006-11-29 2012-06-12 Seiko Epson Corporation Patterning method, droplet discharging device and circuit board
JP5175476B2 (ja) * 2007-02-28 2013-04-03 三洋電機株式会社 回路装置の製造方法
KR100891824B1 (ko) * 2007-12-06 2009-04-07 삼성전기주식회사 적층 세라믹 패키지
KR101331669B1 (ko) * 2012-03-08 2013-11-20 삼성전기주식회사 전력 모듈용 기판
WO2014021186A1 (ja) * 2012-08-01 2014-02-06 京セラ株式会社 配線基板、それを備えた実装構造体および配線基板の製造方法
JP6214930B2 (ja) * 2013-05-31 2017-10-18 スナップトラック・インコーポレーテッド 多層配線基板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4766027A (en) * 1987-01-13 1988-08-23 E. I. Du Pont De Nemours And Company Method for making a ceramic multilayer structure having internal copper conductors
JPH0772092B2 (ja) * 1988-02-10 1995-08-02 日本特殊陶業株式会社 低温焼成基板
US5102720A (en) * 1989-09-22 1992-04-07 Cornell Research Foundation, Inc. Co-fired multilayer ceramic tapes that exhibit constrained sintering
JP2906282B2 (ja) * 1990-09-20 1999-06-14 富士通株式会社 ガラスセラミック・グリーンシートと多層基板、及び、その製造方法
US5254191A (en) 1990-10-04 1993-10-19 E. I. Du Pont De Nemours And Company Method for reducing shrinkage during firing of ceramic bodies
JPH0551264A (ja) * 1991-08-23 1993-03-02 Taiyo Yuden Co Ltd 板状セラミツクの製造方法
JP3601671B2 (ja) * 1998-04-28 2004-12-15 株式会社村田製作所 複合積層体の製造方法
JP2001047423A (ja) * 1999-08-09 2001-02-20 Murata Mfg Co Ltd 複合積層体およびその製造方法
JP3666321B2 (ja) 1999-10-21 2005-06-29 株式会社村田製作所 多層セラミック基板およびその製造方法
US6753277B2 (en) * 2000-02-29 2004-06-22 Kyocera Corporation Ceramics having excellent high-frequency characteristics and method of producing the same
JP3633435B2 (ja) 2000-04-10 2005-03-30 株式会社村田製作所 多層セラミック基板、その製造方法および設計方法、ならびに電子装置
US6528145B1 (en) * 2000-06-29 2003-03-04 International Business Machines Corporation Polymer and ceramic composite electronic substrates
JP4160901B2 (ja) 2001-10-01 2008-10-08 ヘラエウス インコーポレイテッド マイクロエレクトロニクス用自己拘束型非焼結低温ガラスセラミックテープ及びその製法ならびに用途

Also Published As

Publication number Publication date
EP1418797A3 (en) 2006-01-04
US20040096634A1 (en) 2004-05-20
CN1499913A (zh) 2004-05-26
JP4426805B2 (ja) 2010-03-03
JP2004179628A (ja) 2004-06-24
US6896953B2 (en) 2005-05-24
EP1418797A2 (en) 2004-05-12
DE60333336D1 (de) 2010-08-26
EP1418797B1 (en) 2010-07-14

Similar Documents

Publication Publication Date Title
CN1167080C (zh) 导电膏、陶瓷多层基底,以及用于制造陶瓷多层基底的方法
JP4096990B2 (ja) セラミック多層基板およびその製造方法
US7736544B2 (en) Electrically conductive composition for via-holes
EP2023701A1 (en) Method for manufacturing ceramic multilayer substrate
CN1274186C (zh) 布线板及其制造方法
CN1183815C (zh) 玻璃陶瓷多层基板的制造方法
CN1229209C (zh) 陶瓷多层基板的制造方法和未烧成的复合叠层体
EP0535711A2 (en) Method for producing multilayered ceramic substrate
EP2140743A1 (en) Electrically conductive composition for via-holes
JP5857956B2 (ja) 素子搭載用基板およびその製造方法
JP2007201273A (ja) 電子部品の製造方法ならびに導体層付きセラミックグリーンシート用導体ペースト。
KR100227412B1 (ko) 도전성 페이스트의 제조방법 및 이를 사용한 도전체
JP2004106540A (ja) 複合体およびその製造方法、並びにセラミック基板の製造方法
US20220272837A1 (en) Circuit board and method for manufacturing circuit board
JP4826253B2 (ja) セラミック多層基板の製造方法およびセラミック多層基板
CN1179845C (zh) 复合叠层板的制造方法
CN1336790A (zh) 多层板及其制造方法
JP2002176236A (ja) ビアホール導体用組成物ならびに多層セラミック基板およびその製造方法
JP2004228410A (ja) 配線基板
CN1085343A (zh) 通孔填料组合物
CN1627884A (zh) 陶瓷基板制造方法以及使用该陶瓷基板的电子元件模块
JP2004087990A (ja) 複合体およびその製造方法、並びにセラミック基板の製造方法
CN1815730A (zh) 电源芯器件及其制造方法
JP2004343027A (ja) 複合シートの製造方法、複合積層体の製造方法及びセラミック基板の製造方法
JP2008198904A (ja) 多層セラミック集合基板および多層セラミック基板並びに多層セラミック集合基板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060906

Termination date: 20161110

CF01 Termination of patent right due to non-payment of annual fee