CN1270253C

CN1270253C - 包含中央处理单元的大规模集成电路

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Publication number: CN1270253C
Application number: CN200310120644.6A
Authority: CN
Inventors: 石村勇; 町田忍
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-12-16
Filing date: 2003-12-16
Publication date: 2006-08-16
Anticipated expiration: 2023-12-16
Also published as: US20040128417A1; US7266630B2; CN1508708A; JP2004199187A

Abstract

在其中包含CPU的LSI和外部CPU共享总线的系统中，当外部CPU访问被连接到总线的被控装置时，在包含CPU的LSI中不阻止对安装在公共总线上的装置的访问。包含CPU的LSI包括CPUa，连接到CPUa的公共地址/数据总线111和112，连接到CPUb的CPUb地址/数据总线211和212，以及在公共地址/数据总线和CPUb地址/数据总线之间布置的总线调节电路105，其专门控制从CPUa和CPUb到被连接到公共地址/数据总线的装置的访问，并且仅仅当CPUb被允许访问被连接到公共地址/数据总线的装置时，将CPUb地址/数据总线连接到公共地址/数据总线。

Description

包含中央处理单元的大规模集成电路

技术领域

本发明涉及包含CPU(中央处理单元)的LSI(大规模集成电路)，其在所包含的CPU和外部CPU访问公共总线的系统结构中具有总线控制功能。

背景技术

近年来，系统LSI已经被复杂化和大规模化。用于控制系统LSI的软件也已经被渐渐地复杂化和大规模化。因此，当用于实现系统LSI的功能被安装于一组工具(goods)上时，软件安装步骤数目的增加成为最为严重的问题。

因此，现在已经实现了这种方法，即CPU被包含在系统LSI中和系统LSI的控制软件由所包含CPU执行，以隐藏系统LSI中的复杂软件处理。该方法在具有基本上被用作为后功能(post-functions)的诸如USB、IEEE1394等接口系统的系统LSI中已经被频繁使用。

当上述包含CPU的LSI被安装在一组工具的系统上时，在该组工具的系统中具有的CPU和所包含CPU之间的通信是必须的。通信方法粗略地分类为通过串行总线连接的方法和通过并行总线共享总线的方法。当进行大量数据的通信时，鉴于通信速度，经常采用通过并行总线共享的总线以共享存储器。

现在，参考图6，说明现有系统的结构，其两个CPU共享外部扩展(expansion)总线以共享存储器和实现数据通信。如图6中表示，系统包括包含CPU的LSI 100，CPUb 200以及将要由CPUb控制的装置b201。而且，包含CPU的LSI 100包括CPUa101，用于存储CPUa之处理程序的ROM 102，将要由CPUa控制的被控装置a103，以及用于实现在CPUa和CPUb之间数据通信的公共存储器104。

CPUb200被设计成通过外部扩展地址总线/数据总线控制被控装置b201和包含CPU的LSI 100。当控制包含CPU的LSI 100时，通过公共存储器104控制包含CPU的LSI 100。

CPUa101与CPUb200一起共享外部扩展地址总线/数据总线并通过该公共总线从ROM 102中读出处理程序。在CPUa101执行处理程序的同时，CPUa101控制被控装置a103并通过公共存储器104接收来自CPUb200的控制。

而且，CPUa101与CPUb200分别具有总线调节功能。当CPUb200通过使用公共总线访问被控装置b201或者公共存储器104时，CPUb200以下面的过程获得用于使用该总线访问它们的权利。

(1)CPUb200断言(assert)对CPUa101的总线释放请求信号BREQ。

(2)CPUa101停止访问公共总线，以断言对CPUb200的总线释放完成信号BACK。

(3)当CPUb200完成访问被控装置b201或者公共存储器104时，CPUb200使对CPUa101的BREQ信号无效。

(4)在CPUa101识别出无效的BREQ信号之后，CPUa101使BACK信号无效。

当CPUa使用公共总线访问ROM102，被控装置a103和公共存储器104时，CPUa发送总线释放请求信号BREQ给CPUb200。然后，CPUa获得用于使用该总线的权利和完成与上述相同的处理。

在多个CPU共享总线的系统中用于获得使用公共总线之权利的总线调节具有优先权控制的问题。因此，已经提出了各种系统。例如，在JP-A-5-282246说明的公开中，用于通过多个CPU使用总线之权力的请求/允许信号以环形被连接在一起，以排除固定的优先权控制。

但是，在上述传统系统的结构中，CPUa101通常从ROM102中读出处理程序和执行该程序。然而，在这种情况下，每次CPUb200访问被控装置b201或者公共存储器104时，CPUb200就使用公共总线，使得CPUa101不能访问ROM 102，CPUa101需要停止处理。结果，CPUa101的处理效率被不利和严重地降低。

而且，为了通过CPUb200控制包含CPU的LSI 100，CPUb200需要具有使用BREQ信号和BACK信号的总线调节功能。而且，CPUb200的种类的选择范围不方便地被限制。

当CPUb200是用于整体地控制该系统的微型计算机时，例如，当包含CPU的系统LSI 100是具有后附接口系统(post-attached interface system)的系统LSI时，用于控制整个部件的CPUb200的操作被经常希望比CPUa101的操作进行得更为优先。

但是，在传统结构中，由于CPUa101和CPUb200对总线具有相等的权力，当在CPUb200工作期间CPUa101访问公共总线时，产生中断。因此，CPUb200不能整个地控制系统，并且作为工具组的处理效率不方便地被恶化。

发明内容

本发明是通过考虑上述情况而提出的，本发明的第一个目的是提供具有下述结构的包含CPU的LSI，其中，当由CPU经常分别使用的装置被连接到总线时，在包含CPU的LSI与其它CPU共享总线的系统中，CPU在相同时间能够分别访问或者控制被它们经常使用的装置，并且改善系统的处理效率。

而且，本发明的第二个目的是提供包含CPU的系统LSI，其中，在包含CPU的LSI与其它CPU共享总线的不具有总线调节电路的系统中，能够通过公共总线控制其他的CPU。而且，本发明的第三个目的是优先操作专用CPU。

为了解决上述问题，本发明的包含CPU的LSI包括：所包含的CPU；连接到所包含CPU的第一总线；连接到外部CPU的第二总线；以及在第一总线和第二总线之间布置的总线调节电路，其专门控制从外部CPU和所包含CPU到被连接到第一总线之装置的访问，并且仅仅当外部CPU被允许访问被连接到第一总线的装置时，该总线调节电路将第二总线连接到第一总线。

根据上述结构，连接到所包含CPU的第一总线通过布置在两种CPU之间的总线调节电路与连接到外部CPU的第二总线分开。在总线调节电路的专用访问控制之下，所包含CPU和外部CPU共享连接到第一总线的装置。所包含CPU能够访问连接到第一总线的装置，即使在通过外部CPU访问连接到第二总线的装置期间也是如此。因此，系统的处理效率没有被降低。

根据本发明，在包含CPU的LSI中，当在通过所包含CPU访问连接到第一总线之装置期间产生了来自外部CPU的对连接到第一总线之装置的访问请求时，总线调节电路将总线释放请求信号发送到所包含CPU，并将等待信号发送到外部CPU，并且当总线调节电路从所包含CPU中接收了总线释放完成信号时，总线调节电路释放等待信号，以允许外部CPU访问连接到第一总线的装置。

根据上述结构，总线调节电路不仅具有使用总线释放请求信号和总线释放完成信号的调节控制功能，而且具有使用等待信号的调节功能。因此，即使当外部CPU不具有总线调节功能时，总线调节也能够实现，并且外部CPU对所包含CPU能够优先地工作。因此，特别当外部CPU整体地控制系统时，外部CPU能够将施加于整个系统性能退化的影响抑制到最小。

根据本发明，在包含CPU的LSI中，当所包含CPU的停止操作被设置时，总线调节电路允许外部CPU访问连接到第一总线的装置，不用将总线释放请求信号发送到所包含CPU。

根据上述结构，当所包含CPU的停止操作被设置时，总线调节电路能够跳过等待来自所包含CPU的总线释放完成信号的步骤，以允许来自外部CPU的访问。因此，例如，即使在为不具有所包含CPU的系统LSI所准备的处理程序中，外部CPU的使用使得有可能操作LSI。因此，能够提高处理程序的兼容性。

根据本发明，在包含CPU的LSI中，该LSI还包括连接到第一总线的公共存储器。

根据上述结构，外部CPU能够在不探究总线调节电路存在的情况下访问公共存储器，以在总线调节电路的专用访问控制之下控制包含CPU的系统LSI。在对整个系统性能退化的影响被抑制到最小的同时，通过使用公共存储器能够在所包含CPU和外部CPU之间实现数据通信。

根据本发明，在包含CPU的LSI中，该LSI还包括连接到第一总线的存储装置，用于存储用来操作包含CPU的LSI的程序。

根据上述结构，即使在外部CPU访问连接到第二总线的装置的同时，所包含CPU能够读出和执行来自连接到第一总线之存储装置的程序。因此，不产生所包含CPU的处理效率被降低的问题。

根据本发明，在包含CPU的LSI中，总线调节电路被提供有中断控制电路，用于通知在所包含CPU和外部CPU之间的中断。

根据上述结构，由于总线调节电路被提供有中断控制电路，总线调节电路能够通知涉及由所包含CPU和外部CPU共享的第一总线的使用的中断。例如，总线调节电路能够使用中断控制电路，用于通知在公共存储器中写入的完成。

根据本发明，在包含CPU的LSI中，中断控制电路包括具有多个位的中断因子(factor)寄存器，其中中断因子位的分配和设置是可编程的，以及用于输出中断因子寄存器位作为中断信号的电路。

根据上述结构，由于提供了其中中断因子的各个位的分配和设置是可编程的中断因子寄存器，程序员能够自由地给中断因子分配位，以提高处理程序的自由度。

根据本发明，在包含CPU的LSI中，连接到第一总线的存储装置是RAM，并且当包含CPU的LSI被启动时，外部CPU用来自连接到第二总线之外部存储器的程序装载RAM，该程序用于操作所包含CPU。

根据上述结构，由于用于存储操作包含CPU的LSI的程序的存储装置是RAM，能够避免程序变成ROM的危险，并且所包含CPU的处理速度能够提高。而且，外部CPU和所包含CPU共享快闪ROM，使得所有系统的成本能够降低。

根据本发明，在包含CPU的LSI中，总线调节电路包括写地址寄存器和写数据寄存器。当外部CPU将操作所包含CPU的程序装载RAM时，外部CPU将RAM的地址设置到写地址寄存器，并将要在RAM中写入的数据写入到写数据寄存器中。

根据上述结构，当外部CPU用程序装载RAM时，外部CPU将数据写在RAM、地址指定寄存器和数据寄存器中。因此，作为被指定和从外部CPU访问的地址，可以指定寄存器的地址。因此，被从外部CPU访问的存储空间能够被减少，在包含CPU的LSI和外部CPU之间的地址总线的端子数目能够减少。

根据本发明，在包含CPU的LSI中，每次数据被写入到写数据寄存器中时，写地址寄存器的值递增。

根据上述结构，每次数据被写入到写数据寄存器时，写地址寄存器递增。因此，当程序写入到RAM的连续地址中时，地址指定寄存器不需要每次都被重写。

根据本发明，一种包含CPU的LSI包括：第一包含CPU；第二包含CPU；连接到第一包含CPU的第一总线；连接到第二包含CPU的第二总线；以及在第一总线和第二总线之间布置的总线调节电路，其专门控制第二包含CPU和第一包含CPU对被连接到第一总线之装置的访问，并且仅仅当第二包含CPU被允许访问被连接到第一总线的装置时，该总线调节电路将第二总线连接到第一总线。

根据上述结构，连接到第一包含CPU的第一总线通过在CPU之间布置的总线调节电路与连接到第二包含CPU的第二总线分开。第一包含CPU和第二包含CPU在总线调节电路的专用访问控制之下共享连接到第一总线的装置。即使在通过第二包含CPU访问连接到第二总线的装置期间，第一包含CPU能够访问连接到第一总线的装置。因此，能够获得包含CPU的LSI，其中系统的处理效率未被降低。

附图说明

图1是表示根据本发明第一实施例的使用包含CPU的LSI之系统结构的方框图。

图2是用于解释访问公共存储器的控制操作的时序图。

图3是表示根据本发明第二实施例的使用包含CPU的LSI之系统结构的方框图。

图4是表示根据本发明第三实施例的使用包含CPU的LSI之系统结构的方框图。

图5是中断因子寄存器的方框图。

图6是表示具有共享总线的两个CPU的通常系统之结构的方框图。

具体实施方式

现在，参考附图详细说明本发明的实施例，但是，本发明的技术范围不局限于此。

图1是表示根据本发明第一实施例的使用包含CPU的LSI之系统结构的方框图。图1中，系统包括包含CPU的LSI 100，CPUb200以及要由CPUb控制的被控装置b201。而且，包含CPU的LSI 100包括CPUa101，用于存储CPUa之处理程序的ROM102，由CPUa控制的被控装置a103，以及用于实现在CPUa和CPUb之间数据通信的公共存储器104，以及总线调节电路105。

CPUb200被设计成通过CPUb200地址总线211和CPUb数据总线212控制被控装置b201和包含CPU的系统LSI 100。而且，CPUb200分别访问包含CPU的系统LSI 100和通过两个芯片选择信号CSb0和CSb1控制的装置b201。

CPUa101通过总线调节电路105、公共地址总线111和公共数据总线112访问ROM 102、被控装置a103和公共存储器104。ROM 102存储CPUa101的处理程序。CPUa101读出存储在ROM 102中的处理程序以执行处理。公共存储器104接收来自CPUa101和CPUb200这两个CPU的访问。CPUb200通过公共存储器104控制包含CPU的系统LSI100。

总线调节电路105调节来自CPUa101和CPUb200这两个CPU的访问，以通过公共地址总线111和公共数据总线112访问ROM 102、被控装置a103和公共存储器104。

此时，总线调节电路105输出芯片选择信号CS0、CS1和CS2，和根据来自CPUa100和CPUb200的访问中指定的地址，分别访问在特定地址上映射的ROM 102、被控装置a103和公共存储器104。

图2是用于解释来自CPUb200的对公共存储器104访问之控制操作的时序图。现在，参考图1和2，说明当CPUb200访问公共存储器104时的操作。

(1)当CPUb200不访问公共存储器104时，等待(WAIT)信号被设置成“H”。为了访问公共存储器104，CPUb200断言CSb0为“L”(图2中的1)。

(2)总线调节电路105检测CSb0的“L”极性，以将总线释放请求信号BREQ断言到用于CPUa101的“H”(图2中的2)。此时，等待信号保持在“H”以及CPUb200保持等待。在等待状态，总线调节电路105不将从CPUb地址总线211输入的地址输出到公共地址总线111。

(3)CPUa101接收BREQ信号，以停止对公共总线的访问并释放用于CPUb的公共总线。当释放完成时，CPUa101断言总线释放完成信号BACK为“H”(图2中的3)。

(4)当总线调节电路105识别返回(BACK)信号时，总线调节电路105将从CPUb地址总线211输入的地址输出到公共地址总线111，以执行来自CPUb200的访问，断言等待信号为“L”并释放CPUb200的等待状态(图2中的4)。

(5)CPUb200检测等待信号的“L”极性，以知道等待状态被释放并访问公共存储器104。当CPUb200完成访问时，CPUb200使CSb0信号无效(图2中的5)。

(6)当总线调节电路105识别出CSb0信号无效时，总线调节电路使等待信号无效，使BREQ信号无效并将使用该总线的权力返回给CPUa101。当使用总线的权力被返回给CPUa101时，CPUa101使返回(BACK)信号无效。

与上述操作并列，CPUa101和CPUb200通过使用中断信号IRQ0和IRQ1相互控制中断。例如，CPUa101或CPUb200根据中断停止对公共总线的访问。中断信号IRQ将在下面更具体地说明。

在CPUb200访问公共存储器104的同时，当CPUa101试图访问公共总线时，CPUa101的访问不被允许，因为BREQ信号被设置成“H”。

当CPUb200访问被控装置b201时，CBS0信号不被断言，CPUa101不需要释放公共总线。因此，CPUa101能够连续地从ROM 102中读出处理程序和执行该程序。

如上述，CPUb200采用使用等待信号的信号握手(handshaking)功能，使得CPUb200对CPUa101能够优先地工作。因此，特别当CPUb200控治所有系统的控制时，CPUb200能够将对所有系统之性能退化的影响抑制到最小。

在图1表示的结构中，总线调节电路105可以具有用于完全停止CPUa101之工作的功能。当CPUa101被停止时，总线调节电路105能够内在地将返回(BACK)信号固定到“H”，使得总线调节电路105能够跳过上述项目(2)和(3)的阶段，以执行来自CPUb200的访问。因此，例如，即使在为不具有包含CPU的系统LSI而准备的处理程序中，该LSI能够通过使用CPUb200工作，使得处理程序的兼容性能够提高。

现在，说明本发明第二实施例。在第二实施例中，包含CPU的系统LSI100中的ROM部件是RAM。近年来，软件具有因其复杂导致的许多潜在的错误，并且用作为ROM的处理程序包括重大的危险。

因此，近年来，诸如快闪ROM的非易失性存储器被经常外部地固定到CPU，使得处理程序被存储在快闪ROM中以便被重写。而且，由于快闪ROM在存取速度上低，CPU的处理速度被降低。因此，有时可以使用这种方法，其中LSI被提供有其中包含的RAM，以在引导时用来自快闪ROM的处理程序装载RAM并通过RAM上的处理程序操作CPU。

但是，如图1表示的具有多个CPU的系统中，鉴于成本，对每个CPU提供快闪ROM是不希望的。因此，在第二实施例中，包含CPU的系统LSI 100被安装有RAM，用来存储处理程序。CPUb200被适合于被外部附着的快闪ROM操作。CPUa101和CPUb200两种CPU的处理程序被存储在一个快闪ROM中。CPUb200被设计成在引导时用CPUa101的处理程序装载RAM。

图3是表示根据按上述构成之本发明第二实施例的使用包含CPU的LSI之系统的结构的方框图。图3中，与图1的相同部件用与图1的相同附图标记表示，并且其解释被省略。图3中，由CPUb控制的快闪ROM 202是新配备的。而且，作为用于存储处理程序的RAM，IRAM106被连接到公共总线以代替ROM102。

CPUb200通过CPUb地址总线211和CPUb数据总线212控制包括包含CPU的系统LSI100、被控装置b201和快闪ROM 202的三个装置。此时，CPUb200通过使用三个芯片选择信号CSb0、CSb1和CSb2分别访问这三个装置。

快闪ROM202存储CPUb200的处理程序和CPUa101的处理程序。CPUb200读出在快闪ROM202中存储的处理程序，以执行处理。

在IRAM 106中，CPUa101的处理程序在启动时由CPUb200存储。CPUa101读出在IRAM106中存储的处理程序，以执行处理。

在总线调节电路105中，地址指定寄存器107和数据寄存器108被提供，作为用于在IRAM106中读出/写入数据的访问窗口。当CPUb200访问IRAM106时，CPUb200通过地址指定寄存器107和数据寄存器108访问它。

在第二实施例中，普通操作与第一实施例中的相同。下面解释作为第二实施例中的新功能在引导时的操作。

(1)当接通电源时，CPUa101不执行处理程序，而等待来自CPUb200的信息。

(2)CPUb200从快闪ROM 202中读出用于CPUb200的处理程序，以开始执行处理。

(3)通过在总线调节电路105中提供的地址指定寄存器107和数据寄存器108，CPUb200读出在快闪ROM 202中存储的用于CPUa101的处理程序并在IRAM 106中写入处理程序。

(4)特别地，CPUb200从快闪ROM 202中读出用于CPUa101的处理程序的第一数据，以在地址指定寄存器107中写入IRAM的第一地址和在数据寄存器108中写入第一数据。总线调节电路105在写入于地址指定寄存器107的IRAM地址中写入在数据寄存器108中写入的数据。

(5)然后，CPUb200从快闪ROM 202中读出下一个数据，以在地址指定寄存器107中写入IRAM+1的先前时间的地址并在数据寄存器108中写入下一个数据。总线调节电路105在写入于地址指定寄存器107的IRAM地址中写入在数据寄存器108中写入的数据。

(6)CPUb200重复(5)的操作，使得CPUb200读出用于CPUa101的整个处理程序和在IRAM106中写入处理程序。

(7)当用于CPUa101的处理程序被完全写入在IRAM 106中时，CPUb200通知CPUa101写入完成。

(8)当CPUa101从CPUb200中接收了完成信息时，CPUa101读出在IRAM 106中存储的处理程序，以开始执行处理。

如上述，IRAM 106被装入处理程序，使得能够提高CPUa101的处理速度。而且，快闪ROM 202被CPUa101和CPUb200共享，使得快闪ROM的数目能够减少。因此，整个系统的成本能够降低。

而且，提供了地址指定寄存器107和数据寄存器108，并且CPUb200通过它们在IRAM106中写入处理程序。因此，CPUb200可以不指定所有IRAM106，而仅仅指定寄存器的地址作为要从CPUb200中访问和指定的地址。因此，能够减少要从CPUb200访问的存储空间。因此，在包含CPU的系统LSI100和CPUb200之间的地址总线的端子数目能够减少。

而且，在数据每次被写入到数据寄存器108中时，地址指定寄存器107能够增加。因此，如上述，当用于CPUa101的处理程序被写入到TRAM 106的连续地址中时，地址指定寄存器107不需要每次都被重写。

现在，说明本发明的第三实施例。第三实施例涉及CPUa101和CPUb200通过中断信号相互提供信息的方法。

图4是表示根据本发明第三实施例使用包含CPU的LSI之系统结构的方框图。图4中，与图1相同的部件用与图1相同的附图标记表示，并且其解释被省略。由于公共总线、ROM、被控装置和公共存储器不直接涉及本实施例的解释，它们的解释被省略。

图4中，总线调节电路105包括用于CPUa的中断因子寄存器109和用于CPUb的中断因子寄存器110。用于CPUa的中断因子寄存器109和用于CPUb的中断因子寄存器110分别具有由n位(bit)构成的寄存器结构，如图5中表示。所有位的或(OR)分别被断言为图4中的中断信号IRQ0和IRQ1。

具体地，当“1”被写入任何一个中断因子寄存器的任何位中时，对应的中断信号IRQ0和IRQ1被断言。用于CPUa的中断因子寄存器109或者用于CPUb的中断因子寄存器110具有这种结构，即程序员能够自由地分配位，不用将每个位固定给特定的中断因子。

作为因从CPUa101到CPUb200或者从CPUb200到CPUa101的中断导致的信息内容，可以考虑各种信息。例如，该信息可以被用作为在公共存储器104中写入完成的信息，或者在图2的IRAM中写入处理程序之完成的信息。另外，信息的许多内容可以被考虑为依赖于处理程序的内容而存在。在本实施例中，提供了中断因子寄存器，使得程序员能够自由地将位分配给中断因子，以提高处理程序的自由度。

这里，作为操作例子，参考图4说明处理的流程，其中CPUa101采用用于CPUb的中断因子寄存器110以将中断通知CPUb200。

(1)CPUa101将“1”写入用于CPUb的中断因子寄存器110的位0。

(2)由于用于CPUb的中断因子寄存器110的所有位的或(OR)变成“1”，总线调节电路105断言中断信号IRQ1。

(3)当中断信号IRQ1被断言时，CPUb200接收中断并读用于CPUb的中断因子寄存器110，以识别出通知了由1位指定的中断因子。

(4)CPUb200将“0”写入用于CPUb的中断因子寄存器110的位1，以清除位1。

本发明不局限于上述实施例1到3。例如，在上述实施例中，尽管说明了具有两个CPU的例子，通过两个或者更多个CPU能够获得相同的效果。本发明中CPUa的公共总线是否被外部地扩展无关紧要。而且，应当理解，分配信号的状态“H”和“L”是无关紧要的。

而且，在一个芯片上具有多个CPU的多CPU系统LSI中，总线被分成多个总线并提供了本发明的总线调节电路，使得多个CPU能够分别控制连接到多个总线的装置。因此，多CPU系统的处理效率能够提高。

如上述，根据本发明，在其中在系统LSI包含的CPU与外部CPU共享总线的环境下，总线调节电路被提供在包含CPU的系统LSI中。因此，包含CPU的系统LSI中的公共总线被与连接外部CPU的外部扩展总线分开。即使在外部CPU访问被控装置的时候，包含的CPU能够访问连接到公共总线的ROM装置，以读出并执行处理程序和避免包含的CPU之性能的退化。因此，能够获得优良的效果。

而且，根据本发明，总线调节电路不仅具有使用总线释放请求信号和总线释放完成信号的调节控制功能，而且具有使用芯片选择信号和等待信号的调节功能。因此，当外部CPU不包括总线调节功能时，总线调节也能够实现。而且，使用等待信号的握手功能，使得外部CPU能够优先地工作，以及能够将施加于通过外部CPU控制的系统性能的退化的影响抑制到最小。

而且，根据本发明，包含CPU的系统LSI具有用于所包含CPU的RAM。该RAM从外部CPU中装载处理程序，使得能够通过避免处理程序变成ROM的危险来实现便宜的系统。

而且，根据本发明，总线调节电路具有中断因子寄存器，其中中断因子位的分配和设置能够被编程。因此，在包含的CPU和外部CPU之间的中断信息的因子能够被安装，使得是可编程的。

Claims

1.一种包含中央处理单元的大规模集成电路，包括：

所包含的中央处理单元；

连接到所包含中央处理单元的第一总线；

连接到外部中央处理单元的第二总线；以及

在第一总线和第二总线之间布置的总线调节电路，其专门控制从外部中央处理单元和所包含中央处理单元到被连接到第一总线的装置的访问，并且仅仅当外部中央处理单元被允许访问被连接到第一总线的装置时，该总线调节电路将第二总线连接到第一总线。

2.根据权利要求1所述的包含中央处理单元的大规模集成电路，其中，当在通过所包含中央处理单元访问连接到第一总线的装置期间产生了来自外部中央处理单元的对连接到第一总线的装置的访问请求时，总线调节电路将总线释放请求信号发送给所包含中央处理单元，并将等待信号发送给外部中央处理单元，并且当总线调节电路从所包含中央处理单元接收了总线释放完成信号时，总线调节电路释放等待信号，以允许外部中央处理单元访问连接到第一总线的装置。

3.根据权利要求2所述的包含中央处理单元的大规模集成电路，其中，当所包含中央处理单元的停止操作被设置时，总线调节电路允许外部中央处理单元访问连接到第一总线的装置，而不用将总线释放请求信号发送给所包含中央处理单元。

4.根据权利要求1到3中任何一个所述的包含中央处理单元的大规模集成电路，其中，该大规模集成电路还包括连接到第一总线的公共存储器。

5.根据权利要求1到3中任何一个所述的包含中央处理单元的大规模集成电路，其中，该大规模集成电路还包括连接到第一总线的存储装置，用于存储用来操作包含中央处理单元的大规模集成电路的程序。

6.根据权利要求1到3中任何一个所述的包含中央处理单元的大规模集成电路，其中，总线调节电路被提供有中断控制电路，用于通知在所包含中央处理单元和外部中央处理单元之间的中断。

7.根据权利要求6所述的包含中央处理单元的大规模集成电路，其中，中断控制电路包括具有多个位的中断因子寄存器，其中中断因子位的分配和设置是可编程的，以及用于输出中断因子寄存器位作为中断信号的电路。

8.根据权利要求5所述的包含中央处理单元的大规模集成电路，其中，连接到第一总线的存储装置是随机存取存储器，并且当包含中央处理单元的大规模集成电路被启动时，外部中央处理单元用来自连接到第二总线的外部存储器的程序装载随机存取存储器，该程序用于操作所包含中央处理单元。

9.根据权利要求8所述的包含中央处理单元的大规模集成电路，其中，总线调节电路包括写地址寄存器和写数据寄存器，以及当外部中央处理单元用操作所包含中央处理单元的程序装载该随机存取存储器时，外部中央处理单元将随机存取存储器的地址设置到写地址寄存器，并将要在随机存取存储器中写入的数据写入到写数据寄存器中。

10.根据权利要求9所述的包含中央处理单元的大规模集成电路，其中，每次数据被写入到写数据寄存器中时，写地址寄存器的值递增。

11.一种包含中央处理单元的大规模集成电路，包括：

第一包含中央处理单元；

第二包含中央处理单元；

连接到第一包含中央处理单元的第一总线；

连接到第二包含中央处理单元的第二总线；以及

在第一总线和第二总线之间布置的总线调节电路，其专门控制第二包含中央处理单元和第一包含中央处理单元对被连接到第一总线的装置的访问，并且仅仅当第二包含中央处理单元被允许访问被连接到第一总线的装置时，该总线调节电路将第二总线连接到第一总线。