CN1818856A - 具有加速器的数字信号系统及其操作方法 - Google Patents

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Abstract

本发明一数字信号处理系统包含一数字信号处理器、至少一加速器以及一连接此数字信号处理器与此至少一加速器的加速器接口。此加速器接口包含一加速器指令总线用以自此数字信号处理器传递指令至此些加速器。当指令是用以存取此些加速器时，此数字信号处理器指定在指令中的一加速器字段，并且当此数字信号处理器选取一特定加速器时，此数字信号处理器更指定在指令中的一加速器识别字段。此指令亦包含用以指示在此数字信号处理器内一缓存器地址的信息以及送给被选取的加速器的命令。

Description

具有加速器的数字信号系统及其操作方法
技术领域
本发明是有关于一种具有加速器的数字信号系统及其操作方法，尤其是一种数字信号系统，其内一数字信号处理器是透过一专用加速器识别总线传送指令至加速器；以及一被指定的加速器是可通过由指令所包含的加速器识别信息而被识别。
背景技术
一处理器(例如：一般用途微处理器、微电脑或数字信号处理(digitalsignal-processing，以下简称DSP)单元)是可根据一操作程序处理数据。现代要求密集计算机计算的电子装置一般是分散处理任务给不同的处理器，例如：行动通信装置包含一DSP单元用以应付数字信号的处理(例如：语音编码/译码以及调变/解调变)；以及一个一般用途微处理器单元用以应付通信协议的处理。
DSP单元可能与一加速器合并以执行一特定任务(例如：波形等化)，因此更能最佳化其效能。如图1所示，美国第5,987,556号专利揭露了一种具有一数字信号处理加速器的数据处理装置，并且此数据处理装置100是包含：一处理器120(例如：一DSP处理器)；一具有一输出缓存器142的加速器140；一内存112；以及一中断控制器121。加速器140是透过数据总线、地址总线以及读取/写入控制线连接至处理器120。加速器140透过读取/写入控制线接受处理器120的命令从微处理器核120读取数据或将数据写入微处理器核120。当一具有高优先权的中断请求被送至处理器120且经由处理器120确认时，所揭露的数据处理装置是利用中断控制器121暂停加速器140与处理器120之间的数据存取。然而，微处理器核120缺乏识别不同加速器的能力，因此，数据处理装置的功能是受到限制。
美国专利早期公开2003/0005261揭露一种附加一含有一内部状态的加速器硬件于一处理器核的方法及装置。此装置揭露一具有内部状态的加速器以增加一数字信号处理器可用的内存频宽计算操作的比率。加速器的数量是可增加。然而，那些加速器是个别附加至对应的执行单元的执行管线。所揭露的装置仍然缺乏识别不同加速器的能力。
发明内容
本发明目的是提供一种具有加速器的数字信号系统及其操作方法。本发明更提供一指令格式，此指令格式包含用以识别至少一加速器的信息给一DSP处理器；此指令格式更包含用以指示DSP处理器内与加速器内的缓存器使用状态的信息。
本发明提供一加速器接口是连接在一DSP处理器与复数个加速器之间。此加速器接口包含一加速器识别总线用以传送从DSP处理器送给所有加速器的指令。此加速器接口更包含一与加速器共享的写入数据总线以及复数个分别用于加速器或加速器群集的读取数据总线。
本发明提供一DSP系统是包含一DSP处理器、复数个加速器以及一连接此DSP处理器与此复数个加速器的加速器接口。此DSP处理器透过此加速器接口的一专用总线传送指令至加速器。这些指令包含用以显示一加速器相关的指令的信息以及当此DSP处理器欲存取一特定的加速器时，用以指定此特定加速器的信息。
本发明提供DSP处理器与加速器，在DSP处理器是透过本发明的一加速器指令命令加速器时，是用以支持一管线模式或从属模式操作。此DSP处理器通过由轮询加速器或从加速器接收一中断请求而确认指令的执行。
附图说明
图1是一具有一加速器的先前技艺数据处理装置的方块图；
图2是本发明的一较佳实施例的一DSP系统的概略方块图；
图3是本发明的另一较佳实施例的指令格式；
图4是本发明的另一较佳实施例的一DSP系统的概略方块图；
图5是本发明的又一较佳实施例的一DSP系统的概略方块图；
图6A～图6H是本发明的实施例示范加速器指令执行的流程图；以及
图7是本发明的另一较佳实施例操作一DSP系统的流程图。
【主要组件符号说明】
100数据处理装置
112内存
120处理器
121中断控制器
140加速器
142输出缓存器
10DSP处理器
20加速器界面
200加速器识别总线
210写入数据总线
220、221、222、223读取数据总线
30加速器
300加速器识别0
301加速器识别1
302加速器识别2
303加速器识别3
230、231、232、233多任务器
300_1、300_N加速器
301_1、301_N加速器
302_1、302_N加速器
303_1、303_N加速器
301接内存存取控制(DMAC)加速器
300_1内存仲裁器
300_2可变长度编码(VLD)加速器
具体实施方式
请参照图2，其为本发明的一较佳实施例的一DSP系统的概略方块图。此DSP系统是包含一DSP处理器10、复数个加速器300、301、302与303以及一加速器接口20连接DSP处理器10与复数个加速器300～303。DSP处理器10是可以是，例如：一具有24位固定宽度指令集的单指令发出的DSP核。然而，此仅用于图解说明的目的，DSP处理器10是可具有其它位宽度的指令集。加速器接口20是包含一24位的加速器识别(ACC_ID)总线200、一32位写入数据(WDATA)总线210以及四个32位读取数据(RDATA)总线220、221、222与223。加速器识别总线200是用以转送由DSP处理器10所送出的24位加速器指令，而写入数据总线210是用以转送数据给所有连接至加速器接口20的加速器。在本较佳实施例中，四个具有标号的读取数据总线220、221、222与223是对应至所连接的加速器。因此，可以简单整合多个加速器。然而，读取数据总线是可设定为其它数量与逻辑单元(例如：多任务器是可被用在读取数据总线与加速器之间切换通信)。
亦如图2所示，加速器300、301、302与303是被分别指定为加速器识别0、1、2与3。加速器300～303是透过共享的加速器识别总线200共同连接至DSP处理器10。因此，所有由DSP处理器10所发出的指令在加速器识别总线200上是可为所有加速器300～303看见。加速器300～303是透过共享的写入数据总线210共同连接至DSP处理器10。并且，加速器300～303是分别透过专用读取数据总线220、221、222与223个别连接至DSP处理器10。DSP处理器10可通过由发出一指示加速器相关命令的指令以选取一具有识别x的特定加速器30x，以及通过由包含一加速器识别x以指定加速器30x。指令格式将详述如下。
请参照图3，其为本发明的一较佳实施例用于连接至加速器接口的加速器的指令格式的概略方块图。加速器的指令集是具有24位宽度，并且包含：一加速器字段(AF)用以区别加速器指令与其它DSP处理器指令；一加速器识别字段(AIF)用以识别透过加速器接口20连接至DSP处理器10的一特定加速器；一缓存器操作模式字段(ROMF)用以指示被选取的加速器的内部缓存器的使用状态与DSP处理器10的内部缓存器的使用状态；一自订字段(CF)用以指示一命令码给被选取的加速器并传递其它信息；以及可选择的一缓存器地址字段(RAF)用以指示DSP处理器内至少一内部缓存器的地址。上述的指令格式是用以示范说明，并且除了加速器字段的外的某些字段是可选择性使用，而其它字段亦可被包含及实行。位宽度及字段位置亦可由熟习此相关技艺者更改。
如图3所示，加速器字段(AF)是包含第22、第23位用以区别加速器指令与其它DSP处理器指令。加速器字段(AF)的位宽度是可修改用以调整加速器指令集的编码空间。加速器识别字段(AIF)是包含第20、第21位用以识别一特定加速器。加速器字段(AF)与加速器识别字段(AIF)的位宽度是可根据设计者的选择与实际的要求而被修改，例如：加速器识别字段(AIF)的位宽度是可增加用以指定更多加速器。
加速器指令是设计使用4或8位以选取DSP处理器10内的一个或多于16个的内部16位缓存器。当DSP处理器10欲将缓存器的数据写入至一被选取的加速器时，缓存器是可当成在写入数据总线210上的来源数据缓存器。此外，当DSP处理器10欲从一被选取的加速器读取数据至缓存器时，缓存器是可当成在读取数据总线220～223上的目的数据缓存器。在本较佳实施例中，内部DSP缓存器是标示为GRx与GRy，如图2所示。在本实施例中，4位地址是被储存于缓存器地址字段(RAF)，而当加速器指令没有存取DSP处理器10的内部缓存器时，此字段是可省略。因此，自订字段(CF)的宽度是可增加以传送更多命令与参数。
缓存器操作模式字段(ROMF)是包含复数个位用以指示DSP处理器10的内部缓存器GRx与GRy的使用状态；以及指示被选取加速器的内部缓存器的使用状态。例如：逻辑值“0”可能指示“不使用缓存器操作数给加速器”，而逻辑值“1”可能指示“使用缓存器操作数给加速器”。然而，位数目与逻辑指定是可依据设计选择而修改。
通过由群集几个具有相同加速器识别的加速器是可连接多于4个的加速器至加速器接口20。请参照图4，其为本发明的另一较佳实施例的一DSP系统的概略方块图。本较佳实施例的DSP系统除了复数个加速器是群集共享相同加速器识别；以及相同群集内复数个加速器是透过一多任务器连接至一读取数据总线的外，其余的部分是相似于图2所示的DSP系统。用具有加速器识别0的第一群集为例，复数个加速器300_1～300_N是透过一多任务器230连接至对应的读取数据总线220。如果DSP处理器10欲存取具有加速器识别0的第一群集内一特定加速器300_x时，DSP处理器10发出一包含加速器识别字段(AIF)的加速器指令用以指定加速器识别0。在第一群集内的特定加速器300_x是可依据此指令内加速器识别字段以外所剩余的信息而被识别出来。例如：被储存在加速器指令的自订字段内的命令信息是可能是仅可由在第一群集内的特定加速器300_x所执行或识别。因此加速器300_x是此加速器指令的合选者。
请参照图5，其为本发明的又一较佳实施例的一执行范例的概略方块图。在本DSP系统中，具有识别0的第一群集是包含两加速器300_1与300_2。加速器300_1是一内存仲裁(MARB)加速器300_1，加速器300_2是一可变长度编码(VLD)加速器300_2。内存仲裁加速器300_1与可变长度编码加速器300_2是透过一多任务器230连接至一读取数据总线220。在本实施例中，仅有一加速器是加速器识别1，即直接内存存取控制(DMAC)加速器301。直接内存存取控制加速器301是直接连接至一专用读取数据总线221。当DSP处理器10欲存取MARB加速器300_1时，DSP处理器10发出一加速器指令并将其第23～第20位设定为“1100”。在第23～第22位的内容“11”是表示此指令为一加速器指令，在第21～第20位的内容“00”是指定与具有加速器识别0的群集有关的加速器指令。无论此加速器指令是用于MARB加速器300_1或VLD加速器300_2，此加速器指令是可通过由剩下的第19～第0位而被识别出来。尤其MARB加速器300_1是可透过第19～第0位语法的合法性而识别出自己的指令。另外所应注意的是，加速器是可经由硬件中断请求而请求连接至DSP处理器10，因此加速器可以连接至DSP系统内的其它单元(例如：图5中的区域数据存储器(LDM))以及其它透过系统总线(例如：进阶高效能总线(AHB))连接至此DSP系统的外围装置(未绘出)。
所有从DSP处理器10所发出的指令是可见于加速器识别总线200上。每当一加速器指令出现时，此加速器指令将被所选取的加速器30x译码并且执行，而此加速器指令是针对所选取的加速器30x而设计。此加速器指令可能指示加速器30x使用写入数据总线210的离线数据(是由被选取的缓存器GRx与GRy所驱动)，及/或透过读取数据总线22x回传数据至DSP内部缓存器。本发明的加速器指令参照第六A～第六H是被划分为四种类型用以示范及说明。
第一类型指令
此类型加速器指令指示没有数据回传以及没有缓存器操作数，并且具有范例格式如下：
11AA-00CC-CCCC-CCCC-CCCC-CCCC
尤其，加速器字段(AF)是“11”用以指示此指令为一加速器指令。加速器识别字段(AIF)是“AA”用以指示一特定加速器识别。缓存器操作模式字段(ROMF)是“00”用以指示未使用内部缓存器。自订字段(CF)包含一加速器18位命令用于加速器。对于图4所示的DSP系统，一特定群集是可透过加速器识别字段(AIF)而被选取，并且此群集内的一特定加速器是可参照自订字段(CF)的内容而被选取。
第二类型指令
此类型加速器指令指示没有数据回传以及具有DSP缓存器操作数，并且具有范例格式如下：
11AA-01CC-CCCC-CCCC-xxxx-yyyy
其中“xxxx”是指示缓存器GPx地址，“yyyy”是指示缓存器GPy地址。
尤其，加速器字段(AF)是“11”用以指示此指令为一加速器指令。加速器识别字段(AIF)是“AA”用以指示一特定加速器识别。缓存器操作模式字段(ROMF)是“01”用以指示加速器使用来自DSP处理器10的内部缓存器操作数。自订字段(CF)包含加速器10位命令，并且当一缓存器操作数(例如：缓存器GRy内的操作数y)未被使用时，其可被扩充成14位。
请参照图6A，其解释仅存取一DSP内部缓存器GRx的第二类型格式的一指令操作流程图。DSP处理器10首先加载一操作数至16位缓存器GRx于步骤S510，然后发出一加速器指令将缓存器GRx内的操作数传送至一被选取的加速器于步骤S511。此操作的加速器指令如图6A所示是具有一范例格式如下：
11AA-01CC-CCCC-CCCC-xxxx-CCCC
请参照图6B，其解释存取DSP内部缓存器GRx与GRy的第二类型格式的另一指令操作流程图。DSP处理器10加载一操作数至16位缓存器GRx于步骤S520，然后加载另一操作数至16位缓存器GRy于步骤S521。其后，DSP处理器10发出一加速器指令将缓存器GRx与GRy内的操作数传送至一被选取的加速器于步骤S522。
此操作的加速器指令如图6B所示是具有一范例格式如下：
11AA-01CC-CCCC-CCCC-xxxx-yyyy
第三类型指令
此类型加速器指令指示被选取的加速器回传16位数据以及选择性使用DSP缓存器操作数，并且具有范例格式如下：
11AA-1R0C-CCCC-CCCC-xxxx-yyyy
尤其，加速器字段(AF)是“11”用以指示此指令为一加速器指令。加速器识别字段(AIF)是“AA”用以指示一特定加速器识别。缓存器操作模式字段(ROMF)是“1R0”用以指示一内部缓存器的使用状态，而参数R，其逻辑值“0”是指示“不使用加速器的缓存器操作数”，而逻辑值“1”是指示“使用加速器的缓存器操作数”。自订字段(CF)包含被选取的加速器9位命令，并且当一缓存器操作数(例如：缓存器GRy内的操作数y)是不需要时，其可被扩充成13位。
请参照图6C，其解释仅存取一DSP内部缓存器GRx且被选取的加速器并未读取任何DSP内部缓存器GRx的操作数的第三类型格式的一指令操作流程图。DSP处理器10发出一加速器指令将被选取加速器内的操作数读取至内部缓存器GRx于步骤S530。
此操作的加速器指令如图6C所示是具有一范例格式如下：
11AA-100C-CCCC-CCCC-xxxx-CCCC
请参照图6D，其解释仅存取一DSP内部缓存器GRx且被选取的加速器亦读取DSP内部缓存器GRx的操作数的第三类型格式的另一指令操作流程图。DSP处理器10首先加载一16位操作数至16位缓存器GRx于步骤S540，然后发出一加速器指令将此16位操作数传送至被选取的加速器，并且将被选取加速器内的操作数读取至内部缓存器GRx于步骤S541。
此操作的加速器指令如图6D所示是具有一范例格式如下：
11AA-110C-CCCC-CCCC-xxxx-CCCC
其中参数R被设定为逻辑1以指示使用被选取的加速器的缓存器操作数。
请参照图6E，其解释存取两DSP内部缓存器GRx与GRy且被选取的加速器亦读取DSP内部缓存器GRx的操作数的第三类型格式的又一指令操作流程图。DSP处理器10首先加载一16位操作数至一16位缓存器GRx于步骤S550。DSP处理器10加载一16位操作数至一16位缓存器GRy于步骤S551。其后，DSP处理器10发出一加速器指令将此两个16位操作数传送至被选取的加速器，并且将被选取加速器内的一操作数读取至内部缓存器GRx于步骤S552。
此操作的加速器指令如图6E所示是具有一范例格式如下：
11AA-110C-CCCC-CCCC-xxxx-yyyy
第四类型指令
此类型加速器指令指示被选取的加速器回传32位数据以及选择性使用DSP缓存器操作数，并且具有范例格式如下：
11AA-1R1-CCCC-CCCC-RORx-RORy
请参照图6F，其解释存取两DSP内部缓存器GRx与GRy的第四类型格式的一指令操作流程图。DSP处理器10发出一加速器指令用以将被选取加速器内的32位操作数回传至两DSP内部缓存器GRx与GRy于步骤S560。
此操作的加速器指令如图6F所示是具有一范例格式如下：
11AA-101C-CCCC-CCCC-xxxx-yyyy
请参照图6G，其解释存取两DSP内部缓存器GRx与GRy且被选取的加速器亦读取DSP内部缓存器GRx与GRy其中的一的操作数的第四类型格式的另一指令操作流程图。DSP处理器10加载一16位操作数至DSP内部缓存器GRx与GRy其中的一于步骤S570。其后，DSP处理器10发出一加速器指令将此16位操作数传送至被选取的加速器，并且从加速器回传一32位数据至两DSP内部缓存器GRx与GRy于步骤S571。
此操作的加速器指令如图6G所示是具有一范例格式如下：
11AA-111C-CCCC-CCCC-xxxx-yyyy
请参照图6H，其解释存取两DSP内部缓存器GRx与GRy且被选取的加速器亦读取两DSP内部缓存器GRx与GRy内的操作数的第四类型格式的又一指令操作流程图。DSP处理器10加载一16位操作数至DSP内部缓存器GRx于步骤S580，然后加载另一16位操作数至DSP内部缓存器GRy于步骤S581。其后，DSP处理器10发出一加速器指令将此两16位操作数传送至被选取的加速器，并且从被选取的加速器回传一32位数据至两DSP内部缓存器GRx与GRy于步骤S582。
此操作的加速器指令如图6H所示是具有一范例格式如下：
11AA-111C-CCCC-CCCC-xxxx-yyyy
指令格式并不受限于上述所列的范例。这些指令可被修改用以存取更多DSP处理器内的内部缓存器，并且用以支持更复杂的操作，只要被选取的加速器可以被表明于指令中。
在本发明中，DSP处理器10与加速器是用以支持一管线扩充模式以及从属模式操作。此管线扩充模式指令是由DSP处理器管线在线的加速器所执行。例如：从加速器回传数据的一管线扩充模式指令在一时脉周期内将更新DSP处理器内的目的缓存器(GRx及/或GRy)。在此相同时脉周期，任何其它的DSP指令将更新相同的缓存器。管线扩充模式指令是执行于一时脉周期内，并且他们提供在一时脉周期内传送数据至加速器以及接收被修改的资料回到DSP处理器的可能性，此为一作用极大的特征而传统处理器总线并未支持。
从属模式指令是由加速器在一些(通常未决定)时脉周期执行，因此在指令已被执行完毕时，是使用轮询或中断通知以表示。管线及从属模式加速器指令两者是提供DSP指令集扩充，并且可被用于最佳化整体性能。当DSP处理器发出一从属模式加速器指令时，加速器执行此指令的时间经常是不为DSP处理器所知悉。本发明更提供一操作此DSP系统的一从属模式操作的方法。
请参照图7，其解释加速器是操作于一从属模式且DSP处理器是使用轮询方式检查加速器操作是否完成的流程图。DSP加速器发出一从属模式加速器指令于步骤S700，其中加速器指令是具有类似图3所示的格式。所有连接至DSP处理器的加速器接收加速器指令，并且一被选取的加速器是透过加速器指令而被识别于步骤S702。DSP处理器继续其它任务于步骤S704，并且在相同时间，被选取的加速器继续其处理。其中，被选取的加速器将发出一备妥旗标以指示已完成其处理于步骤S706。DSP处理器利用轮询通过由测试此备妥旗标以检查此加速器是否完成此指令于步骤S710。如果备妥旗标尚未被设定，处理程序将回到步骤S704；反的，将执行底下的步骤。DSP处理器读取被选取的加速器内的结果于步骤S712，然后清除被选取的加速器内的备妥旗标于步骤S714。加速器亦可利用中断通知DSP处理器此指令已被执行完毕，当使用中断控制机制时，在DSP完成结果的读取以及清除备妥旗标于一中断服务例程时，DSP处理器并不需要轮询(读取并测试此旗标)此加速器内的备妥旗标。
显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。因此需要在其附加的权利要求项的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述申请专利范围内。

Claims (22)

1.一种数字系统，其特征在于包含：
一处理器；
至少一加速器；以及
一加速器接口，该加速器接口是包含一加速器识别总线，并且桥接该处理器与该至少一加速器，其中该加速器接口从该处理器接收一指令并将所接收的该指令传送至该至少一加速器其中的一指定加速器，其中该指令是包含一加速器字段用以表明该指令是一加速器相关的指令。
2.如权利要求1所述的数字系统，其特征在于，所述该加速器接口更包含：一写入数据总线用以写入数据至该至少一加速器；以及至少一读取数据总线用以自该至少一加速器读取数据。
3.如权利要求2所述的数字系统，其特征在于，所述每一该读取数据总线是桥接于该处理器与该至少一加速器之间。
4.如权利要求1所述的数字系统，其特征在于，所述该指令更包含至少下列其中之一：
一加速器识别字段用以识别该指定加速器；
一自定字段用以指示该指定加速器的一命令；
一缓存器操作模式字段用以指示至少一内部缓存器的一使用状态；以及
一内部缓存器地址字段用以指示该处理器内至少一缓存器的地址。
5.如权利要求4所述的数字系统，其特征在于，所述该自定字段更传送其它信息。
6.如权利要求4所述的数字系统，其特征在于，所述该缓存器操作模式字段所使用的每一该内部缓存器是位于该指定加速器或该处理器。
7.如权利要求1所述的数字系统，其特征在于，所述该至少一加速器是归类于至少一群集。
8.如权利要求7所述的数字系统，其特征在于，所述被归类在一相同群集的加速器是透过一多任务器连接至一读取数据总线。
9.如权利要求1所述的数字系统，其特征在于，所述该处理器与该加速器是用以支持一管线模式操作或一从属模式操作。
10.如权利要求9所述的数字系统，其特征在于，所述该从属模式操作中，该加速器是透过一中断响应该处理器。
11.如权利要求9所述的数字系统，其特征在于，所述该处理器是透过一轮询操作询问该加速器。
12.如权利要求9所述的数字系统，其特征在于，所述该管线模式的任何指令是由该至少一加速器以该处理器管线实时执行，该从属模式指令的任何指令是由该至少一加速器在超过一些时脉周期后执行。
13.一种操作数字系统的方法，在该数字系统中，一处理器是透过一接口连接到至少一加速器，其特征在于，所述该操作该数字系统的方法包含：
传送一指令，其中该指令是从该处理器透过该接口传送至该至少一加速器；以及
识别该指令，其中在该至少一加速器内通过由识别一加速器字段验明该指令是否为一加速器指令。
14.如权利要求13所述的方法，其特征在于，更包含步骤：
提供一加速器识别字段于该指令内；以及
依据该加速器识别字段指定一被选定的加速器。
15.如权利要求13所述的方法，其特征在于，更包含步骤：
增加一缓存器操作模式字段于该指令内，以指示该处理器的一内部缓存器的一使用状态。
16.如权利要求13所述的方法，其特征在于，更包含步骤：
提供一自订字段于该指令内以指示一加速器的命令码。
17.如权利要求16所述的方法，其特征在于，更包含步骤：
将该至少一加速器分组成至少一群集；以及
通过由该自订字段识别该至少一群集内的每一加速器。
18.如权利要求14所述的方法，其特征在于，更包含步骤：
该处理器发出一从属模式加速器指令指定一加速器，其中该从属模式指令的任何指令是由该至少一加速器在超过一些时脉周期后执行；以及
当该被指定加速器完成该指令，该被指定加速器发出一备妥旗标。
19.如权利要求14所述的方法，其特征在于，更包含步骤：
该处理器发出一从属模式加速器指令指定一加速器，其中该从属模式指令的任何指令是由该至少一加速器在超过一些时脉周期后执行；以及
当该被指定加速器完成该指令，该被指定加速器发出一中断请求。
20.如权利要求14所述的方法，其特征在于，所述该处理器与该至少一加速器是用以操作于一管线模式，其中该管线模式操作的任何指令是由该至少一加速器以该处理器管线实时执行。
21.一种由处理器所发出的指令，该指令是用以控制透过一接口连接至该处理器的至少一加速器，其特征在于，所述该指令包含：
一加速器字段用以指示该指令是一加速器相关的指令。
22.如权利要求21所述的指令，其特征在于，所述该指令更包含至少下列其中的一：
一加速器识别字段用以选取一被指定的加速器；
一自定字段用以指示该被指定的加速器的一指令码；
一缓存器操作模式字段用以指示该处理器的一内部缓存器的一使用状态；以及
一缓存器地址字段用以指示该处理器内至少一内部缓存器。
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