CN1264212C

CN1264212C - 快闪存储器及其制造方法

Info

Publication number: CN1264212C
Application number: CN 02105194
Authority: CN
Inventors: 谢佳达
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2002-02-26
Filing date: 2002-02-26
Publication date: 2006-07-12
Anticipated expiration: 2022-02-26
Also published as: CN1441482A

Abstract

本发明提供一种快闪存储器的制造方法，包括以下步骤。提供一基底。在该基底上依序沉积一第一导电层及一第一绝缘层。蚀刻该第一绝缘层而在该第一绝缘层中形成一凹槽。沉积一第二导电层并回蚀，且蚀刻该凹槽下方的该第一导电层，使该凹格下方的该基底表面露出且在该凹槽侧壁上残留有该第二导电层。移除该第一绝缘层。

Description

快闪存储器及其制造方法

技术领域

本发明是有关于一种半导体制造方法，特别有关于一种快闪存储器及其制造方法，可使浮置栅极与控制栅极间具有较大的相邻面积，而提高电压的耦合率。

发明背景

图1显示了传统快闪存储器的剖面图。传统快闪存储器包括了一基底11，浅沟隔离层(STI)12、浮置栅极13、控制栅极(字元线)14以及作为栅极间、栅极与基底间绝缘之用的氧化层15。

在快闪存储器中，是籍由在控制栅极14的电位耦合至浮置栅极13后，再视与相邻的源/漏极(图未显示)电位间的电位差来决定浮置栅极的电荷量，以储存资料。因此，控制栅极14与浮置栅极13必须有相邻、用以进行电压耦合的面积，以达成此目的。同时电压耦合率是与相邻的面积成正比。

然而，在上述传统的快闪存储器中，由于浮置栅极与控制栅极以一水平面相邻，其耦合面积有限，所造成的电压耦合率不高，使得在进行抹除或写入资料时，控制栅极上必须使用较高的电位，造成驱动电压的增加。一般来说，能够提供高驱动电压的电路会使用较大的电路面积，因此，此一现象将不利于电路面积的缩小。

发明内容

为了解决上述问题，本发明提供一种快闪存储器及其制造方法，籍由改变浮置栅极的形状，使其与控制栅极的相邻面为非平面，而增加耦合的面积，提高电压耦合率。

本发明的一个目的在于提供一种快闪存储器的制造方法，包括以下步骤。提供一基底。在该基底上依序沉积一第一导电层及一第一绝缘层。蚀刻该第一绝缘层而在该第一绝缘层中形成一凹槽。沉积一第二导电层并回蚀，且蚀刻该凹槽下方的该第一导电层，使该凹槽下方的该基底表面露出且在该凹槽侧壁上残留有该第二导电层。移除该第一绝缘层。

其中，该第一、第二导电层共同形成一浮置栅极，而该第三导电层则形成一控制栅极。

本发明的另一目的在于提供一种快闪存储器，包括：

一基底；

一栅极氧化层，位于该些浅沟槽隔离层间的该基底上；

多个浅沟隔离层，位于该基底中并于该基底共平面；

一浮置栅极层，位于该栅极氧化层上而与该基底绝缘且两侧具有一对突出部，该对突出部位的底部邻接于该栅极氧化层且与该基底共平面；以及

一控制栅极层，位于该浮置栅极层上而与该浮置栅极层绝缘。

藉此，本发明在平面的浮置栅极层上形成一绝缘层，再利用此绝缘层的侧壁形成结构类似间隔壁(spacer)的导电层，而制作出具有突出部的浮置栅极，而控制栅极则依循浮置栅极表面沉积，使两者间的相邻面形成非平面的状态，增加耦合面积而提高电压耦合率。

附图说明

图1是一传统快闪存储器的剖面图；

图2A-2H显示了本发明一实施例中一快闪存储器制造方法的流程。

符号说明：

11、21——基底：

12、22——浅沟隔离层；

13——浮置栅极；

14——控制栅极；

15、23——氧化层；

24、27、29——多晶硅层；

25——氮化硅层；

26——凹槽；

28——氧-氮-氧层。

具体实施方式

以下，就图式说明本发明的一种快闪存储器及其制造方法的实施例。

在本发明中的快闪存储器制造方法，是籍由改变浮置栅极的形状，使其舆控制栅极的相邻面为非平面，而增加耦合的面积，提高电压耦合率。

图2A--2H显示了本发明一实施例中一快闪存储器制造方法的流程。

首先，如图2A所示，提供一硅基底21。

接著，如图2B所示，在基底21中形成浅沟隔离的凹槽，并在凹槽中填入氧化硅层而加以平坦化，形成定义出有源区的浅沟隔离层22。

然后，如图2C所示，在基底21表面的有源区上形成一作为栅极氧化层用的氧化硅层23，并在氧化硅层23上沉积一多晶硅层24，多晶硅层24将作为浮置栅极一部之用。再于多晶硅层24上沉积一氮化硅层25。

再者，如图2D所示，利用光刻胶及微影制程将一图案转移至光刻胶上，再以光刻胶层做为掩膜进行氮化层25的蚀刻，而形成曝露其下多晶硅层24的凹槽26。凹槽26是对准于浅沟隔离层22。

接著，如图2E所示，沉积一多晶硅层27填满凹槽26，并进行回蚀，由于沉积层24及27均为多晶砂层，因此在回蚀时，多晶硅层24、27均被蚀刻，使凹槽26下方的基底21(或浅沟隔离层22)露出，且在凹槽26的侧壁残留有由多晶硅层24与27组成、与间隔壁(spacer)结构类似的多晶砂层结构。

然后，如图2F图所示，利用蚀刻步骤将氮化层25完全移除。此时，即完成一具有向上突出部的浮置栅极结构FG。

再者，如图2G所示，沿浮置栅极FG的表面形成一氧-氮-氧化层(ONO)28，以做为与控制栅极间绝缘之用。

最后，如图2H所示，再于氧-氮-氧化层28上沉积一多晶硅层29，做为控制栅极之用。

之后，再进行多晶硅层的蚀刻以定义完整的控制栅极(字元线)，并再形成位元线、共同源极及各别的漏极而完成整个快闪存储器主结构的制造。

请再参阅图2H，由图中可看出，浮置栅极FG由于较传统快闪存储器的浮置栅极多出了一向上的突出部，使其与控制栅极间的相邻面形成非平面，而增加了耦合用的面积，提高电压的耦合率。

因此，如图2H所示，本实施例中的一快闪存储器包括一基底21、浅沟隔离层22、浮置栅极层24及控制栅极层29。浅沟隔离层22绝缘层位于基底21中。浮置栅极层24位于基底21上，与基底21间藉由氧化硅层23而绝缘，同时具有一突出部，此突出部位于浮置栅极层24一侧及浅沟隔离层22上。控制栅极层29位于浮置栅极层24上，藉由氧-氮-氧化硅层28而与浮置栅极层24绝缘。

综合上述，本发明经由在平面的浮置栅极层上形成一绝缘层，再藉由此绝缘层的侧壁形成结构类似分离子的浮置栅极突出部，而制作出非平面的浮置栅极。控制栅极则依循浮置栅极表面进行沉积，使两者间的相邻面形成非平面的状态，较传统快闪存储器的堆叠栅极结构中具有更多的耦合面积而提高了电压耦合率，使控制栅极上的电位降低，避免电路面积的增加。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书界定者为准。

Claims

1.一种快闪存储器的制造方法，包括以下步骤：

提供一基底；

在该基底上依序沉积一第一导电层及一第一绝缘层；

蚀刻该第一绝缘层而在该第一绝缘层中形成一凹槽；

沉积一第二导电层并回蚀，且蚀刻该凹槽下方的该第一导电层，使该凹槽下方的该基底表面露出且在该凹槽侧壁上残留有该第二导电层；

以及

移除该第一绝缘层。

2.如权利要求1所述的快闪存储器的制造方法，其中该基底是一硅基底。

3.如权利要求1所述的快闪存储器的制造方法，其中该第一绝缘层是一氮化硅层。

4.如权利要求1所述的快闪存储器的制造方法，其中该第一及第二导电层是多晶硅层。

5.如权利要求1所述的快闪存储器的制造方法，其中该第一及第二导电层共同形成一浮置栅极。

6.如权利要求1所述的快闪存储器的制造方法，其中更包括以下步骤：

在该基底中形成一浅沟隔离层，且使该凹槽对准该浅沟隔离层。

7.如权利要求1所述的快闪存储器的制造方法，其中更包括以下步骤：

在该基底与该第一导电层间形成一第二绝缘层。

8.如权利要求7所述的快闪存储器的制造方法，其中该第二绝缘层是一氧化硅层。

9.如权利要求1所述的快闪存储器的制造方法，其中更包括以下步骤：

在该第一及第二导电层表面生成一第三绝缘层；以及沉积一第三导电层。

10.如权利要求9所述的快闪存储器的制造方法，其中该第三绝缘层是一氧-氮-氧化硅层。

11.如权利要求9所述的快闪存储器的制造方法，其中该第三导电层是多晶硅层。

12.如权利要求9所述的快闪存储器的制造方法，其中该第三导电层是一控制栅极。

13.一种快闪存储器，包括：

一基底；

多个浅沟隔离层，位于该基底中并于该基底共平面；

一栅极氧化层，位于该些浅沟槽隔离层间的该基底上；

14.如权利要求13所述的快闪存储器，其中该基底是一硅基底。

15.如权利要求13所述的快闪存储器，其中该浮置栅极层及该控制栅极层是多晶硅层。