CN1260885C - 以倍频相位内插进行多重相位分割的方法及相关电路 - Google Patents

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Abstract

本发明提供一种多重相位分割的方法及相关电路。该方法包括步骤：当要产生频率同为f的M个不同相位的输出时钟时，产生N个频率同为(M/N)*f的不同相位的参考时钟(其中M＞N)，再由每一参考时钟不同周期开始触发(N/M)的分频，以便于每一参考时钟中产生出(M/N)个不同相位的输出时钟，最后由N个参考时钟中产生出M个不同相位的输出时钟。

Description

以倍频相位内插进行多重相位分割的方法及相关电路
技术领域
本发明涉及一种相位分割的方法及相关电路，尤其涉及一种以倍频多相位参考时钟进行相位内插来完成相位分割的方法及相关电路。
背景技术
在现代信息社会中，各种用来处理、储存数据情报的电子装置也要以更快的速度、更高的密度及积集度来处理电子数据，连带地，各种电子装置中电路控制、运行的精密度也要随之提高。举例来说，在光盘烧录机中，由于要将数据准确地烧录至数据储存密度极高的光盘片上，对光驱数据写入动作的时序控制也要能精确掌握。在光驱以其读取头向光盘片收发雷射光以进行数据存取时，虽然光驱可由光盘片转动时反射回来的雷射解析出一时钟作为数据写入/存取时序同步控制的依据，光驱还是要在一时钟周期中细分出多个不同的同步时间点，以精确控制数据写入/存取的时机。另外，像是时间数字转换器(TDC，time-to-digital converter)或是时间延迟校正电路，也需要以不同相位的同频时钟来于一时钟周期中细分出数个不同的同步时间点。因此，能精密分割出多个不同相位同频时钟的多重相位产生电路，也成为现代时序控制电路中不可或缺的构筑电路之一。
在常规技术中，可以使用环形振荡器(ring oscillator)中各级反相器的输出来提供多个不同相位的同频时钟。为了使技术讨论更为具体，以下将假设要产生16个同频异相的时钟，各时钟的相位差平均分布于360度中。在常规技术中，若要以环形振荡器来产生16个同频异相的时钟，环形振荡器中就要设置8个差动操作的反相器，集合各反相器互为反相的两个输出端所产生的输出，总共取出16个同频异相的时钟。请参考图1；图1示出了环形振荡器10基本电路架构的示意图。要以振荡器10来产生16个同频异相的输出时钟，振荡器10设有8个环状串连的反相器12A至12H；各反相器具有两差动输入端及两差动输出端。举例来说，反相器12A由其两差动输入端接收反相器12H在差动输出端互为反相的输出，而反相器12A两互为反相的输出则由其差动输出端输入至反相器12B的差动输入端，以此类推。集合各反相器12A至12H各差动输出端的输出，就能形成16个同频异相的输出时钟A至H、Ai至Hi。就如图1中所标示的，反相器12A两互为反相的差动输出端可分别产生输出时钟B及Bi、反相器12B则可产生输出时钟C及Ci，以此类推；反相器12H则产生出输出时钟A及Ai。以输出时钟A为相位0度的基准，图1中也标示出各输出时钟相对于输出时钟A的相位差。举例来说，因为输出时钟A、Ai是由反相器12H的差动输出端输出的，故输出时钟Ai与输出时钟A间有180度的相位差。同理，输出时钟C与输出时钟A的间有45度的相位差，而反相输出时钟Ci与输出时钟A的间的相位差就会加上额外的180度，成为225度。输出时钟H、Hi则分别与输出时钟A的间有337.5度、157.5度的相位差，以此类推。
请参考图2(并一同参考图1)。图2为图1中各输出时钟A至H、Ai至Hi波形时序的示意图；图2的横轴为时间，各波形的纵轴为波形的大小。在环形振荡器中，各反相器会将其输入端的信号延迟一段时间后反相输出；串连各级反相器，就能在各级反相器的输出端取出周期震荡的输出时钟。举例来说，在图2中，输出时钟A在时点tp0由高电平降低为低电平(输出时钟Ai则在时点tp0由低电平反相升高为高电平)；输出时钟A、Ai在输入反相器12A后，经过反相器12A延迟后的反相输出，就会使输出时钟B在时点tp0+Tg由低电平升高为高电平(而时钟Bi则会由高电平反相降低为低电平)；其中延迟时间Tg就代表反相器12A引入的延迟。同理，输出时钟B、Bi在时点tp0+Tg的电平改变在经过反相器12B的延迟反相后，就会在时点tp0+2Tg触发时钟C、Ci的电平改变(此处假设各反相器均为相同，故各反相器的延迟时间均为Tg)。如此一直持续下去，反相器12G会触发时钟H、Hi在时点tp0+7Tg改变电平，反相器12H则会循着环状架构，回过头来触发时钟A、Ai在时点tp0+8Tg改变电平，并引发信号的震荡。换句话说，总结各反相器的总延迟时间8Tg，就相当于一输出时钟中半周期的时间。改变各反相器的延迟时间Tg，就能改变各输出时钟的周期与频率。也由于8Tg的延迟时间相当于输出时钟中的半周期，一段延迟时间Tg就相当于22.5度的相位差。举例来说，在反相器12A中，输出时钟A加上延迟时间(22.5度)后反相(180度相位差)输出的时钟B，就会和输出时钟A有202.5度(22.5+180)的相位差。请继续参考图3。图3和图2一样，都是图1中输出时钟A至H、Ai至Hi的波形时序图，图3的横轴亦为时间，各波形的纵轴代表波形大小。不过，图3中是按照各输出时钟相对于输出时钟A的相位差大小依序排列的。由图3中可看出，以输出时钟A的上升沿为准(像是在时点tp1的上升沿)，各时钟后续的上升沿(像输出时钟Bi、C、H分别在时点tp1+Tg、tp1+2Tg以及tp1+15Tg的上升沿)就可将输出时钟中一周期的时间均分为16等分，以用于精密时序控制或时间数字转换器等的应用。而上述的时间等分均分，也就相当于对360度的相位进行平均的相位分割。
虽然常规技术中能以环形振荡器的多级反相器来产生多个同频异相的输出时钟，但此种常规技术也有一定的缺点。首先，要产生出多个同频异相的输出时钟，环形振荡器中必定要串连多个反相器；但其环状架构上的反相器越多，各反相器相互间不匹配的情形也会变得更严重，而各反相器引入的噪声(像是各反相器本身的热噪声)也越多。由于环形振荡器环状架构本身就是一个不稳定的反馈系统，此环状架构中任何一个反相器引入的噪声都会在环状架构中传播；反相器的数目越多，引入噪声的机会及对电路的影响也就随的增加。上述的噪声及不匹配，会在各输出时钟中反应为信号抖动(jitter)，或是相位上的误差。关于此情形，请参考图4。图4为图1中各输出波形在非理想情况下波形时序的示意图；图4的横轴为时间，各波形的纵轴为波形的大小。假设在输出时钟A中有信号抖动时，输出时钟A中各周期的工作周期(duty cycle)就会不稳定，不会呈现理想的工作周期。举例来说，输出时钟A由时点tp3到时点tp4的周期Tp1中，工作周期是理想的50％，高电平的信号刚好延续180度的相位。但在信号抖动的影响下，输出时钟A在时点tp4、tp5间的周期Tp2，其工作周期就可能变大，高电平的信号占据185度的相位。在下一个周期，信号抖动可能又会使工作周期变小，让高电平信号仅延续176度的相位。除了工作周期的不稳定外，各输出时钟的周期也可能受影响；举例来说，时点tp3、tp4的间的周期Tp1，就可能与时点tp4、tp5间的周期Tp2时间长度相异，而不能维持稳定的周期。
另外，由于环形振荡器中会交错地以各信号的正负沿来触发次级反相器的电平改变，一旦输出时钟的工作周期不稳定，连带地各输出时钟间的相位差也会漂移而不稳定。如图4所示，输出时钟A在时点tp3、tp4的上升沿会触发输出时钟B在延迟时间Tg(相当于22.5度的相位差)后的下降沿，输出时钟B的下降沿又触发输出时钟C中在延迟时间Tg(相当于45度的相位差)后的上升沿；即使输出时钟A在周期Tp2中无法维持理想的工作周期，输出时钟C各周期的上升沿仍能和输出时钟A各周期的上升沿维持45度的相位差(相当于2Tg的延迟时间)。然而，输出时钟Bi的上升沿是由输出时钟A在时点tp3b、tp4b的下降沿所触发的，由于输出时钟A在周期Tp1、Tp2中的工作周期不稳定，对应地，输出时钟A的下降沿发生的时间也不稳定；连带地使输出时钟B的与输出时钟A间的相位差不能维持稳定。就如图4中所示，输出时钟B在时点tp3后的第一个上升沿会因为输出时钟A在周期Tp1中理想的工作周期，而与输出时钟A在时点tp3的上升沿维持理想的202.5度相位差；然而，到了输出时钟B的第二个上升沿，由于输出时钟A在周期Tp2中上升、下降沿的间的工作周期变大，连带地使输出时钟A、B在时点tp4后的两个连续上升沿间的相位差扩大为207.5度。同理，输出时钟A、B在时点tp5后上升、下降沿间的相位差也会因输出时钟A在第三个周期中变小的工作周期而缩小为198.5度。换句话说，因为输出时钟中的工作周期不稳定，各输出时钟上升沿间的相位差也无法维持稳定；这样一来，各时钟的上升沿就不能如图3中所示地正确地均分一周期，也就无法用于时序的精确控制。应用于时间数字转换器时，上述相位差不精确的情形就会反映为非线性的误差，导致时间数字转换器无法正确操作。
再者，由于环形振荡器中各输出时钟的周期就正比于各反相器延迟时间的总和，若要产生多个同频异相的输出时钟，就要使用多个反相器，连带地，其产生出来的输出时钟，也会具有较长的周期。在现代高操作时钟的趋势下，时钟的周期也会随的缩短；所以，以多级反相器实现出来的环形振荡器，就较难符合短时钟周期的要求。若一定要缩短时钟周期，环形振荡器就必需要以更高的功率来驱动各反相器快速地转换信号电平以期减少延迟时间Tg，但这又会增加功率需求以及整体电路的负担。
发明内容
因此，本发明的主要目的在于提供一种能以数字相位内插器辅助环形振荡器，来产生多个同频异相时钟的相位分割方法及相关电路，以克服常规技术的缺点。
本发明的另一个目的是提供一种分割相位的方法，用来产生两个频率相同的输出时钟，并使两输出时钟间具有一预设的输出相位差，所述方法包括步骤：
产生两个频率相同的参考时钟，并使两参考时钟间具有一预设的参考相位差，且该参考时钟的频率为输出时钟频率的多倍，使参考时钟的频率实际上高于输出时钟的频率，其中每一参考时钟具有多个参考周期；以及
在每一参考时钟中，根据相隔至少一参考周期的多个参考周期来触发一对应输出时钟中的各周期，以利用所述两个参考时钟分别产生出两个输出时钟，和
其中，参考时钟为第一参考时钟及第二参考时钟，而当利用参考时钟来产生输出时钟时，进行下列步骤：
根据第一参考时钟的一个第一参考周期，移除第二参考时钟中相位领先第一参考周期的参考周期以产生一中间时钟，使该中间时钟中各参考周期的相位均落后第一参考周期；以及
分别将第一参考时钟及中间时钟分频，以产生两个输出时钟。
在常规技术中，以环形振荡器的多级反相器来分别产生同频异相的多个输出时钟，需要较多级数的反相器，容易造成对环形振荡器环状结构回路的干扰，导致信号抖动、相位分割失准等负面影响，也会增加电路操作、功率上的负担。
在本发明中，则可以用数目较少的反相器产生数目较少的同频异相的参考时钟，再于数字式的相位内插器中利用各参考时钟中不同的周期来触发分频，以产生出不同相位的输出时钟，达成相位分割的目的。举例来说，若要相位分割出16个同频异相的时钟，常规技术要以8级反相器的环形振荡器来实现，本发明则可使用4级反相器的环形振荡器来产生2倍频的8个参考时钟，再利用相位内插器来分频产生16个输出时钟，达到16相位分割的目的。由于本发明中可使用反相器较少的环形振荡器，能有效减少对环形振荡器环式结构回路的干扰，并减少信号抖动、相位分割失准的负面影响，也能减少电路操作、功率上的负担。而本发明中的相位内插器一致地以参考时钟的上升沿来触发各输出时钟，使各输出时钟间上升沿的相位差能维持理想值，不易受工作周期失真的影响。
附图说明
图1为常规环形振荡器的电路示意图；
图2、图3为图1中环形振荡器各同频异相输出时钟波形时序的示意图；
图4为图1中的环形振荡器受干扰时相关信号波形时序的示意图；
图5为本发明多重相位产生电路功能方块的示意图；
图6A、6B为本发明相位内插原理的示意图；
图7为图5中序向触发模块功能方块的示意图；
图8为图5中分频模块功能方块的示意图；
图9A至9D为图7中序向触发模块操作时相关信号波形时序的示意图；
图10A至10B为图8中分频模块操作时相关波形时序的示意图；
图11A为图5中序向触发模块另一实施例功能方块的示意图；
图11B为图5中分频模块另一实施例功能方块的示意图。
具体实施方式
请参考图5。图5为本发明多重相位产生电路20功能方块的示意图。多重相位产生电路20用来产生多个同频异相的输出时钟，以实现相位分割，并能应用于精密时序控制及时间数字转换器。多重相位产生电路20中设有时钟产生器24、限幅器(slicer)26、相位内插器28。当多重相位产生电路20要产生某一频率同频异相的多个输出时钟时，会先以时钟产生器24来产生同频异相的参考时钟，而这些参考时钟的频率均倍于输出时钟的频率。这些参考时钟会经过限幅器26做波形修整，波形修整后的参考时钟就会被输入至相位内插器28中，最后产生出相位分割后的多个同频异相的输出时钟。
为了要更具体的描述本发明的技术，并方便和前述常规技术的比较，以下将假设多重相位产生器20同样用来产生16个同频异相的输出时钟A0至A15。要产生16个同频异相的输出时钟，本发明可于时钟产生器24中先产生8个同频异相的参考时钟fa0至fa7，这些参考时钟fa0至fa7的频率皆为各输出时钟A0至A15频率的两倍。由于时钟产生器24产生出来的参考时钟fa0至fa7可能有波形电平上的偏差(像是波形振幅未及于数字信号中代表数字「0」、「1」的标准低电平及高电平)，限幅器26用来将参考时钟fa0至fa7做适当的波形、电平调整，使这些参考时钟的电平符合标准数字信号的电平，成为参考时钟f0至f7，并输出至相位内插器28。由于参考时钟f0至f7为输出时钟A0至A15二倍频的时钟，利用各同频异相参考时钟f0至f7中不同周期来触发分频，就能产生出输出时钟A0至A15。为了要正确地以各参考时钟f0至f7的不同周期来触发分频，相位内插器28中设有一序向触发模块30，可根据各参考时钟f0至f7的不同周期来产生序向控制的重设信号R0至R3以及中间时钟y0到y15，而分频模块32就能依据这些重设信号R0至R3来正确地对各中间时钟y0至y15分频，最后分别产生出16个相位分割的输出时钟A0至A15。
要以时钟产生器24来产生8个同频异相的参考时钟fa0至fa7，时钟产生器24中可设置一环形振荡器VCO，并于此环形振荡器VCO中设置4个差动反相器22；如此就能由各差动反相器22的差动输出端取出参考时钟fa0至fa7。要使参考时钟fa0至fa7的频率稳定，时钟产生器24中设置有一锁相回路；此锁相回路中设有两分频器div1及div2、一用来检测频率及/或相位误差的检测器PD、一充电电路CP(charge pump)、一低通滤波器LPF，以配合振荡器VCO经由分频器div2反馈至检测器PD的信号(举例来说，可以是参考时钟fa0)，形成一锁相回路。此锁相回路可根据一标准频率的标准时钟CKs来进行对各参考时钟fa0至fa7的频率锁定。标准时钟CKs经过分频器div3分频后的信号，与参考时钟fa0经过分频器div2分频后的信号，会一起输入至检测器PD，由检测器PD检测这两个信号间频率、相位间的误差，并根据误差大小来控制充电电路CP及低通滤波器LPF，以将误差大小转换为对应的电压信号，并反馈控制振荡器VCO中的各个反相器22，来对应地调整各参考时钟fa0至fa7的频率(也就是调整各反相器22的延迟时间)。各参考时钟频率调整后又会经由分频器div2回输至检测器PD，再度和(分频后)的标准时钟CKs进行相位、频率的对比。重复这样的过程，就能确保各参考时钟fa0至fa7能和标准时钟CKs同步，具有稳定的频率。假设分频器div2为一1/n分频器，分频器div3为一1/m分频器，则上述锁相回路操作的结果会使fa＝(n/m)*fs(其中频率fa为各参考时钟fa0至fa7的频率，频率fs则为标准时钟CKs的频率)。举例来说，若标准时钟CKs的频率fs为800MHz，要产生出200MHz的参考时钟fa0至fa7，就可以设定分频器div2为一1/2分频器，分频器div3为一1/8分频器，让锁相回路锁定使各参考时钟fa0至fa7的频率fa为200MHz。经过锁相回路中振荡器VCO的操作，四级反相器22可分别产生出8个同频异相的参考时钟fa0至fa7；以参考时钟fa0为相位0度的基准，各参考时钟fa0到fa7的相位差及产生的节点，均已一并标示于图5中。如前所述，参考时钟fa0到fa7经过限幅器26调整信号电平，并分别形成标准数字信号的参考时钟f0到f7。当然，参考时钟f0到f7频率、相位的特性还是会维持，故参考时钟f0到f7仍然是同频异相、相位平均分布的时钟。
本发明的原理是利用倍频参考时钟f0到f7中的不同周期来触发分频以进行相位内插，并产生出相位分割后的各个输出时钟A0到A15。关于此原理，请参考图6A。图6A是本发明中参考时钟f0至f7、输出时钟A0至A15波形时序的示意图，图6A的横轴为时间，各波形的纵轴则是波形的大小幅度。如前所述，在此讨论的实施例中，是以8个2倍频的参考时钟f0至f7来分频产生16个同频异相的单倍频输出时钟A0到A15，以完成对输出时钟的相位分割。举实例来说，若要产生100MHz时钟的16相位分割(也就是16个频率100MHz的输出时钟A0至A15)，本发明中的时钟产生器24就可产生出8个200MHz的参考时钟f0至f7来作为分频的依据。如图6A所示，各参考时钟f0至f7的周期为周期Ta(即参考周期)，各输出时钟A0至A15的周期为周期Tb，在倍频的关系下，周期Tb的时间长度就是参考周期Ta时间长度的2倍。当本发明操作时，即以各参考时钟中的不同参考周期来触发各输出时钟中的不同周期。举例来说，如图6A所示，以参考时钟f0在时点t0的上升沿触发1/2的分频，就能产生出输出时钟A0，使输出时钟A0的上升沿实质上与参考时钟f0在时点t0的上升沿对齐。同理，参考时钟f1在时点t0+Td(延迟时间Td即代表一个反相器22的延迟时间)上升沿触发的分频，则能产生输出时钟A1，其上升沿亦对齐于参考时钟f1在时点t0+Td的上升沿。参考时钟f2在时点t0+2Td的上升沿触发分频则能产生输出时钟A2；以此类推。沿用相同的分频触发原理，参考时钟f0至f7分布于时点t0至时点t0+7Td的间的8个上升沿，就可分别触发出输出时钟A0至A7。由于各参考时钟与各输出时钟间存在倍频的关系，参考时钟f0至f7间的相位差，就相当于输出时钟A0至A7间相位差的2倍。举例来说，参考时钟f0、f1的上升沿间有延迟时间Td的延迟；根据图5中4级环形振荡器VCO操作的原理，延迟时间Td应为参考周期Ta的1/8，相当于参考时钟中45度的相位差(也就是360*Td/Ta)。在上升沿触发后，输出时钟A0、A1上升沿间的时间差亦为延迟时间Td，但输出时钟的周期Tb为参考周期Ta的2倍，故输出时钟A0、A1间的相位差就变成了22.5度(也就是360*Td/Tb)，为参考时钟f0、f1间相位差45度的一半。同理可推知，参考时钟f0、f2间90度的相位差，就使输出时钟A0、A2间具有45度的相位差。以此类推，参考时钟f0至f7由0度到315度的相位差，就能分别触发出0度到157.5度相位差的输出时钟A0至A7。换句话说，参考时钟f0至f7在时点t0、t0+7Td内8个可将参考周期Ta均分8份的上升沿，就分别对应于输出时钟A0至A7在同一段时间内将半个周期Tb(相当于180度相位)均分8份的上升沿。
接下来，在时点t0+8Td，参考时钟f0第二个周期的上升沿又能触发分频而产生输出时钟A8；由于一个参考周期Ta相当于输出时钟中180度的相位差，故参考时钟中连续的两个周期，恰好可触发分频出两个互为180度相位差的输出时钟。再举一例，参考时钟f1在时点t0+Td、t0+9Td两参考周期的上升沿，就能分别触发分频为输出时钟A1、A9，这两个输出时钟相对于输出时钟A0的相位差就分别是22.5度、202.5度，互有180度的相位差。依此类推，而参考时钟f7在时点t0+7Td、t0+15Td的两个上升沿就可分别触发分频为输出时钟A7、A15。换句话说，本发明以各参考时钟f0至f7在时点t0、t0+7Td间第一个参考周期的上升沿来分别触发分频出输出时钟A0至A7，而各参考时钟接下来在时点t0+8Td、t0+15Td间第二个周期的上升沿又能分别触发出输出时钟A8至A15，总计触发出16个输出时钟A0至A15。利用2倍频8个参考时钟能将输出时钟的180度(相当于一参考周期Ta)均分为8分，利用各参考周期中不同的参考周期，就能将输出时钟360度均分为16份，达到输出时钟相位分割的目的。而本发明于相位内插器28中(请参考图5)设置的分频模块32，就是用来进行分频，以将2倍频的时钟分频为各输出时钟。
虽然将2倍频的参考时钟进行1/2分频就能得到各输出时钟，但由于本发明中是以各参考周期中，利用不同的参考周期以分别触发出不同的时钟，故需谨慎调整开始触发分频的时间，避免各输出时钟的相位混乱。关于此情形，请参考图6B。图6B是图5多重相位产生电路20操作时，各相关信号波形时序的示意图；图6B的横轴为时间，各波形的纵轴为波形的大小。如图6B所示，假设现在是以参考时钟f0在时点t0的上升沿(也就是参考时钟f0的第一个参考周期Ta1的上升沿)来触发分频出输出时钟A0，那么在触发输出时钟A8时，就要确定分频模块32是以接下来的第二个参考周期Ta2来触发输出时钟A8的产生；若错误地以参考周期Ta1或Ta6来触发输出时钟A8的产生，那么触发出来的输出时钟A8就会变成输出时钟A0，无法正确完成相位分割。同理，当要对时钟f1进行分频而产生输出时钟A1时，触发模块32也要确定是以参考时钟f1在时点t0的后的第一个上升沿(也就是参考周期Ta3的上升沿)就开始触发分频，这样输出时钟A1、A0间的相位差才会符合图6A中预期的关系。若是错误地以参考周期Ta5或Ta4的上升沿来触发分频，所产生出来的输出时钟就会像是图6B中绘出的输出时钟Ale，和输出时钟A1有180度的相位差，并非正确的输出时钟A1。换句话说，在分频时，最好能以参考时钟f0的一个参考周期为基准(像是参考周期Ta1)，再选择相位落后参考周期Ta1符合预定值的各个周期来触发分频出各输出时钟，以避免错误的分频。举例来说，以参考时钟Ta1为基准，要触发出有180度相位差的输出时钟A8，就能选择以落后参考时钟360度的参考周期Ta2来开始以上升沿触发分频，以避免错误地用参考周期Ta1或Ta6来分频。同理，要触发出22.5度相位差的输出时钟A1，就能根据基准的参考周期Ta1，选择落后参考周期Ta1有45度相位差的参考时钟Ta3来以上升沿正确地触发分频出输出时钟A1。这样一来，也就能避免以上升沿超前的参考周期Ta5，或是以上升沿落后达405度的参考周期Ta4来错误地触发分频出输出时钟A1。依循上述原则并对照图6A就可了解，若以参考时钟f0在时点t0的上升沿为基准，要正确地产生输出时钟A15，就要由参考时钟f7在时点t0+15Td的上升沿(落后时点t0的上升沿675度相位)来开始触发分频，以此类推。为了达成上述的目的，确保分频模块32正确地依照各参考周期的顺序来对应地触发分频出各个输出时钟，本发明的相位内插器28中设有序向触发模块30，可藉由中间时钟y0到y15、重设信号R0到R3来控制分频模块32正确地分频。
请参考图7。图7为本发明中序向触发模块30一实施例的电路示意图。在此实施例中，序向触发模块30设有16个负沿(下降沿)触发的触发器(可以是D触发器，D flip-flop)F11至F14、F21至F24、F31至F34以及F41至F44，还有一些辅助的与门36与缓冲器(buffer)34。与门36用来做与操作(ANDoperation)，缓冲器34用来增加信号输出的驱动能力，并防止噪声进入序向触发模块30中。各触发器设有一输入端D、一输出端Q、一重设端rst及一时钟端(图7中标示为三角形)，以接受时钟的触发，并由输出端Q输出对应的信号。各触发器的重设端rst统一由一起始信号RS触发重设。其中触发器F11到F14可视为一组，触发器F11接受参考时钟f0的触发，其输入端D直接电连于一直流电压Vcc，相当于在输入端D持续输入一高电平的数字「1」；而在其输出端Q的输出，一方面会经由一缓冲器34输出为一重设信号R0，一方面则输入至次一触发器F12，作为触发器F12于其输入端D的输入；另外，触发器F11输出端Q的输出还与时钟f0于一与门进行与操作，以产生一中间时钟y0。基于类似的配置，触发器F12受参考时钟f4的触发，于其输入端D接受前一级触发器F11的输出，并在输出端Q输出信号至下一级的触发器F13；而触发器F12的输出也经过缓冲器输出为一重设信号R1，并与参考时钟f4做与操作而产生中间时钟y4。触发器F13接收触发器F12的输出后，再度根据参考时钟f0的触发产生对触发器F14的输出，并形成重设信号R2以及中间时钟y8。最后，触发器F14接受触发器F13的输出，在参考时钟f4的触发下形成重设信号R3以及中间时钟y12。换句话说，在触发器F11到F14这四个一组的触发器的间，各触发器的输出就作为次一级触发器的输入，并交错地由参考时钟f0、f4、f0及f4的触发，以产生出中间时钟y0、y4、y8及y12。
同理，触发器F21至F24为一组的四个触发器，触发器F21输入端D亦接受数字「1」的输入，各次级的触发器F22到F24均接受前一级触发器的输出作为输入；各触发器F21至F24分别由参考时钟f1、f5、f1及f5触发，以分别产生中间时钟y1、y5、y9、y13。在此组触发器中，已不必由各触发器的输出端Q产生重设信号(亦即R0-R3)，但各输出端Q还是连接于一缓冲器，作为各触发器虚拟(dummy)的负载。根据类似的配置，触发器F31至F34为一组，由触发器F31接受数字「1」的输入，各次级触发器F32至F34接受前一级的输出作为输入；各触发器F31至F34分别由参考时钟f2、f6、f2、f6触发，产生中间时钟y2、y6、y10及y14。触发器F41至F44这一组，则根据参考时钟f3、f7、f3及f7的触发，分别产生出中间时钟y3、y7、y11与y15。
请参考图8。图8为本发明中分频模块32功能方块的示意图。根据序向触发模块30中产生的中间时钟y0至y15，以及重设信号R0至R3，分频模块32就能正确地分频，产生出输出时钟A0至A15。分频模块32中设有16个正沿触发的触发器(可以是D触发器)D11至D41、D12至D42、D13至D43以及D14至D44。各触发器设有一时钟端(图8中以三角形表示)、一重设端rst、一输入端D、一输出端Q及一反相输出端Qi。各触发器的反相输出端Qi电连于其输入端D，以将各触发器连接为一1/2分频器。触发器D11至D41统一接受重设信号R0的重设控制，并分别对中间时钟y0至y3分频，以产生输出时钟A0至A3。基于类似的配置，触发器D12至D42统一由重设信号R1控制重设，以对中间时钟y4至y7分频，产生输出时钟A4至A7。触发器D13至D43、D14至D44分别由重设信号R2、R3控制重设，并分别对中间时钟y8至y11、y12至y15分频，以产生输出时钟A8至A11、A12至A15。
为了进一步说明序向触发模块30、分频模块32操作的原理及情形，请继续参考图9A至9D(并一并参考图7、图8)。图9A至9D为序向触发模块30操作过程中各相关信号波形时序的示意图；图9A至9D的横轴为时间，各波形的纵轴为波形的大小，并以D(F11)、Q(F44)等的记号来分别表示触发器F11的输入端D、触发器F44输出端Q的信号，以此类推。首先，在图9A中所示的，是同为一组的触发器F11至F14各相关信号的波形时序。假设起始信号RS是在时点ts开始触发各触发器F11至F14、F21至F24、F31至F34以及F41至F44重设，并从头开始操作。触发器F11由时点ts开始操作后，其输出端D(F11)就被重设为低电平的数位「0」(可经由地电平的RS重设信号来达成)；虽其输入端D(F11)一直都是数字「1」，但由于触发器F11是负沿触发的触发器，故受时钟f0触发的触发器F11要等到时钟f0在时点ta1的负沿(也就是下降沿)才会取样到输入端D(F11)的数字「1」，并对应地使输出端Q(F11)的信号在时点ta1升到高电平的数位「1」。当然，触发器F11输出端Q(F11)的信号就变成触发器F12输入端D(F12)的信号，同时也是重设信号R0，就像图9A中标示的。另外，触发器F11输出端Q(F11)的信号和参考时钟f0做与操作后，就成为中间时钟y0；由图9A中可看出，由于输出端Q(F11)的信号会在时点ta1后才会变为数位「1」，在进行与操作时，相当于将参考时钟f0在时点ta1的前的各个参考周期消除，故中间时钟y0的第一个周期的上升沿，要到时点ta2才出现。
由时钟f4负沿触发的触发器F12在时点ts的重设后，虽然在时点ta0有一个下降沿，但因为触发器F12输入端D(F12)的信号此时还是数字「0」，故触发器F12输出端Q(F12)也还是维持数字「0」，直到输入端D(F12)的信号在时点ta1变为数字「1」后，时钟f4在时点ta2的下降沿才会使输出端Q(F12)输出改变为数字「1」；而输出端Q(F12)的信号也就成为重设信号R1。由于输出端Q(F12)的信号在时点ta2才变为数字「1」，参考时钟f4在此的前的参考周期都会在与操作中消失，使得中间时钟y4要到时点ta3才出现第一个周期的上升沿。同理，因为触发器F13由输入端D(F13)接收的信号会在时点ta2才会由数字「0」变成数字「1」，连带地输出端Q(F13)的信号在时钟f0的触发下，会到时点ta3才变为数字「1」(并形成重设信号R2)；而与操作出来的中间时钟y8也会连带地在时点ta4才出现第一个周期的上升沿。触发器F14的输出端Q(F14)的信号则会受输入端D(F14)的控制，在时钟f4的下降沿触发下，直到时点ta4才会由数位「0」转变为数字「1」，形成重设信号R3，并通过与操作消除参考时钟f4在时点ta4的前的周期，形成中间时钟y12。如此一来，中间时钟y12的第一个周期的上升沿，要到时点ta5才会出现。
由上述描述可知，触发器F11至F14这四个一组的触发器，由于各触发器F12至F14分别是由前一级触发器的输出端Q接受输入，再加上用来触发的参考时钟f0、f4、f0及f4相互间半周期的相位差，故各触发器F11至F14在输出端Q(F11)至Q(F14)输出的信号，会间隔半周期的时间，依照顺序分别在时点ta1至ta4由数字「0」变为数字「1」，而这四个输出端的信号就可作为序向控制的重设信号R0至R3。同理，中间时钟y0、y4、y8及y12第一个周期的上升沿，也会依照先后顺序，分别在时点ta2、ta3、ta4及ta5才出现。另外，由于图9A(及后续各时序的图式)皆为时序的示意图；在实际上，各触发器、逻辑门的输入、输出皆有部份的门延迟(gate delay)，需要加以考虑。举例来说，在图9A中，在触发器F11的输出端Q(F11)，其上升沿会略微延迟于参考时钟f0在时点ta1的降沿；为了确保中间时钟y0能在时点ta2顺利地开始跟随参考时钟f0的各个周期，故触发器F11连同与门36引入的门延迟要小于参考时钟f0的半周期，确保触发器的Q输出端信号能在时点ta1、ta2的间就转变电平，让中间时钟y0能顺利地跟随参考时钟f0在时点ta2开始的周期。当然，门延迟引入及考量为数字电路设计中的常规技术，在不妨碍本发明技术揭露的情况下，不再详述。
根据相同的操作原理，在触发器F21至F24这组的四个触发器中，触发器F21也是由输入端D(F21)接受数字「1」的输入，各触发器F22至F42也是以前一级的输出作为输入，所以各输出端Q(F21)至Q(F24)输出的信号在时点ts经由起始信号RS的重设后，也会依照先后顺序，分别在时点tb1至tb4才会由数位「0」转变为数位「1」，如图9B所示。连带地，各触发器输出端的信号分别和参考时钟f1、f5、f1及f5与操作所产生出来的中间时钟y1、y5、y9及y13，也会依先后顺序，分别在时点tb2、tb3、tb4及tb5才会出现第一个周期的上升沿。图9B与图9A(以及图9C、D)中标出的时点ts，一样都代表起始信号RS触发各触发器的重设，并重头开始操作的时间；图9B中也标示出了图9A中的时点ta1(也就是输出端Q(F11)上升沿发生的时间)。由于参考时钟f1落后参考时钟f0有45度的相位差，相当于一个延迟时间Td；在图9B的例子中，输出端Q(F21)在时点tb1的上升沿也就落后时点ta1一个延迟时间Td的时间。触发器F21至F24在输出端D(F21)至D(F24)的输出不必作为重设信号，这组触发器主要产生的是中间时钟y1、y5、y9及y13。
图9C所示的则是触发器F31至F34这一组中各触发器在各输出端Q(F31)至Q(F34)的信号，以及产生出来的中间时钟y2、y6、y10及y14。依据前述的操作原理，各触发器F31至F34在时点ts的重设后，分别会在参考时钟f2、f6、f2及f6的触发下，依先后顺序在时点tc1至tc4时使输出端Q(F31)至Q(F34)的信号由数字「0」转变为数字「1」，并连带使中间时钟y2、y6、y10及y14第一个周期的上升沿分别依序在时点tc2、tc3、tc4及tc5才出现。同样地，图9C中也标示出了图9A中的时点ta1；由于参考时钟f2落后参考时钟f0有90度的相位差，相当于两个延迟时间，故在图9C的例子中，输出端Q(F31)的信号在时点tc1的上升沿也会落后时点ta1两段延迟时间Td。
在图9D中，示意的则是触发器F41至F44这一组触发器中各相关信号的波形时序。同样地，经由互有180度相位差的时钟f3、f7、f3、f7的触发，触发器F41至F44输出端Q(F41)至Q(F44)的信号，也会在时点ts的重设后，依序在时点td1至td4由数位「0」变为数位「1」；配合这些序向信号与参考时钟f3、f7、f3及f7的与操作所产生出来的中间时钟y3、y7、y11与y15，也分别在时点td2至td5才会有第一个周期的上升沿。不过，起始信号RS重设各触发器的时点ts不一定会和各参考时钟同步，就像图9A到图9D的示意例所示，时点ts未和任何参考时钟的上升沿或下降沿同步发生。这样一来，触发各组触发器的参考时钟在时点ts后的第一个下降沿，就可能出现在时点ta1的前。为了比较方便，图9D中也一并绘出了参考时钟f0的波形时序。如图9D所示，在此例中，由于时点ts的重设发生时比较接近参考时钟f3的下降沿，虽然参考时钟f3的相位落后参考时钟f1有135度，但时点ts刚好落在参考时钟f3的前一个周期，使得触发器F41输出端Q(F41)信号的上升沿会提前在时点td1发生，反而超前于时点ta1。
总结序向触发模块30中各组触发器F11至F14、F21至F24、F31至F34以及F41至F44的操作，在各组的触发器中，每一触发器接受前级触发器的输出为输入，在不同的对应参考时钟的触发下，各触发器输出端Q的信号一定会在前级触发器输出由数字「0」变为数字「1」后，才有可能在对应参考时钟的触发下，由数位「0」变为数位「1」；连带地，每一触发器输出端Q的信号也就会通过与操作将对应参考时钟中对应于输出端Q的信号上升沿前的参考周期去除，以产生出对应的中间时钟。这样一来，各级触发器产生的对应中间时钟，其第一个周期的上升沿也就会依照各级触发器的顺序依序发生。举例来说，如图9A所示，在触发器F11至F14这组触发器中，第二级触发器F12输出端Q(F12)由数字「0」转变为数字「1」的上升沿一定会在时点ta1的后才会发生；而该上升沿实际发生的时间，则由触发触发器F11、F12的两参考时钟f0、f4间的相位差来决定。由于参考时钟f4落后参考时钟f0有180度的相位，输出端Q(F12)的上升沿要落后半个参考周期，到时点ta2才出现。通过与操作，就能根据输出端Q(F11)、Q(F12)分别产生出来中间时钟y0、y4。经由输出端Q(F11)、Q(F12)上述信号时序的安排，就能确保中间时钟y4的在时点ta3、ta5间的第一个周期会落后于中间时钟y0在时点ta2、ta4间的第一个周期，以反应参考时钟f4的相位落后参考时钟f0的相位。
就如图6B及相关说明中所讨论到的，在分频时，可以根据参考时钟f0中一参考周期为基准，再依次以其它参考时钟中相位落后符合预期的参考时钟来触发分频出各个输出时钟。而序向触发模块30中各组触发器操作所产生出来的中间时钟，就是以每组中第一级触发器对应中间时钟的第一个周期为基准，并使该组中其它各级触发器对应中间时钟的第一个周期落后该基准周期的相位差符合预期中的相位差。就像上面讨论到的，由触发器F11至F14这组触发器所产生出来的中间时钟y4、y8、y12，各中间时钟第一周期的上升沿就与中间时钟y0第一周期的上升沿分别有0.5、1、1.5周期的时间差，相当于180、360、540度的相位差。若以中间时钟y0、y4、y8、y12第一周期的上升沿来开始触发分频为输出时钟A0、A4、A8及A12，这些输出时钟(相对于输出时钟A0)就会有0、90、180、270度的相位差，符合图6A中预期的相位关系。同理，触发器F21至F24这一组触发器产生出来的中间时钟y1、y5、y9、y13，也是以中间时钟y1第一个周期为基准，其它中间时钟y5、y9、y13第一个周期分别落后180、360、540度的相位差。其它各组的触发器所分别产生出来的中间时钟，相互间的关系也能类推的。不过，就如前述，因为重设各触发器的时间ts不一定跟各参考时钟同步，在不同组触发器产生出来的中间时钟的间，其第一周期相互间的相位差也就不一定符合预期的相位差关系，此时就可在分频模块32中依据重设信号R0至R3进行修正。
请参考图10A、图10B(并一并参考图8、图9A至9D)。图10A、10B为图8中分频模块32操作时，各相关信号波形时序的示意图；图式的横轴为时间，各波形的纵轴为波形大小。如前所述，分频模块32中上升沿触发的各个触发器D11至D41、D12至D42、D13至D43及D14至D44本身就连接为1/2分频器；触发器D11至D41的重设端rst统一由重设信号R0控制，可视为同一组，分别用来对中间时钟y0至y3分频，以产生输出时钟A0至A3。同理，触发器D12至D42这一组同由重设信号R1控制重设，以对中间时钟y4至y7分频产生出输出时钟A4至A7；触发器D13至D43由重设信号R2控制对中间时钟y8至y11的分频，得出输出时钟A8至A11，以此类推。而图10A中所示，即为触发器D11至D41、D12至D42各相关信号的时序。如图10A所示，集合图9A至9D各触发器F11、F21、F31及F41(也就是各组第一级的触发器)所分别产生出来的中间时钟y0至y3，就是触发器D11至D41要分频的对象。如前所述，序向触发模块30中各组触发器内的中间时钟已经有正确的相位差关系，但不同组触发器中间时钟间的相位关系还不一定是正确的。就像图10A所示，各中间时钟y0至y3第一周期的上升沿分别在时点ta2、tb2、tc2、td2，但因为对序向触发模块30重设的重设时间ts的影响(请参考图9D中的讨论)，中间时钟y3第一周期在时点td2的上升沿其实会超前于中间时钟y0第一周期在时点ta2的上升沿。若是直接由时点td2的上升沿开始触发分频，就无法得到正确的输出时钟A3。然而，重设信号R0会控制各触发器D11至D41在重设信号R0的上升沿重设，相当于在时点ta1后才触发各触发器D11至D41开始分频。由于触发器D11至D41为上升沿触发触发器，在时点ta1的重设后，触发器D41会于中间时钟y3在时点td4的上升沿才会开始分频，使得输出时钟A3的上升沿对齐中间时钟y3的上升沿，与输出时钟A0间符合预设的相位差，就像图6A中所示。事实上，由于重设时间ts发生的时机不一定会与各参考时钟f0至f7有特定的时间关系，故不论是中间时钟y1、y2或y3，其第一周期的上升沿都有可能超前于中间时钟y0第一周期的上升沿。不过，触发器F11连同中间时钟y0一起产生出来的重设信号R0，其上升沿一定会以180度的相位超前中间时钟y0第一周期的上升沿，中间时钟y1至y3第一周期上升沿超前中间时钟y0第一周期上升沿的幅度则会在225度到315度相位的间(因为参考时钟f1至f3与参考时钟f0的相位差是在45度到135度的间)；换句话说，即使中间时钟y1至y3有任一(或任何几个)中间时钟第一周期的上升沿超前中间时钟y0第一周期的上升沿，重设信号R0的上升沿也一定会落后于该等上升沿，使得各触发器D21至D41不会由该等上升沿就开始分频，而会由重设信号R0上升沿的后的上升沿才开始分频。这样一来，就能以中间时钟y0在时点ta2的上升沿为基准，依序以中间时钟y1至y3中在时点ta2的后符合预期相位差的上升沿来开始触发分频，确保分频出来的输出时钟A0至A4间有符合预期的相位差。
同理，在触发器D12至D42这组触发器中，触发器F12连同中间时钟y4一起产生的重设信号R1，就能排除中间时钟y7在时点td3第一周期的上升沿，而使触发器D12至D42这组触发器正确地在各中间时钟y5至y7间以落后时点ta3(也就是中间时钟y4第一周期的上升沿)的各个上升沿来触发分频，以便产生出时钟A4至A7。请注意，在序向触发模块30中，中间时钟y4是由触发器F11至F14这组中的第二级触发器F12所产生，其第一周期的上升沿一定会落后于第一级触发器F11所产生的中间时钟y0，再配合重设信号R1于触发器D22至D42间的重设操作，就能确保中间时钟y0至y7也一定是以落后于中间时钟y0第一周期的上升沿来开始触发分频。
如图10B所示，在触发器D13至D43中，触发器F13连同中间时钟y8一起产生的重设信号R2会消除中间时钟y11于时点td4上升沿的影响，使各触发器D13至D43会由各中间时钟y8至y11分别于时点ta4、tb4、tc4及td6的上升沿来触发分频，产生输出时钟A8至A11。同理，触发器D14至D44会根据重设信号R3正确地根据中间时钟y12至y15于时点ta5、tb5、tc5及td7的上升沿来开始触发分频，得到输出时钟A12至A15。
总括本发明中相位内插器28的操作，以序向触发模块30中各组触发器F11至F14、F21至F24、F31至F34以及F41至F44来产生各中间时钟。以触发器F11产生的中间时钟y0的第一周期上升沿为基准，触发器F12至F14产生的中间时钟y4、y8、y12，其第一周期的上升沿均已经以正确的相位差落后于中间时钟y0第一周期的上升沿。同理，触发器F21至F41产生的中间时钟y1、y5、y9及y13，各中间时钟y5、y9及y13第一周期的上升沿也以正确的相位差落后于中间时钟y1第一周期的上升沿，以此类推。配合各触发器F11至F14产生的重设信号R0，分频模块32中的触发器D11至D14能确保在序向触发模块30中，以不同组触发器F11至F41产生出来的中间时钟y0至y3皆能正确的上升沿来开始分频，以产生输出时钟A0至A3。同理，在触发器D12至D42中，各中间时钟y5至y7会配合中间时钟y4对应的重设信号R1，以落后于中间时钟y4第一周期上升沿的各个上升沿来开始触发分频。触发器D13至D43中，各中间时钟y8至y11则会配合中间时钟y4对应的重设信号R2，以落后于中间时钟y8第一周期上升沿的各个上升沿来开始触发分频。以此类推，触发器D14至D44中，各中间时钟y12至y15则会配合中间时钟y12对应的重设信号R3，以落后于中间时钟y12第一周期上升沿的各个上升沿来开始触发分频。由于各中间时钟y0、y4、y8及y12第一周期上升沿的相位关系在序向触发模块30中的触发器F11至F14中已经确立，在分频模块32中，就能通过中间时钟y0、y4、y8及y12分别在各组触发器D11至D14、D12至D42、D13至D43以及D14至D44中确保其它各个中间时钟开始分频的上升沿与中间时钟y0第一周期上升沿间的相位差符合预期，并能正确地产生输出时钟A0至A15。
请参考图11A、11B。基于上述本发明相位内插器28的操作原理，相位内插器28也可以用别种方式来实施。举例来说，图11A、11B分别是相位内插器28中序向触发模块30、分频模块32另一实施例的电路示意图。如图11A所示，序向触发模块30也可以通过两组触发器来产生各中间时钟及重设信号；其中触发器F11至F14、F21至F24为一组，由触发器F11在其输入端D接受数字「1」的输入，各触发器接收前一级触发器的输出为输入(请注意触发器F21接受触发器F14输出端Q的输出)，以在参考时钟f0、f2、f4、f6、f0、f2、f4及f6的触发下，分别产生出中间时钟y0、y2、y4、y6、y8、y10、y12及y14，以及重设信号R0至R7。另一组触发器F31至F34、F41至F44也是互以前一级输出端Q的输出为输入，(像是触发器F41接收触发器F34的输出，触发器F31接受数字「1」的输入)，并在参考时钟f1、f3、f5、f7、f1、f3、f5及f7的触发下，分别产生中间时钟y1、y3、y5、y7、y9、y11、y13、y15。各组触发器产生出来的8个中间时钟间，其第一周期的上升沿都已经依序排列，相互间的相位差已经符合预设。至于不同组中间时钟间的序向排列，则由图11B中各个连接为1/2分频器的触发器D11至D41、D12至D42、D13至D43以及D14至D44依据重设信号R0至R7来协调。举例来说，触发器D11、D21同样受重设信号R0的重设控制，即使中间时钟y1第一周期的上升沿领先中间时钟y0第一周期的上升沿，重设信号R0还是会使触发器D21由中间时钟y1次一周期的上升沿才开始触发分频，以产生出正确的输出时钟A1。其它各反相器操作的情形，相信常规技艺者已经能类推而得，在不妨碍本发明技术揭露的情形下，不再赘述。当然，本发明只要经过适当的修改，在分频模块中也可统一使用下降沿触发的触发器来触发分频，重点是要能在不同的中间时钟中正确地选择开始分频的时机。
在应用本发明于图11A的应用时，由于有8个触发器(如触发器F11至F24)的输出端Q连续串联，各触发器、与门引入的门延迟，必需小于参考时钟f0至f7的1/4周期。在本发明于图7的实施例中，由于仅有四个触发器(像是触发器F11、F12、F13及F14)连续串联，故也比较适用于高时钟频率的应用环境。
总而言之，本发明以倍频参考时钟中不同的参考周期来触发分频，以产生出相位分割后的输出时钟。一般来说，当要产生频率同为f的M个不同相位的输出时钟时，本发明可先产生N个频率同为(M/N)*f的不同相位的参考时钟(其中M＞N)，再由每一参考时钟不同周期(即每隔(N-1)个周期)开始触发(N/M)的分频，以便于每一参考时钟中产生出(M/N)个不同相位的输出时钟，最后由N个参考时钟中总共产生出M个不同相位的输出时钟。像是上面讨论到的实施例，是在产生16相位分割的16个输出时钟时(M＝16)，以四级反相器的环形振荡器产生2倍频的8个参考时钟(N＝8；M/N＝2)，再于相位内插器中以每一参考时钟中相邻的两个周期(也就是由一参考时钟产生出来的两个中间时钟)开始触发1/2分频，最后产生出16个同频异相的单倍频输出时钟。当然，本发明也可以用2级反相器的环形振荡器来产生出4个4倍频的参考时钟(N＝4；M/N＝4)；在于相位内插器中以每一参考时钟中相邻的四个周期分别开始触发1/4分频，也可以产生出16个相位分割的单倍频输出时钟。
在常规技术中，要产生M个相位分割、同频异相的输出时钟时，必需要以M/2级反相器的环形振荡器来产生。就像前面具体讨论过的，要产生16个相位分割的输出时钟时，常规技术就要以8级反相器的环形振荡器来产生。环形振荡器本身就是不稳定的反馈系统，串连的反相器越多，就越容易将噪声引入不稳定的反馈系统中；反相器越多，也越难产生出高频的时钟，还会大幅增加电路功率供应、散热的负担。另外，环形振荡器中各级反相器会互以上升沿、下降沿来触发次级反相器，容易因工作周期不正确而形成信号抖动，也无法正确分割相位，并形成时间数字转换器中的非线性误差。相较之下，本发明以模块化数字电路的相位内插器来辅助环形振荡器，可利用反相器级数较少的环形振荡器来产生参考时钟，并利用相位内插器进行相位内插，产生出所需的相位分割的输出时钟。就像前面以具体实施例所讨论的，同样是要产生16个相位分割的输出时钟，本发明可以使用4级反相器的环形振荡器来产生8个参考时钟，再根据各参考时钟内插出16个输出时钟，达成相位分割的目的。因为本发明在环形振荡器中所需的反相器级数较少，就不容易引入噪声，对整体电路操作的负担也会减少。环形振荡器能产生出较佳的参考时钟，相位内插器操作所产生的输出时钟，当然也会有较佳的特性(像是信号抖动较少、工作周期较为精确)。另外，本发明的相位内插电路是统一以各参考时钟不同参考的上升沿来触发输出时钟的产生，即使各输出时钟的工作周期有所失真，各输出时钟的上升沿还是能精确地进行相位分割(就像图3中所示)，以应用于高精确度的时序控制；而当本发明运用于时间数字转换器时，也就能大幅降低非线性误差。本发明可广泛运用于时间数字转换电路、时间延迟电路，或是在光驱的伺服控制机制中，以精确控制数据存取的时序。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (13)

1.一种分割相位的方法，用来产生两个频率相同的输出时钟，并使两输出时钟间具有一预设的输出相位差，所述方法包括步骤：
产生两个频率相同的参考时钟，并使两参考时钟间具有一预设的参考相位差，且该参考时钟的频率为输出时钟频率的多倍，使参考时钟的频率高于输出时钟的频率，其中每一参考时钟具有多个参考周期；以及
在每一参考时钟中，根据相隔至少一参考周期的多个参考周期来触发一对应输出时钟中的各周期，以利用所述两个参考时钟分别产生出两个输出时钟，和
其中，参考时钟为第一参考时钟及第二参考时钟，而当利用参考时钟来产生输出时钟时，进行下列步骤：
根据第一参考时钟的一个第一参考周期，移除第二参考时钟中相位领先第一参考周期的参考周期以产生一中间时钟，使该中间时钟中各参考周期的相位均落后第一参考周期；以及
分别将第一参考时钟及中间时钟分频，以产生两个输出时钟。
2.如权利要求1所述的方法，其中当参考时钟的频率为输出时钟频率的N倍时，所述方法根据相隔至少N-1个参考周期的多个参考周期来触发一对应时钟中的各周期。
3.如权利要求1所述的方法，其中参考相位差为360度，使两参考时钟为同一时钟，而当利用参考时钟来产生输出时钟时，根据参考时钟中不同的参考周期来分别触发两输出时钟。
4.如权利要求1所述的方法，其中参考时钟为第一参考时钟及第二参考时钟，而当利用参考时钟来产生输出时钟时，进行下列步骤：
根据第一参考时钟的一个第一参考周期，在第二参考时钟中找出一个相位落后第一参考周期的第二参考周期；
在对应第一参考周期的时间开始对第一参考时钟分频以产生一输出时钟；以及
在对应第二参考周期的时间开始对第二参考时钟分频以产生另一输出时钟。
5.如权利要求1所述的方法，其中当根据各参考时钟中相隔至少一个参考周期的多个参考周期，来触发一对应输出时钟中的各周期时，若输出时钟中的第一周期由对应参考时钟中的第一参考周期所触发，则以另一参考时钟中落后该第一参考周期参考相位差的参考周期来触发对应输出时钟中的一个第二周期，使该第二周期落后第一周期输出相位差。
6.一种多重相位产生电路，用来产生两个频率相同的输出时钟，并使两输出时钟间具有一预设的输出相位差，所述多重相位产生电路包括：
一时钟产生器，用来产生两个频率相同的参考时钟，并使两参考时钟间具有一预设的参考相位差，且该参考时钟的频率为输出时钟频率的多倍，使参考时钟的频率高于输出时钟的频率，其中每一参考时钟具有多个参考周期；以及
一相位内插器，用来在每一参考时钟中，根据相隔至少一参考周期的多个参考周期来触发一对应输出时钟中的各周期，以利用该两个参考时钟分别产生出两个输出时钟；和
其中，所述参考时钟为第一参考时钟及第二参考时钟，而所述相位内插器包括：
序向触发模块，用来根据第一参考时钟的一个第一参考周期，移除第二参考时钟中相位领先第一参考周期的参考周期以产生一中间时钟，使中间时钟中各参考周期的相位均落后第一参考周期；以及
分频模块，用来将第一参考时钟及中间时钟分频，以产生两个输出时钟。
7.如权利要求6所述的多重相位产生电路，所述分频模块包括：
第一分频器，用来将第一参考时钟分频以产生一输出时钟；以及
第二分频器，用来在接收重设信号后开始对中间时钟分频以产生另一输出时钟。
8.如权利要求6所述的多重相位产生电路，其中所述参考相位差为输出相位差的多倍，使得参考相位差与输出相位差的比值和参考时钟频率与输出时钟频率的比值相等。
9.一种分割相位的方法，用来产生两个频率相同的输出时钟，并使两输出时钟间具有一预设的输出相位差，所述方法包括步骤：
产生一参考时钟，其中，参考时钟的频率为输出时钟频率的多倍，使参考时钟的频率高于输出时钟的频率；而参考时钟具有多个参考周期；以及
根据参考时钟不同的参考周期来触发不同输出时钟中的周期，以分别产生出两个输出时钟，和
其中，当根据参考时钟不同的参考周期来触发不同输出时钟的周期时，由参考时钟中第一参考周期开始分频以产生一输出时钟，再由参考时钟中落后第一参考周期的第二参考周期开始分频，以产生另一输出时钟。
10.如权利要求9所述的方法，其另可用来产生第三输出时钟，其中第三输出时钟与两个输出时钟的频率相等但相位互异，而所述方法另包括步骤：
产生第二参考时钟，使第二参考时钟与参考时钟频率相等，且参考时钟及第二参考时钟间具有一参考相位差；以及
根据第二参考时钟中的各周期来触发第三输出时钟中的各周期。
11.一种光驱，其包括：
多重相位产生电路，用来提供两个频率相同的输出时钟，并使两输出时钟间具有一预设的输出相位差，该多重相位产生电路包含有：
时钟产生器，用来产生两个频率相同的参考时钟，并使两参考时钟间具有一预设的参考相位差，且参考时钟的频率为输出时钟频率的多倍，使参考时钟的频率高于输出时钟的频率，其中每一参考时钟具有多个参考周期；以及
相位内插器，用来在每一参考时钟中，根据相隔至少一参考周期的多个参考周期来触发一对应输出时钟中的各周期，以利用两个参考时钟分别产生出两个输出时钟；以及
读取头，用来根据多重相位产生电路提供的输出时钟对一光盘片进行数据存取；和
其中，所述参考时钟为第一参考时钟及第二参考时钟，而所述相位内插器包括：
序向触发模块，用来根据第一参考时钟的一个第一参考周期，移除第二参考时钟中相位领先第一参考周期的参考周期以产生一中间时钟，使中间时钟中各参考周期的相位均落后第一参考周期；以及
分频模块，用来将第一参考时钟及中间时钟分频，以产生两个输出时钟。
12.如权利要求11所述的光驱，所述分频模块包括：
第一分频器，用来将第一参考时钟分频以产生一输出时钟；以及
第二分频器，用来在接收重设信号后开始对中间时钟分频以产生另一输出时钟。
13.如权利要求12所述的光驱，其中，所述参考相位差为输出相位差的多倍，使得参考相位差与输出相位差的比值和参考时钟频率与输出时钟频率的比值相等。
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