CN1260588A - 半导体器件的生产方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 title description 19
- 239000000758 substrate Substances 0.000 claims abstract description 104
- 229920005989 resin Polymers 0.000 claims abstract description 53
- 239000011347 resin Substances 0.000 claims abstract description 53
- 230000007246 mechanism Effects 0.000 claims description 8
- 238000003672 processing method Methods 0.000 claims description 4
- 238000005728 strengthening Methods 0.000 claims 1
- 238000012545 processing Methods 0.000 abstract description 6
- 229910000679 solder Inorganic materials 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 42
- 238000000034 method Methods 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 239000011230 binding agent Substances 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000003466 welding Methods 0.000 description 7
- 239000003822 epoxy resin Substances 0.000 description 6
- 229920000647 polyepoxide Polymers 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 6
- 239000011241 protective layer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 230000008602 contraction Effects 0.000 description 4
- 230000002708 enhancing effect Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229920005992 thermoplastic resin Polymers 0.000 description 4
- 239000010931 gold Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002493 microarray Methods 0.000 description 3
- 230000008439 repair process Effects 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical class [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000007731 hot pressing Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000005300 metallic glass Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
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Abstract
一种半导体芯片具有芯片电极。一个互连层连接到该芯片电极。分别处于焊球形式的接触端连接到该互连层。一个基片形成在该半导体芯片上。树脂层形成在该基片上。树脂层的提供抑制由于在处理步骤中加热所造成的任何基片的翘曲和/或变形。这防止在球电极连接到印刷电路板上时产生裂缝。
Description
本发明涉及一种半导体器件和半导体器件的生产方法。
已经发展出的各种形式的半导体封装是为了满足电子设备的功能的增加、尺寸和重量的减少及速度增加的需求。例如,通过增加半导体芯片中的器件的数量可满足尺寸和重量降低的要求。
随着集成电路半导体芯片技术的发展,各个有源和无源器件的尺寸变的越来越小,使得芯片中器件的数量也大幅度增大。当前的芯片的尺寸也趋于增大。这个趋势将继续,并对用于输入/输出连接的接触端的密度和总数有更高的需求。无线连接,通常被称为“组连接(gang bonding)”,是被广泛使用的技术,用于将电极、引线和输出端子在重叠后连接在一起。带自动连接(TAB)技术属于无线连接。
根据TAB技术,对于重叠带状基片,将为引线形式的金属层重叠在对应半导体芯片的芯片电极的金属连接盘上并在该处进行连接。US-A5,844,304(JP-A 8-102466)中揭示了一种使用内球焊接技术的半导体器件生产过程。根据内球焊接技术,芯片电极被叠加在铜引线的预定的点上,通过应用热和超声波技术对重叠的部分进行连接。
参考图9A-9G和10A-10D,将对传统的半导体器件的生产过程进行描述。如图9A中所示,使用了基片2,其是通过使用包含有机绝缘材料的聚酰亚氨的薄膜形成的。在基片2的一个主表面上,形成一个包含铜引线的互连层。将粘结剂覆在互连层5的表面上。基片2形成有孔,在图9A中只示出了一个。
参考图9B和9C,图9C为图9B的纵向截面示意图。如图9C中所示,基片2被放置在侧面涂有粘结剂的金属框4上。
参考图9D和9E,图9E为图9D的纵向截面图。半导体芯片1位于基片2之上,具有很好的精确性,具有预定的结构图形。然后,通过应用几秒的热和压力将半导体芯片1和基片2相接合。每个芯片1具有芯片电极10。
参考图9F和图9G,图9G为图9F的纵向部分的放大的示意图。通过应用热和超声波,应用使用焊接工具6的内球焊接将芯片电极10与互连层5的引线相连。
参考图10A,位于基片2之上的芯片1通过被埋在其相邻的两个之间的树脂9进行绝缘。如图9G中所示,在每个芯片1的表面上形成保护层3。沿着划线切割半导体晶片并在将焊片13放置在互连层5的引线上和将焊球放置在相应的焊片上之后将其分隔为多个小块。
在分隔后,如图10B中所示,通过粘结剂913将玻璃环氧树脂纤维的印刷电路板与每个小块上的芯片1的焊球相连接。
最后,如图10C中所示,在每个焊球12和基片2之间的结合处覆上增强树脂911以增强连接。另外,如图10D中所示,将树脂912注入印刷电路板14和基片2之间的空间。然后应用热和超声波将注入的树脂进行硬化。
对已经通过上述的处理步骤生产的传统的半导体器件施加各种形式的冷热处理。例如,在图10B的处理步骤中,在大约240度的温度下将印刷电路板14与焊球12相连。在半导体器件上进行偏压温度(BT)检测。在此检测中,在大约125度的温度下将半导体器件在预定的压力下保持24小时。另外,为了确保印刷电路板14和每个焊球之间的连接的可靠性,进行温度循环检测。在温度循环检测中,将半导体器件保持在变化温度环境中。在一个循环中,环境温度被从-50度升高到150度,然后从150度降低到-50度。重复此循环。在变化的温度环境中,重复几百次此种循环。当发现无断裂时此检测通过。
半导体器件的元件部分的热膨胀系数彼此不同。例如,当由硅构成时,半导体芯片1的热膨胀系数为3ppm/℃。当其由包含有机绝缘材料的聚酰亚氨构成时,其热膨胀系数为16-20ppm/℃。当其由玻璃环氧树脂构成时,印刷电路板的热膨胀系数的范围为16-50ppm/℃。基片2插在芯片1和印刷电路板14之间,其中芯片1的热膨胀系数比基片2小,而印刷电路板的热膨胀系数比基片2大。因此,基片2会在暴露在高温下后扭曲并掉落下来。基片2的扭曲会向每个芯片电极10与互连层5上的一个焊片13之间的接合点及每个焊球12与印刷电路板14之间的接合点施加压力。每个焊球12与具有不同热膨胀系数的一个焊片13和印刷电路板14直接连接。焊球12还与分别具有不同于焊球12的热膨胀系数的增固树脂911或空隙填充树脂912连接。所以作用于每个焊球12和印刷电路板14之间的结合点的压力增大值相当巨大,导致结合点出裂缝出现的机率增大。裂缝的出现引起半导体器件内部接合点处可靠性的降低和所生产的半导体器件的产量的降低。
根据图10C中所示的结构,树脂911可增强基片2和每个焊球12之间的接合。但其无法将每个焊球12和印刷电路板14之间的接合增大到足够的水平。根据图10D中所示的结构,树脂911填充印刷电路板14和基片12之间的空间。由于用树脂填充该空间从而即使当此部分需要进行维修时也无法进入到印刷电路板14和基片2之间的空间。
相应的,本发明的一个目的是提供一种无断裂的半导体器件和生产半导体器件的方法,其可提高半导体器件的生产产量。本发明的另外一个目的是提供一种半导体器件,其易于修理,还涉及此种半导体器件的生产过程。
本发明的第一方面提供一种半导体器件,它包括有一基片;位于所述基片上的带芯片电极的半导体芯片;连接所述芯片电极的互连层;连接所述互连层的接触端;连接所述接触端的印刷电路板;及用于抑制因所述基片的热膨胀系数和所述印刷电路板的热膨胀系数所导致的所述基片翘曲和变形的矫正机构。
本发明的第二方面提供一种半导体器件,它包括有一基片;位于所述基片上的带芯片电极的半导体芯片;形成于所述半导体芯片上并连接所述芯片电极的互连层;连接所述互连层的接触端;连接所述接触端的印刷电路板;及在所述基片上的用于抑制因所述基片的热膨胀系数与所述印刷电路板的热膨胀系数之间的差异所导致的所述基片翘曲和变形的矫正机构。
本发明特别提供了一种半导体器件,它包括有一基片;位于所述基片上的带芯片电极的半导体芯片;形成于所述半导体芯片上并连接所述芯片电极的互连层;形成于所述互连层并连接所述互连层的接触端;及形成于所述基片上的树脂层。
本发明的又一方面提供了一种制造半导体器件的处理方法,它包括:在有芯片电极的半导体芯片上形成互连层;在所述半导体芯片及所述互连层上形成基片,在所述基片上通过印刷形成树脂层。
本发明的又一方面还提供了一种制造半导体器件的处理方法,它包括:在有芯片电极的半导体芯片上形成互连层;在所述半导体芯片及所述互连层上形成基片,在所述基片上通过树脂增强片附着结合所述基片而形成树脂层。
图1A至图1G显示了根据本发明制造半导体器件的第一最佳实施例的处理过程,其中,图1C是图1B的纵向截面图,图1E是图1D的纵向截面图,而图1G是图1F的局部放大图。
图2A至图2F显示了上述制造方法的处理步骤,其中,图2B是图2A的局部放大图。
图3为此半导体器件的横截面图。
图4为本发明的第一最佳实施例所获得的半导体器件的另一实施例的横截面图。
图5为本发明的第一最佳实施例所获得的半导体器件的又一实施例的横截面图。
图6A至图6C显示了根据本发明制造半导体器件的第二最佳实施例的处理过程。
图7A至图7C显示了根据本发明制造半导体器件的第三最佳实施例的处理过程。
图8为本发明的第三最佳实施例所获得的半导体器件的横截面图。
图9A至图9G显示了制造半导体器件的常规方法的处理流程。
图10A至图10D显示了制造半导体器件的常规方法的处理流程。
本发明的第一最佳实施例:
参看附图,图1A至图1G和图2A至图2F显示了根据图3所示本发明制造半导体器件的第一最佳实施例的处理步骤。图4显示了根据第一最佳实施例所获得的半导体器件的另一实施例。图5显示了根据第一最佳实施例所获得的半导体器件的又一实施例。
根据第一最佳实施例所获得的半导体器件可以被嵌入球栅阵列(BGA)或芯片尺寸封装(CSP)。从图3可以看出,半导体器件具有一收缩结构,其中,诸如焊球12这样的接触端形成于半导体芯片1上。从图1A至图1G中可以很容易地看出,半导体器件的制造方法采用了内球焊接处理。通过在互连层5的预限定位置设置芯片电极10,通过热压结合或带超声波的热压结合将芯片电极10固接在互连层5上。
在图1中,标号2表示由有机树脂材料,诸如聚酰亚胺树脂材料和环氧树脂材料制成的基片。基片2的一主表面涂覆有一粘结层(图中未示)。在决定基片2的厚度时,应将因内部点焊接导致的热扩张所引起的热效应考虑进去。最好,基片2的厚度为30-50微米。在基片2的相对主表面上形成互连层或布线层5,且互连层或布线层5具有诸如铜制的导体。粘结剂4涂覆在互连层5的表面上。基片2具有多个开口6,用于通过内部点焊接实现相互连接。
另外,如图1B和1C所示,基片2粘接在金属架7上且涂粘结剂4的一侧朝上。
参看图1D和1E,半导体芯片1以阵列方式设置在基片2上,然后通过热力、压力作用数秒而与基片结合。在其外周部分,每一半导体芯片1都具有芯片电极10(参看图1G和图3)。芯片电极10可设置在半导体芯片1的有源区域中。还有,作为形成芯片电极10的金属一般使用铝系合金。
参照图1F和1G,用半导体芯片1挨着载物台0的状态,在载物台0上放置基片2。为了把互连层5的引线接合到每个芯片电极10,使用了焊接工具8用超声波并用热压结合进行内球焊接。该场合由于仅热压接就需要相当的高温条件来完成内球焊接。因此,内球焊接应当在热压和超声波的作用下进行。结果是,形成铝铜合金,加强了芯片电极10和互连层5之间的接合。
参照图2A和2B,以半导体芯片1面向下的方式,基片2放置在印刷载物台22上。在基片2上设置过滤网24。过滤网24由网眼25及印刷掩膜26构成。使用橡皮滚橡胶23,基片2的表面上涂敷又树脂层21。网眼25使树脂层21的通道通过。结果是,树脂层21形成在基片2的表面上。树脂层21使用聚酰亚胺树脂、环氧树脂、或是丙烯酸类树脂等热塑性树脂。并且,热塑性树脂层21具有与基片2同等或是比基片2大的热膨胀率(CTE)的材料。这样,通过使用具有与基片2同等或是比基片2大的热膨胀率的材料树脂层21,能够防止在加工过程中由于加热造成基片2的翘曲、变形。于是,能够防止由于所述基片的翘曲、变形而使印刷电路板和外部电极的连接部产生断裂。如图2B所示,掩膜26覆盖将在对准时变为开口27(见图2D)并与基片2的开口6直接连通的开口27的部分。可以理解其优点是,除了该印刷步骤,不需要其它处理步骤,就可在基片2的整个表面上形成热塑性树脂层21,能够降低半导体器件的制造成本。
参照图2C,半导体芯片1被在其两者之间埋入的树脂9分开。通常,比如氧化膜(SiO2)形式等的保护膜3保护半导体芯片1,如图2B所示。但是,为了简化,在图1A~F以及图2A、2C-2G中省略对该保护膜的说明。埋入树脂9的处理步骤,也可在图1F所示处理步骤前实施。每个开口27暴露互连层5的表面部分。被每个开口27暴露的表面部分被施以镀铜或镀铜加金构成的焊片13(见图3)。如图2F中所示,在被开口27暴露的部分处的互连层5上形成焊片13后,在每个焊片13上,搭载焊球12形式的接触端。这种情况下,作为电镀也可用Au等的无电解电镀代替镀铜或镀铜加金。
接着,参照图2F,在划线部分A处进行半导体晶片切割,使用金刚石切割器等,把划线部分A处的晶片分割成一个个小块。参照图3,最后,通过连接由玻璃环氧树脂等构成的印刷电路板14和每个小块的焊球12,得到第一实施例的半导体器件。
如图3所示那样,通过图1A-1G和图2A-2F所示的处理步骤制作的第一实施例的半导体器件采用了焊球12形成在每个半导体芯片1上的收缩结构。它在基片2上包括一个半导体芯片1。芯片1上形成有芯片电极10。基片2上的互连层5包括分别与芯片电极10接触的引线。焊球12分别与互连层5的引线接触。树脂层21形成在基片2上。树脂层21的功能是作为矫正装置以抑制由于基片2的CTE和印刷电路板14的CTE之间的不同引起的基片2的翘曲和/或变形。当芯片1由硅(Si)形成时,其CTE为3ppm/℃。当基片2由聚酰亚胺系有机绝缘薄膜形成时,其CTE为16~20ppm/℃。当印刷电路板14由玻璃环氧树脂形成时,其CTE为16~50ppm/℃。当在树脂层21上使用了环氧类树脂和丙烯酸类树脂时,要求树脂层21的CTE比基片2大。由于树脂层21的CTE比基片2大,在加热粘结印刷电路板14和焊球12时,能够防止基片2的翘曲和/或变形。由于可防止所述基片2的翘曲和/或变形,能够防止焊球12和印刷电路板14的连接部产生断裂。显而易见,能够提高半导体器件的制造生产率。
在前一个实例中,开口27分别与芯片电极10对准。更具体地说,开口27分别暴露与芯片电极10重叠的部分处的互连层5的引线。也可以设置图4中的37或图5中的47所示的不与芯片电极对准的开口,来代替与芯片电极对准的开口。图4中所示的半导体器件基本上与图3中所示的半导体器件一样,只是开口37的位置不同。该半导体器件采用了一种收缩结构,其中与芯片电极10相比,开口37的位置在半导体芯片1上更靠内。开口37分别接收焊球12。图5中所示的半导体器件基本上与图3中所示的半导体器件一样,只是开口47的位置不同。该半导体器件采用了一种扩散结构,其中与芯片电极10相比,开口47的位置在半导体芯片1上靠内的较少。开口47分别接收焊球12。
第2优选实施例
图6A-6C表示本发明的第2实施例的半导体器件及其制造方法。
根据本发明第2实施例的半导体器件基本上具有与图3所示那样的本发明第1实施例同样的结构,都采用收缩结构。根据第2优选实施方式的制造方法基本上与图1A-1G和图2A-2F说明的制造方法相同。根据第2实施例的制造过程也采用图1A-图1G所示的处理步骤。但是,前者与后者在基片上形成树脂层的方式是不同的。根据第一最佳实施例,树脂层21通过印刷形成在基片2上。根据第二最佳实施例,树脂的增强片61粘结在基片2上以在基片2上形成树脂层,如图6A所示。具体地说,完成图1A-1G的所示的处理步骤后,增强片61粘结在基片2上,如图6AH 6B所示。该增强片61的材料基本上与树脂层21的材料相同。增强片61的一个主表面被涂有粘结剂,并且增强片61被压向基片2,使粘结剂向下。增强片61的使用简化在基片2上形成树脂层的处理步骤。参照图6A和6B,增强片61在互连层5的引线部位被暴露的位置上形成有开口62。因此,增强片61不覆盖焊球12安装的位置。然后,如图6C所示,每个处于金属片形式的焊片13形成在互连层5的暴露部分上,并且焊球12安装到焊片13上。接着,类似于第一优选实施例,该半导体晶片被切块和分离为多个小块。最后,一个印刷电路板被粘接到每个小块的焊球12上。
第三优选实施例:
结合图7A至7C和8描述根据本发明的第三实施例的半导体器件及其制造方法》
参照图8,该第三优选实施例基本上与第一优选实施例相同,但是在如下方面上具有不同。在图8中,参考标号1表示具有保护层3的半导体芯片。聚酰亚胺的基片2通过粘结剂4粘接到半导体芯片1上。互连层5形成在基片2上。根据该第三优选实施例,按照半导体芯片1、基片2和互连层5的次序重叠。根据第一优选实施例,按照半导体芯片1、互连层5、和基片2的次序重叠(参见图3)。因此,第三优选实施例与第一优选实施例之间在层面的重叠次序上不同。另外,保护层71形成在基片2上,以覆盖互连层5,如图7A所示。保护层71形成有开口或窗口73,每个处于金属片形式的焊片74分别通过该开口或窗口形成在互连层5的引线上。基片2形成有通孔以暴露芯片电极10。每个基片2的通孔被填充有导电材料75,以实现每个芯片电极10和一个互连层5的引线之间的电连接。
参照图7B,按照与第一优选实施例相同方法,通过印刷技术使树脂层21形成在保护层71上(参见图2A)。在形成树脂层21的处理步骤之后,焊球12被固定到焊片74上,如图7C所示。按照与第二优选实施例相同的方法,可以利用增强树脂片进行树脂层的形成。
根据本发明的第一、第二和第三优选实施例,树脂层21直接接触地形成在基片2上,或者通过覆盖基片2和其上互连层5的保护层71形成在基片2上。树脂层21的提供有效地抑制由于在焊接过程中加热而造成基片2的翘曲和/或变形。这使得在接触端以焊球12的形式连接到印刷电路板14上时出现的裂缝最小化。这导致大大增加半导体器件生产的产出率,使得能够以低成本销售半导体器件。
在以前的实例中,抑制任何基片2的翘曲和/或变形的矫正机构采用具有大于或等于基片2的CTE的热塑树脂层21。该矫正机构可以使用其他涂层或无定形金属取代该树脂层,只要能够有效地抑制基片2的翘曲和/或变形就可以。
根据本发明的第一、第二和第三优选实施例,半导体芯片1与印刷电路板14之间的空间未被填充。该未填充区域可以使得插入在芯片1和印刷电路板14之间的部分或在互连层5和印刷电路板14之间的部分的修复工作更加容易。
对于形成树脂层21的处理步骤,根据第一优选实施例使用印刷技术,或者根据第二和第三实施例使用由树脂材料形成的增强片。印刷技术的使用是优越的,因为它可以一次在基片2表面的宽区域上形成一个层面,这可以减少半导体器件的制造成本。因此,树脂增强片的使用是优越的,因为它可以减轻在基片2上形成一个层面所需的工作。
尽管已经结合三个优选实施例对本发明进行具体描述,但是对于本领域内的专业技术人员来说,上述描述显然可以有许多改变、修改和变化。因此,认为所附权利要求包含任何这些落入本发明的真实范围和精神内的改变、修改和变化。
Claims (10)
1.一种半导体器件,其特征在于,它包括:
基片;
在所述基片上的半导体芯片,所述半导体芯片具有芯片电极;
连接到所述芯片电极上的互连层;
连接到所述互连层上的接触端;
连接到所述接触端的印刷电路板;以及
抑制由于所述基片的热膨胀系数和所述印刷电路板的热膨胀系数所造成的所述基片的翘曲和/或变形的矫正机构。
2.一种半导体器件,其中包括:
基片;
在所述基片上的半导体芯片,所述半导体芯片具有芯片电极;
形成在所述半导体芯片上并连接到所述芯片电极上的互连层;
连接到所述互连层上的接触端;
连接到所述接触端的印刷电路板;以及
在所述基片上,抑制由于所述基片的热膨胀系数和所述印刷电路板的热膨胀系数所造成的所述基片的翘曲和/或变形的矫正机构。
3、如权利要求1所述的半导体器件,其特征在于,所述矫正机构包括一树脂层。
4、如权利要求2所述的半导体器件,其特征在于,所述矫正机构包括一树脂层。
5、如权利要求3所述的半导体器件,其特征在于,所述树脂层具有等于或大于所述基片的热膨胀系数的热膨胀系数。
6、如权利要求4所述的半导体器件,其特征在于,所述树脂层具有等于或大于所述基片的热膨胀系数的热膨胀系数。
7、一种半导体器件,其特征在于,它包括:
一基片;
位于所述基片上的半导体芯片,所述半导体芯片具有芯片电极;
形成于所述半导体芯片上并连接所述芯片电极的互连层;
形成于所述互连层上并连接所述互连层的接触端;及
形成于所述基片上的树脂层。
8、如权利要求7所述的半导体器件,其特征在于,所述树脂层具有等于或大于所述基片的热膨胀系数的热膨胀系数。
9、一种制造半导体器件的处理方法,其特征在于,它包括:
在有芯片电极的半导体芯片上形成互连层;
在所述半导体芯片及所述互连层上形成基片;以及
在所述基片上通过印刷形成树脂层。
10、一种制造半导体器件的处理方法,其特征在于,它包括:
在有芯片电极的半导体芯片上形成互连层;
在所述半导体芯片及所述互连层上形成基片;以及
在所述基片上通过树脂增强片附着结合所述基片而形成树脂层。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11003961A JP2000208556A (ja) | 1999-01-11 | 1999-01-11 | 半導体装置及び半導体装置の製造方法 |
JP003961/1999 | 1999-01-11 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1260588A true CN1260588A (zh) | 2000-07-19 |
Family
ID=11571696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN00100252A Pending CN1260588A (zh) | 1999-01-11 | 2000-01-11 | 半导体器件的生产方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2000208556A (zh) |
KR (1) | KR100363933B1 (zh) |
CN (1) | CN1260588A (zh) |
TW (1) | TW445597B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101853841A (zh) * | 2008-11-28 | 2010-10-06 | 三洋电机株式会社 | 元件装配用基板及其制造方法、半导体模块及其制造方法 |
CN102024671B (zh) * | 2009-09-11 | 2013-03-13 | 中芯国际集成电路制造(上海)有限公司 | 网板以及在晶片背面形成保护层的方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4056360B2 (ja) | 2002-11-08 | 2008-03-05 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
JP3618331B2 (ja) | 2002-11-08 | 2005-02-09 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
JP3618330B2 (ja) | 2002-11-08 | 2005-02-09 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
JP3617647B2 (ja) | 2002-11-08 | 2005-02-09 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
JP3844467B2 (ja) | 2003-01-08 | 2006-11-15 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
WO2005117096A1 (ja) * | 2004-05-31 | 2005-12-08 | Sharp Takaya Electronics Industry Co., Ltd. | 回路モジュールの製造方法、及びその方法により製造された回路モジュール |
US9478482B2 (en) | 2012-11-21 | 2016-10-25 | Nvidia Corporation | Offset integrated circuit packaging interconnects |
KR102078848B1 (ko) | 2013-03-15 | 2020-02-18 | 삼성전자 주식회사 | 멀티 칩 적층 패키지들을 제조하는 방법 |
-
1999
- 1999-01-11 JP JP11003961A patent/JP2000208556A/ja active Pending
-
2000
- 2000-01-07 TW TW089100291A patent/TW445597B/zh active
- 2000-01-10 KR KR1020000000890A patent/KR100363933B1/ko not_active IP Right Cessation
- 2000-01-11 CN CN00100252A patent/CN1260588A/zh active Pending
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Also Published As
Publication number | Publication date |
---|---|
TW445597B (en) | 2001-07-11 |
KR100363933B1 (ko) | 2002-12-11 |
JP2000208556A (ja) | 2000-07-28 |
KR20000053437A (ko) | 2000-08-25 |
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---|---|---|---|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C06 | Publication | ||
PB01 | Publication | ||
ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030615 |
|
C41 | Transfer of patent application or patent right or utility model | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20030615 Address after: Kanagawa, Japan Applicant after: NEC Corp. Address before: Tokyo, Japan Applicant before: NEC Corp. |
|
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |