CN1245762C - 磁阻存储元件 - Google Patents

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Abstract

本发明提供了一种磁阻存储元件，它包括磁阻元件和用于对上述磁阻元件施加磁场的配线；上述配线含有在同一方向上延伸的两根以上的导线。根据本发明，通过使用多配线的导线，将磁场施加在一个元件上，可以实现高速响应和抑制磁性交调失真现象。

Description

磁阻存储元件
技术领域
本发明涉及利用磁阻效果的磁阻存储元件，特别涉及适于高速脉冲传送的磁阻存储元件。
背景技术
作为利用磁阻元件(MR元件)的固体存储装置，人们对磁性随机存取存储器(MRAM)有过研究。MRAM具有包括用于产生MR元件的记录磁场的字线和读出用的读出线的导电配线。以前，在MRAM中使用磁阻变化率(MR变化率)2％左右的、具有MR各向异性效果(AMR)的Ni-Fe膜，例如，在US005894447A中，就揭示了利用磁阻变化存储信息的半导体存储装置，但该装置在提高输出方面有问题。因为发现由经非磁性膜交换结合的磁性膜构成的人工点阵膜具有巨大的磁阻效果(GMR)，因此有人提出了使用GMR膜的MRAM的方案。例如，在日本特开平11-213650号公报中，就揭示了利用巨大磁阻(GMR)效果的磁性薄膜元件。但是，尽管由反强磁性交换结合的磁性膜构成的GMR膜的MR变化率大，但是由于与AMR膜比较，需要较大的外加磁场，因此需要较大的信息记录电流和读出电流。另外，还有人提出与交换结合型GMR膜相反，使用反强磁性膜的结构或(半)硬质磁性膜的结构的作为非结合型GMR膜的旋转壳膜。由旋转壳膜，可得到与AMR膜同样的弱磁场，并能得到比AMR膜还大的MR变化率。而且，还有人提出了与以Cu等导体膜为非磁性层的GMR膜相反，将使用Al2O3等绝缘膜的隧道型GMR(TMR)膜用在非磁性层上的MRAM。由于这种利用了磁阻效果的RAM，可构成理论上不挥发的存储器，这对高速化和高集成化有利，因此有希望成为下一代的存储器。
现用的主要的不挥发存储器为快速存储器，其写入动作是利用高速的电压脉冲驱动MOS晶体管，即采用所谓的电压驱动实现的。在还处于研究开发阶段的强电介质存储器中，也适于采用电压驱动。
与此相对，MRAM是一种电流驱动装置。为了在MR元件上记录信息，需要给配置在该元件周边的导线(字线)施加脉冲电流，以产生脉冲磁场。因此，在MRAM中，当脉冲波形混乱时，动作变得不稳定。这样，字线的阻抗不匹配，使MRAM的高速动作困难。
另外，在MARM中，随着集成度的提高，容易产生磁性交调失真现象。所谓交调失真是指在相邻的字线上传送的脉冲电波和MR元件产生的磁场杂音。由于这种杂音可使记录的信息消失，因此妨碍了集成度的提高。
发明内容
以前，在向一个元件写入信息时，使用单线路的字线，这种配线的阻抗匹配有界限，因此不能很好地抑制磁性交调失真现象。而在本发明中，在一个元件的字线中含有在同一个方向上延伸的多条配线。即：本发明的磁阻存储元件的特征为：包括磁阻元件和用于对上述磁阻元件施加磁场的配线，上述配线含有在同一方向上延伸的两根以上的导线。
由于利用本发明，易于匹配脉冲传送配线的阻抗，因此延迟系数小，可以抑制脉冲波形的失真。这样，MRAM可做出高速响应。另外，根据本发明，可相对削弱相邻字线之间的结合，所以易于减少MRAM的磁性交调失真现象。
附图说明
图1表示本发明的MR元件周边的配线例的立体图。
图2A～C为脉冲传送用导线的阻抗的脉冲时钟依存性与导线配置关系的示意图；图2A、2B分别为现有单线路的上述关系示意图，图2C为本发明的一个例子的上述关系示意图。
图3为使用由字线构成的磁场与由读出线构成的磁场的合成磁场的动作点的示意图。
图4为表示本发明的MR元件周边配线的另一个例子的立体图。
图5为表示本发明的MR元件周边配线的又一个例子的立体图。
图6为图4的配置例子简要剖面示意图。
图7为表示本发明的MR元件周边的配线的再一个例子的剖面图。
图8A～F表示导线(信号线和从动线)的配线例；图8A表示一根信号线只与一个元件对应的现有配线例；图8B～8F分别为本发明的配线例，它们表示，一根信号线和至少一根从动线，与一个元件对应，而且这些导线在同一个方向延伸。
图9A～C分别表示本发明的信号线和从动线的另一个配置例。
图10表示终端阻抗的配置例。
图11为适用于本发明的MRAM的一例的平面示意图。
图12表示产生的磁场，同时表示元件周边的图11的局部放大图。
图13为MOS晶体管与MR元件连接例的剖面示意图。
图14为适用于图13的配置的MRAM的局部配线图。
图15为MOS晶体管与MR元件的另一个连接例的剖面示意图。
图16为适用于图15的配置的MRAM的局部配线图；
图17A～F分别表示在图8B所示的一对信号线上附加强磁性体的例子的剖面示意图；
图18为剖面具有矩形以外的形状的导线例的剖面示意图；
图19A～G分别表示可适用于本发明的MR元件膜结构例的剖面示意图；
图20A～F为按照实施例2制成的MRAM的字线的配线的简要立体示意图。
具体实施方式
以下，参照附图来说明本发明的实施例。
在图1中，用于向磁阻元件(MR元件)10写入信息而配置的、由一对导线构成的字线11、12。读出线20的延伸方向与字线的延伸方向成90°角。由隔着未图示的绝缘膜而互相对置、并离开一定距离的双层导电膜构成字线11、12。在以下的图中，为了简单起见，也省略了绝缘膜等众所周知的部件。
由于现有字线是单线路，因此，与接近该部位的其它导线等的结合就占有支配地位。因此，难以与阻抗匹配。但当采用两根以上的并行导线时，就易于控制字线的特征阻抗。
导线11、12优选为，在将写入信息用的脉冲磁场施加在元件上的部分，相互之间呈同一方向地延伸，但在其余区域的配置则没有限制。为了得到给定的特征阻抗，导线11、12优选为在上述部分中的相互间隔保持在给定的范围内。
当采用多配线时，可以实现现有单线路中所不能实现的低特征阻抗。对由两根以上的导线构成的多配线特征阻抗没有特别的限制，但优选为在5kΩ以下，特别优选为在1Ω～1kΩ左右。为了实现这种程度的特征阻抗，构成多配线的两根以上的导线的间隔，优选保持在例如0.05～10μm的范围内。
为了使MR元件10的磁性膜具有形状的各向异性，元件的表面形状优选为L1≠W1。但MR元件的形状并不仅限于图示的长方体，也可以是各种棱柱、圆柱、圆台、棱台等。
图2A～2C为脉冲磁场发生用传导配线中的配线阻抗与脉冲时钟数的依存性的示例。此处，构成配线的导线宽度为0.2μm。为实现元件集成化，导线宽度和厚度优选为分别在1μm以下。选择氧化铝(介电常数约为8.5，介电损耗因数约为0.01)作为层间绝缘膜(层I；层II；层III)的材料。上下配置的接地表面30(图中省略了上部接地表面)与导线的距离d1、d2都是100μm。
在使用单层导线31的情况下(图2A、B)，为了使特征阻抗为50Ω，导线31和接地表面30的距离d1需减小至0.2μm左右(图2A)。在MRAM中，为了形成元件和配线需要有多层膜，因此距离d1不能再增大。但是，如果考虑到这点而使d1为100μm时，会向高阻抗侧产生较大偏移(图2B)。
当采用多根导线31、32时，即使导线32与接地表面30的距离d1扩展至100μm左右，若一对导线之间的距离d3保持在0.2μm左右，也可以使特征阻抗Z匹配为50Ω。可以确认的是，在图2C所示的配置中，即使脉冲电流频率达到大约10GHz，仍可以大致保持匹配性。
d3的优选值(即相互对置的一对导线间的最佳距离)随导线宽度w的不同而不同。该范围一般可用式w/10≤d3≤5w(式中，w≤1μm)表示。
另外，在用氧化硅或氟化镁等代替氧化铝作为层间绝缘体的情况下，因介电常数和介电损耗因数的变化，距离d3的最佳值也会发生一些变化，尽管如此，在双层导线的阻抗易于匹配这一点上没有改变。
可以确认的是，强磁性体的磁化逆转动作的响应可达数百MHz。在用于激活这种特性的高速动作中，优选为无失真或无延迟地传送电流脉冲。当采用多配线的字线时，即使传送纳秒(ns)级以下(例如1ns以下)的脉冲，仍可以抑制波形的失真等。
在写入信息时，也可使电流在读出线20中流动。这是由于，若使用由字线11、12产生的磁场HW和由读出线20产生的磁场HS的合成磁场HR时，用于在元件10上写入的磁场很小即可。如图3所示，当在磁场HW和磁场HS的动作点上施加1∶1的磁场时(换句话说，即，磁场HW与磁场HR的相对角度θ为45°时)，可使写入磁场最小。
构成多配线的导线并非仅限于图1所示的配置，也可以是，例如，配置成夹持MR元件的状态。当使用配置成夹持MR元件的一对导线时，可以高效地施加磁场HW。如图4所示，由导线12、13夹持元件10的方向优选为构成MRAM的多层膜的层积方向，但也可如图5所示，配置导线14、15形成沿多层膜的膜面方向夹持元件10的状态。
若仅表示MR元件和导线12、13，则图4的配置即如图6所示。配置成夹持着元件的状态的一对导线12、13优选为按奇次模结合。这是因为，当给一根导线施加脉冲电流时，反相脉冲就会在另一根导线中传输，这样，由一对导线就可将同一方向的脉冲磁场施加在元件上。
在同一个方向上延伸的导线数目也可以为三根以上。例如，在图7中，配置有追加的导线16、17。在这种情况下，各导线的配置，应使得通过四根导线12、13、16、17的整体能得到所希望的特征阻抗。
在构成多配线的两根以上的导线中，优选为包括输入用于施加磁场的电流的信号线(信号驱动线)和保持预定电位的从动线(结合从动线)。从动线的电位优选为降至接地电位，但只要能保持在预定电位，即使不是接地电位也可以。信号线和从动线也可以通过电容结合，使得在从动线上产生与输入至信号线的脉冲电流相对应的脉冲电流。
图8B～F表示信号线31和从动线32的配置例。为了简单起见，图中省略了MR元件。在这些图中，一个元件与一根信号线31对应，该元件配置在信号线31和与之相对的从动线32之间(因此，在各图中，省略了三个MR元件)。
如图8A所示，现有的单线路导线31，与接地表面30相比，更易于与相邻的其它信号线结合。这种结合成为误动作的原因。与此相对，在图8B～F中，对于一个MR元件，两根以上的导线在同一个方向延伸，并且在两根以上的导线中，含有信号线31和比接地表面30更接近信号线地配置的至少一根从动线32、33。图示形态是对传输高速脉冲和抑制磁性交调失真特别有效的配置。
在图8B～F的各形态中，从动线32隔着省略图示的元件地配置在与信号线31相对的位置上。反之，当由元件的角度看时，从动线33配置在与信号线31相同的一侧，置于信号线31、31之间。该从动线33的存在，具有抑制磁性交调失真的效果。即，当具有用于对第一MR元件和第二MR元件分别施加脉冲磁场的、输入电流用第一信号线和第二信号线，并且该第一信号线和第二信号线在同一个方向延伸时，也可以将保持预定电位的至少一根从动线配置在第一信号线和第二信号线之间。从动线33的优选配置为，与相邻的信号线31、31(第一信号线和第二信号线)在同一面内。这里，所谓同一面内更准确的说法是指位于构成MRAM的多层膜的同一膜面上。
如上所述，从动线32与信号线31优选为按奇次模结合。反之，为了更有效地抑制磁性交调失真，也可使从动线33与相邻的信号线31、31中的至少一根(更优选为两根)按偶次模结合。
如果将从动线33看作是第一从动线，则从动线32为第二从动线。该第二从动线优选配置成沿着多层膜的层积方向，与和第一从动线相邻的信号线31、31中的任何一根一起夹持着MR元件。
在图8B的形态中，可以由信号线31和从动线32有效地对其间的MR元件施加脉冲磁场。虽然从提高元件集成度的观点来看，图8C所示的形态比图8B所示的形态稍差，但配置在相邻信号线31之间的从动线33可有效地抑制磁性交调失真现象。图8D～F的各种形态兼有上述两个形态的优点。通过在图8E中，使从动线32的线宽大于信号线31的线宽，通过在图8F中，在相邻的信号线之间配置多根从动线33，可以分别进一步抑制磁场泄漏。
信号线和从动线的配置并不仅限于上述例的形态。例如，如图9A～9C所示，信号线31并不一定必须在同一面内。如这些图所示，信号线31可以配置在两个以上的平面内，如果在这些平面内的信号线之间配置从动线34、35，则在提高集成度的同时，还可以抑制磁性交调失真现象。
例如，在图9B中，从动线34a可以同时担负起将脉冲磁场施加在对置的信号线31a和被夹持的MR元件(图中省略)上的作用，以及抑制磁场由相邻的信号线31b、31c泄漏的作用。这样，也可以使从动线与信号线一起夹持MR元件，并且配置在与相邻的其它信号线相同的平面内。另外，从动线34a与信号线31a的结合优选为按奇次模结合，并优选为按偶次模与平面内的信号线31b、31c结合。
奇次模或偶次模结合，可以通过调整导线之间的距离和终端阻抗值实现。当增大输入驱动装置的驱动能力时，容易产生阻抗的不匹配，这种不匹配可通过附加终端阻抗除去。如图10所示，终端阻抗优选为具有与驱动器40并联配置的电阻41、和串联置于驱动器40和字线45之间的电阻42的闩锁型。这里，终端阻抗可用两个电阻41、42之和来表示。终端阻抗的值可以适当调整，一般优选为调整成：使以特征阻抗Z和驱动器电阻R表示的、大致为Z2/R的值(例如，可在偏离其值±10％的范围内)。
如图11所示，在MRAM中，多个磁阻元件配置成例如矩阵状。在该MRAM中，读出线54沿着构成元件50的列延伸，而字线51和位线53则沿着与该列垂直的行方向延伸。利用配置在元件群周围的解码功能部55、56和数据交换部57、58，可以向配置成给定数量的列和行配置的元件记录信息和读出信息。
如图12所示，字线51实际上为在同一个方向上延伸的阻抗匹配的多配线。字线51优选为互相之间按奇次模结合，并与读出线54一起，将合成磁场施加在配置于字线之间的元件50上。
这样，本发明包括：在给定平面内配置成矩阵形状的多个MR元件，和用于将磁场施加在多个MR元件上的配线，多个MR元件构成多列元件列，上述配线还包括，具有在上述多个元件列的每列中、沿着元件列延伸的两根以上的导线的磁阻存储元件。在两根以上的导线中，优选为包括配置成夹持上述给定表面的一对导线51。如图12所示，两根以上的导线也可仅由与元件50有一定距离地配置的多根导线构成。
以下，举例说明将MR元件与MOS晶体管组合使用时的具体结构。图13所示的MR元件50与具有栅极61、源极62、漏极63的MOS晶体管60相连，从而构成存储单元。MOS晶体管相互之间由热氧化膜64分开。图14表示图13的元件群的等价电路。为了防止元件受静电干扰，优选构成图16所示的电路。在该电路中，通过MOS晶体管60，使MR元件50与读出线54相连。为了实现该电路，也可以构成如图15所示的MRAM。
为了更有效地给MR元件施加磁场，也可以在导线周围配置强磁性体。如果在由非磁性体构成的导线和MR元件侧之间配置强磁性体，则可以有效地给MR元件施加磁场。当将强磁性体配制在，由非磁性体构成的导线方向看、呈与MR元件相反的一侧时，就可抑制磁场泄漏。为了抑制磁性交调失真现象，也可以将强磁性体配置在相邻的MR元件上或用于将磁场施加在该元件上的导线之间。强磁性体优选为与构成脉冲传送线路的导线相连。图17A～17F表示将强磁性体附加在图8B的结构中的例子。图17C所示的强磁性体90可以高效地将磁场施加在导线31、32之间的元件(图中省略)上，而图17A、E、F的强磁性体90，可以抑制磁性交调失真现象。如图17B和图17D所示，也可同时达成上述两个效果地附加强磁性体90。
为了有效地施加磁场，构成多配线的至少一根导线的剖面形状可以为：其宽度接近元件的宽度。例如，如图18所示，当将导线11(图1)的剖面制成与元件10一侧的底边接触的底角h、h’为锐角的台形时，可以有效地施加脉冲磁场。
对于构成MRAM的MR元件没有特别的限制，可以使用现有的元件。MR元件的结构如图19A～G所示。既可以隔着中间层72，将磁化逆转相对较难的磁性层71、磁化逆转相对较容易的磁性层73层积(图19A)；也可以使用反强磁性层76，以便将一方的磁性层(固定磁性层)74的磁化值固定，形成旋转壳(spin bulb)型元件(图19B)。也可以将固定磁性层74配置在自由磁性层75的两侧(图19C)。也可以将由隔着中间膜82、相互以反强磁性交换结合的两个磁性膜81、83构成的层积费里铜镍合金用作矫顽力相对较高的层71(图19D)或固定磁性层(图19E)。同样，也可以将由隔着中间膜85、相互以反强磁性交换结合的两个磁性膜84、86构成的层积费里铜镍合金用作自由磁性层75(图19F)。也可以将这些层积费里铜镍合金的固定层74和层积的费里铜镍合金的自由层75用作双重结合的元件(图19G)。
在这些MR元件中，检测随着磁性层73、75的磁化旋转的元件的阻抗变化。MR元件既可以是TMR元件，也可以是CPP(电流与平面垂直)一GMR元件。另外，每层磁性层的膜厚优选为1nm以上、10nm以下。
构成MR元件的磁性材料，没有特别的限制。在适于矫顽力大的层71和固定磁性层74的“(半)硬质的”磁性材料中，优选为Co、CoFe、NiFe、NiFeCo等。特别优选为Co或CoFe，因为它们可达到较大的MR比。因此，至少是在与非磁性的界面上，优选使用Co或CoFe。CoFe的优选组成为，在CoyFez中，0.2≤y≤0.95，0≤Z≤0.5。
当使用具有高磁性极化率的XMnSb(X优选为金属元素，特别优选为选自Ni、Pt、Pd和Cu中的至少一种)时，可得到较大的MR比。
作为氧化物磁性材料，优选为MFe2O4(M为选自Fe、Co和Ni中的至少一种元素)较好。这种材料在比较高的温度下还有强磁性，与富Fe材料相比，富Co材料和富Ni材料的电阻非常大。富Co材料的磁性的各向异性大。通过调整性质相反的组成比，可实现所需特性。
作为适用于自由磁性层75等的“软质”磁性膜，一般可采用NiCoFe合金。作为NiCoFe膜的原子组成比，优选为以NixCoyFez表示的、0.6≤X≤0.9、0≤Y≤0.4、0≤Z≤0.3的富Ni膜；或者优选为以Nix′Coy′Fez′表示的、0≤X′≤0.4、0.2≤Y′≤0.95、0≤Z′≤0.5的富Co膜。
作为适用于反强磁性层76的材料，可举出无序合金中的IrMn、RhMn、RuMn、CrPtMn等。在这些材料中，通过在磁场中成膜，可使与磁性膜的交换结合工序简单。规则合金系的NiMn、Pt(Pd)Mn等，由于需要用于进行规则化的热处理，因此热稳定性好。这些材料中，优选为PtMn。作为氧化物反强磁性材料，可以使用α-Fe2O3、NiO、LTO3(L为选自除Ce以外的稀士元素中的至少一种，T为选自Fe、Cr、Mn和Co中的至少一种)。在使用电阻率高的氧化物的情况下，必须直接与磁性层接触来形成电极部，使得在电特性中不反映出高电阻率。
对字线、读出线、位线的材料没有特别的限制，可以使用Al、Cu、Pt、Au等。
实施例
(实施例1)
利用多元溅射装置，制造具有图19F所示的多层结构的MR元件，这种材质的膜的结构如下：
Ni0.81Fe0.19(2)/Ru(0.7)/Ni0.81Fe0.19(3)/Al2O3(1.2)/Co0.75Fe0.25(2)/Ru(0.7)/Co0.75Fe0.25(2)/PtMn(20)。
(此处，由膜上部依次表示。括号内表示膜厚(nm))。
这里作为隧道绝缘层的Al2O3层，可以采用将由溅射法成膜的Al进行氧化而制成的制品(A型)，和直接溅射Al2O3而制成的制品(B型)。在A型中，可使用真空槽内的自然氧化、真空槽内加温下的自然氧化、在真空槽内用含氧的等离子体进行的氧化中的任一种方法进行氧化。利用任何一种方法都可得到起到隧道壁垒作用的非磁性绝缘膜。在B型中，也可得到起到良好的隧道壁垒作用的非磁性绝缘膜。各膜的膜厚可由闸板(shutter)控制。任一型的元件面积(接合面积)均为0.12μm2。
在室温、所加磁场强度100Oe(约7.96kA/m)、偏置电压100mV的条件下，测定这样制得的单个MR元件的MR特性时，得到的MR比大约为30％。MR产生的磁场强度为10Oe。
利用这种MR元件，制造图11、图12所示结构的MRAM。作为基片，可以使用预先经过半导体处理的、在每个MR元件上形成MOS晶体管的硅基片。作为晶体管与磁阻元件的层间绝缘膜，可以使用二氧化硅、而对于MR元件与字线的绝缘，可使用氧化铝。
对于读出线和位线，可以使用铜，对于字线，也可使用铜。所配置的用作字线的一对导线的间隔为0.35μm，各导线的线宽约为0.5μm，各导线的厚度约为0.5μm，相邻元件列之间的导线间隔约为0.6μm。在配线终端配置终端阻抗，将字线的特征阻抗调整为大约75Ω。将配线中的一根导线的电位降至接地电位，用作从动线，另一根导线作为信号线。
在这种MRAM中，可以确认1个字16位的信息的记录和读出动作。
对利用这种MRAM向字线传送脉冲信号的情况有过详细研究。在信号线中，以从1V至5V的脉冲上升时间为1ns、传送时间为0.5ns(配线长度大约为10cm)作为输入条件，输入脉冲电流，信号在1ns内脉冲上升。与使用单线路的字线时相比，从脉冲输出侧看，字线近端和远端的信号没有大的反射。
现在来考查上述输入条件下，配线之间的交调失真的影响。在考查中，使用相邻导线的间隔大约为0.6μm的MRAM。这时，与字线为单线的情况比较，从脉冲输出侧看，相邻导线的近端和远端没有出现大的信号。
另外，在这种配置中，通过改变相邻导线的距离，可出现偶次模的结合。并且，通过调整终端阻抗，可出现奇次模的结合。
(实施例2)
与实施例1同样，制造如图20A～F所示的字线配置的MRAM。字线由信号线91、从动线92、93构成。从动线92配置成与信号线91夹持着MR元件的结构(图中省略)，从动线93与信号线91形成于同一个平面内。在图20A～F中也是一根信号线与1个MR元件对应。
信号线91和从动线92的线宽都是0.2μm。在任何一个MRAM中，下部接地表面100和与它最近的导线91～93之间的距离、以及上部接地表面(图中没有示出)与信号线91的距离，为100μm。
在这些MRAM中，当送出一个字的信号时，对1000个的母集团，进行相邻的非选择存储器的误动作的评价。结果如表1所示。在表1中，d为信号线91与从动线92的间隔，w为相邻的信号线91、91的间隔，Wm为从动线93的线宽。
表1
I型(图20A)
  样件   W   误动作度(％)
  1   0.2   83
  2   0.4   15
  3   0.8   9
II型(图20B)
  样件   W   Wm   误动作度(％)
  1   0.4   0.2   10
  2   0.6   0.2   7
  3   0.8   0.2   4
III型(图20C)
  样品   W   d   误动作度(％)
  1   0.4   0.2   10
  2   0.6   0.2   2
  3   0.8   0.2   ＜1
IV型(图20D)
  样品   W   Wm   d   误动作度(％)
  1   0.2   0.2   0.2   1
  2   0.4   0.3   0.2   ＜1
  3   0.8   0.4   0.2   ＜1
V型(图20E)
  样品   W   Wm   d   误动作度(％)
  1   0.4   0.2   0.2   1
  2   0.5   0.2   0.2   ＜1
  3   0.6   0.2   0.2   ＜1
VI型(图20F)
  样品   W   Wm   d   误动作度(％)
  1   0.7   0.2   0.2   ＜1
  2   1.0   0.2   0.2   ＜1
  3   1.3   0.2   0.2   ＜1
(实施例3)
与实施例1同样地制造MRAM。但是，在此，如图8D所示，除了一对导线31、32以外，在相邻的元件之间还形成有导线33。
采用这种MRAM，进行向字线31～33传送脉冲信号的实验。线宽约为0.5μm、线厚约为0.3μm、相邻的导线间的距离均为0.3μm。在配线终端配置调整用终端阻抗，将特征阻抗调整为大约75Ω。
在使从1V至5V的所加脉冲上升时间为1ns、传送时间为0.5ns(配线长度约为10cm)的输入条件下，信号在1ns内上升。与单线路的情况比较，当从脉冲输出侧看时，本实施例中配线近端和远端，没有大的信号反射等。
然后，在上述输入条件下，评价相邻配线的交调失真的影响。在此，相邻导线的距离约为0.35μm，信号线31、31的间隔约为1.2μm。与单线路的情况相比，从脉冲输出端看，相邻配线的近端和远端没有出现大的信号。即使与为了比较而进行实验的图8C的结构相比，图8D的配线也抑制了相邻配线的近端和远端上出现大的信号。
在这种配线中，相邻导线间的距离大约在0.1～1μm的范围内为偶次模结合。且调整终端阻抗为10Ω～100kΩ的范围内时，出现奇次模结合。

Claims (12)

1.一种磁阻存储元件，所述磁阻存储元件用于高速脉冲传送，其特征为，包括磁阻元件和用于给所述磁阻元件施加磁场的配线，所述配线含有在同一方向上延伸的两根以上的导线，所述两根以上的导线包括用于输入产生外加磁场的电流的信号线和保持预定电位的从动线。
2.如权利要求1所述的磁阻存储元件，其特征为，所述两根以上的导线具有5kΩ以下的特征阻抗。
3.如权利要求1所述的磁阻存储元件，其特征为，所述两根以上的导线含有配置成夹持所述磁阻元件的两根导线。
4.如权利要求3所述的磁阻存储元件，其特征为，所述两根导线按奇次模结合。
5.如权利要求1所述的磁阻存储元件，其特征为，以所述磁阻元件作为第一磁阻元件，且还含有第二磁阻元件；
具有用于输入将磁场分别加在所述第一磁阻元件和所述第二磁阻元件上的电流的第一信号线和第二信号线，所述第一信号线和所述第二信号线在同一个方向上延伸，并且在所述第一信号线和所述第二信号线之间配有保持预定电位的至少一根从动线。
6.如权利要求5所述的磁阻存储元件，其特征为，所述第一信号线和所述第二信号线中的至少一根线与所述从动线按偶次模结合。
7.如权利要求5所述的磁阻存储元件，其特征为，所述第一信号线、所述第二信号线和所述从动线配置在同一个平面内。
8.如权利要求5所述的磁阻存储元件，其特征为，以所述从动线作为第一从动线，并具有第二从动线；所述第二从动线配置成将所述第一磁阻元件和与所述第二磁阻元件中的任何一个元件夹持在对该元件施加磁场的信号线之间。
9.如权利要求8所述的磁阻存储元件，其特征为，所述第二从动线与和与所述第二从动线一起夹持着所述元件的信号线按奇次模结合。
10.一种磁阻存储元件，其特征为，具有在设定平面内配置成矩阵状的多个磁阻元件，和用于将磁场加在所述多个磁阻元件上的配线，所述多个磁阻元件构成多个元件列，所述配线具有在所述多个元件列的每一个列中，沿着元件列延伸的两根以上的导线，所述两根以上的导线包括用于输入产生外加磁场的电流的信号线和保持预定电位的从动线。
11.如权利要求10所述的磁阻存储元件，其特征为，所述两根以上的导线含有隔着所述设定平面，相对配置的两根导线。
12.如权利要求10所述的磁阻存储元件，其特征为，所述配线还含有与所述元件列垂直相交地配置的导线。
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