CN1226749C - 半导体存储器及其存取方法 - Google Patents

半导体存储器及其存取方法 Download PDF

Info

Publication number
CN1226749C
CN1226749C CNB011257261A CN01125726A CN1226749C CN 1226749 C CN1226749 C CN 1226749C CN B011257261 A CNB011257261 A CN B011257261A CN 01125726 A CN01125726 A CN 01125726A CN 1226749 C CN1226749 C CN 1226749C
Authority
CN
China
Prior art keywords
data
write
odd even
subarray
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011257261A
Other languages
English (en)
Other versions
CN1357891A (zh
Inventor
北本绫子
松宫正人
山本伸一
泷田雅人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1357891A publication Critical patent/CN1357891A/zh
Application granted granted Critical
Publication of CN1226749C publication Critical patent/CN1226749C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4062—Parity or ECC in refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

在半导体存储器中，刷新信号被产生，并根据此刷新信号而执行刷新操作。当数据被写入时，产生奇偶，且产生的奇偶被存储。当刷新操作和通常数据读出或写入操作彼此重叠时，根据奇偶来确定由于刷新操作优先而不能被读取的存储器单元中的数据。由于刷新操作优先而不能被写入的数据，被暂时保持在写入数据缓冲器中。当刷新操作不与通常数据读出或写入操作重叠时，保持在写入数据缓冲器中的数据被重新写入到相应的存储器单元中。

Description

半导体存储器及其存取方法
技术领域
本发明涉及到由要求刷新操作的存储器单元构成的半导体存储器。而且，本发明涉及到在对这种半导体存储器进行存储器存取的方法中使半导体存储器从刷新操作中解脱的技术。
背景技术
在半导体存储器中，必须从外部周期性地输入刷新命令，以便执行刷新操作，从而补充漏电造成的存储器单元的电荷损失。DRAM是这种半导体存储器的一个例子。这一刷新操作和诸如通常的读出和写入之类的存储器存取无法同时进行，因此，通常的存储器存取是在结束刷新操作之后被执行。这引起一个时间段，其间由于执行刷新操作而无法完成通常的存储器存取。此外，由于必须控制刷新操作与通常存储器存取之间的时间，故对于存储器控制器是一个沉重的负担。
通常，在要求刷新操作的半导体存储器中提出了一种从刷新操作中解脱存储器的技术。例如，已知一种利用超高速缓冲存储器来从刷新操作解脱半导体存储器的技术(见美国专利No.5999474)。
然而，上述的常规技术存在问题，亦即超高速缓冲存储器的命中或失误引起读出操作速度和写入操作速度的差别。而且，若为了降低超高速缓冲存储器的失误率而安排大的超高速缓冲存储器，则造成半导体存储器尺寸加大亦即集成度降低的缺点。
发明内容
本发明的目的是提供一种要求刷新操作的半导体存储器以及一种对这种半导体存储器进行存储器存取的方法。而且，本发明的目的是提供一种从刷新操作解脱的半导体存储器以及一种不使用超高速缓冲存储器而能够明显地从刷新操作解脱半导体存储器的方法。
根据本发明，根据半导体存储器内部产生的刷新信号而执行刷新操作，奇偶与数据一起被存储，而且，当刷新操作和数据读取操作要同时执行时，由于刷新操作优先而不能读取的存储器单元数据，根据奇偶被确定，而当刷新操作和数据写入操作要同时执行时，由于刷新操作优先而不能写入的存储器单元数据，被暂时存储和保持在分立的存储区中，且保持的数据以后被重新写入到适当的存储器单元中。
于是，当刷新操作以及数据读取或写入需要同时进行时，由奇偶来确定不能被读取的存储器单元的数据，而不能被写入的存储器单元的数据，在被暂时存储和保持在分立的区域之后，被重新写入适当的存储器单元中。因此，能够解脱刷新操作而无须使用超高速缓冲存储器。
从参照附图的下列描述中，本发明的其它目的和特点将变得明显。
附图说明
图1方框图示出了根据本发明第一实施方案的半导体存储器的结构；
图2是典型图，用来解释根据本发明第一实施方案的半导体存储器中的存储器单元阵列的结构的例子；
图3是典型图，用来解释根据本发明第一实施方案的半导体存储器中的字线的分层结构的例子；
图4电路图示出了根据本发明第一实施方案的半导体存储器中读出放大器与数据总线之间的电连接的主要部分；
图5示出了图4所示电路的各个信号之间的逻辑关系；
图6是典型图，用来解释根据本发明第一实施方案的半导体存储器中的用来选择作为刷新目标的子阵列的装置的例子；
图7电路图示出了根据本发明第一实施方案的半导体存储器中的写入数据缓冲器的结构的例子；
图8是逻辑值表，示出了图7所示电路的各个信号之间的逻辑关系；
图9电路图示出了根据本发明第一实施方案的半导体存储器中的奇偶发生电路的结构的例子；
图10电路图示出了根据本发明第一实施方案的半导体存储器中的奇偶-数据比较电路的结构的例子；
图11是典型图，用来解释根据本发明第一实施方案的半导体存储器中独立地执行通常数据读取操作或数据写入操作的情况；
图12是典型图，用来解释根据本发明第一实施方案的半导体存储器中同时执行刷新操作和数据读取操作的情况；
图13是典型图，用来解释根据本发明第一实施方案的半导体存储器中同时执行刷新操作和数据读取操作的情况；
图14是典型图，用来解释根据本发明第一实施方案的半导体存储器中同时执行刷新操作和数据写入操作的情况；
图15是方框图，示出了根据本发明第二实施方案的半导体存储器的结构；
图16是典型图，用来解释根据本发明第二实施方案的半导体存储器中的存储器单元阵列的结构的例子；
图17是典型图，用来解释根据本发明第二实施方案的半导体存储器中的刷新单元；
图18电路图示出了根据本发明第二实施方案的半导体存储器中读出放大器与数据总线之间的电连接的主要部分；
图19是示意图，示出了当数据被写入在存储器单元中，且数据从图18所示的数据寄存器被重新写入在具有与上述存储器单元相同的行地址的存储器单元中时，各个信号的波形；
图20是典型图，用来解释根据本发明第二实施方案的半导体存储器中独立地执行通常数据读取操作的情况(标记0)；
图21是典型图，用来解释根据本发明第二实施方案的半导体存储器中独立地执行通常数据读取操作的情况(标记1)；
图22是电路图，示出了根据本发明第二实施方案的半导体存储器中用来将数据从数据寄存器馈送到数据总线的逻辑电路的结构的例子；
图23是典型图，用来解释根据本发明第二实施方案的半导体存储器中同时执行刷新操作和数据读取操作的情况(标记0)；
图24是典型图，用来解释根据本发明第二实施方案的半导体存储器中同时执行刷新操作和数据读取操作的情况(标记1)；
图25是典型图，用来解释根据本发明第二实施方案的半导体存储器中独立地执行数据写入操作的情况；
图26是典型图，用来解释根据本发明第二实施方案的半导体存储器中同时执行刷新操作和数据写入操作的情况(标记0)；
图27是典型图，用来解释根据本发明第二实施方案的半导体存储器中同时执行刷新操作和数据写入操作的情况(标记1)。
具体实施方式
以下参照附图来详细描述根据本发明的半导体存储器及其存取方法的优选实施方案。
图1方框图示出了根据本发明第一实施方案的半导体存储器的结构。此半导体存储器1配备有命令接收电路11、地址接收电路12、行译码器13、列译码器14、数据输入和输出电路15、刷新信号发生电路2和对应于刷新信号发生单元的内部地址发生电路3、作为存储区的写入数据缓冲器4、相当于重新写入控制单元的写入数据缓冲控制电路5、相当于奇偶发生单元的奇偶发生电路6、相当于奇偶/数据比较单元的奇偶/数据比较电路7、存储器单元阵列8、列驱动器81、包括写入放大器和读出放大器的数据总线放大器区82、以及主字驱动器和读出放大器驱动电路83。
而且，刷新信号发生电路2由刷新振荡器21和分频器22构成。命令接收电路11输出控制信号，用来在从例如外部CPU接收到的读取和写入命令时接收地址接收电路12中的地址。接收到的地址被行译码器13和列译码器14译码，并被馈送到主字驱动器和读出放大器驱动电路83以及列驱动器81。
根据第一实施方案的半导体存储器1具有下述结构。具体地说，在半导体存储器1中产生刷新信号，并根据此刷新信号而执行刷新操作。当数据被写入时，产生奇偶并被存储。当刷新操作和通常的数据读取或写入操作被同时执行时，作为刷新目标的子阵列被给予优先。因此，在假设数据读出时无法读取的存储器单元数据是1(可以是0)的基础上产生奇偶，并将产生的奇偶与数据写入时存储的奇偶进行比较，以确定假设为1(或0)的数据的值。
由于作为刷新目标的子阵列被给予优先，故不能被写入到存储器单元中的数据被暂时存储并保持在写入数据缓冲器4中。当刷新操作不重叠在通常的数据读取或写入操作上时，保持在写入数据缓冲器4中的数据就被重新写入到相应的存储器单元中。
图2是典型图，用来解释存储器单元阵列8的结构的例子。存储器单元阵列8具有但不特别局限于这样一种结构，其中例如81个子阵列被排列成9(行)×9(列)的矩阵。虽然没有确切地示出，但在各个子阵列的结构中，多个存储器单元被排列成矩阵状。例如9个子阵列构成一个块。亦即，存储器单元阵列8由9个块构成。此处，块意味着一个单位，当数据被写入或读取时，对其同时进行存储器存取。
在图2所示的例子中，块1由8个图中示为“1”的子阵列和一个示为“1P”的奇偶子阵列构成。同样，块2由8个图中示为“2”的子阵列和一个示为“2P”的奇偶子阵列构成。对于块3至块9，这是同样的。在各个块1至块9中，包含在同一个块中的9个子阵列中的每一个，被排列在第一到第九块行(以下称为RB1-RB9)的每一个中以及在第一到第九块列(以下称为CB1-CB9)的每一个中。此处，块行意味着由沿行方向(字线的方向)形成线的各个子阵列组成的行，而块列意味着由沿列方向(位线的方向)形成线的列。
此处，为了便于详细解释存储器单元阵列8的各个块的子阵列的位置，由块行RBi与块列CBj(i，j＝1，2，…，9)的交点确定的子阵列，被表示为RBi*CBj。例如，如图2所示，构成块1的9个子阵列是RB1*CB1、RB2*CB2、RB3*CB3、RB4*CB4、RB5*CB5、RB6*CB6、RB7*CB7、RB8*CB8、和RB9*CB9。在这些子阵列中，RB9*CB9是用来存储块1的奇偶的子阵列。
构成块2的9个子阵列是RB1*CB2、RB2*CB3、RB3*CB4、RB4*CB5、RB5*CB6、RB6*CB7、RB7*CB8、RB8*CB9、和RB9*CB1。在这些子阵列中，RB8*CB9是用来存储块2的奇偶的子阵列。构成块3的9个子阵列是RB1*CB3、RB2*CB4、RB3*CB5、RB4*CB6、RB5*CB7、RB6*CB8、RB7*CB9、RB8*CB1、和RB9*CB2。在这些子阵列中，RB7*CB9是用来存储块3的奇偶的子阵列。对于块4-9，情况是相同的。
准确地说，当k是1-9的整数时，构成块k的9个子阵列是RB1*CBk、RB2*CB(k+1)、RB3*CB(k+2)、RB4*CB(k+3)、RB5*CB(k+4)、RB6*CB(k+5)、RB7*CB(k+6)、RB8*CB(k+7)、和RB9*CB(k+8)。若附在CB之后的数字(亦即k与1-8的总和)超过9，则此数字被设定位从此数字减去9而得到的值。在这些子阵列中，RB(10-k)*CB9是用来存储块k的奇偶的子阵列。顺便说一下，在第一实施方案中，存储器单元阵列8由8个块构成，因此，块9可以被用作用来存储奇偶之类的备用子阵列。
各个子阵列被子字驱动器84和读出放大器85围绕。虽然没有确切地示出，但在被各个子字驱动器84夹在中间的区域中有一个列选择线，且各个列选择线在数目上确定的数据被输出。例如，在结构中每一个列选择线的2位或4位的数据被输出的情况下，由于存储器单元阵列8具有由8个块组成的结构，故输出数据的位数为16位或32位。在主字驱动器和读出放大器驱动电路83中，安排了读出放大器驱动信号发生电路组86和主字驱动器87。
在第一实施方案中，刷新操作以子阵列为单位被执行。图2示出了位于块2的RB2*CB3处的子阵列是刷新目标的情况。由于图2所示结构每一个块配备有9个子阵列，故以刷新操作以块为单位执行的常规情况的1/9的间隔而执行刷新操作。换言之，刷新振荡器21中产生的振荡信号被分频器22分割，致使频率9倍于用来控制刷新时间的常规信号的频率。
根据从刷新信号发生电路2输出的刷新信号refz，形成例如内部地址发生电路3中的计数器的计数，从而连续产生用来激活作为刷新目标的子阵列的行地址。这些产生的行地址被行译码器13译码，并被馈送到主字驱动器和读出放大器驱动电路83。
图3是典型图，用来解释字线分层结构的例子，示出了由一个块行的4个块组成的区段。每一个块行提供的主字线88的数目为例如64。主字线88被排列在主字线88布线的块行上的整个9个子阵列上的主字驱动器87驱动。每一个主字线88提供的子字线89的数目是例如4或8。子字线89被馈自子字驱动器84的子字线选择信号91选择，并仅仅在单个子阵列中被选择子字线驱动信号92驱动。亦即，在第一实施方案中，存储器单元阵列8以子阵列为单位被激活。
当执行通常的数据写入或读出操作时，子字线选择信号91的产生分隔于执行刷新操作时的产生。对于刷新操作，可以采用不同于上述的方法来顺序选择子字线89的结构。子字线选择信号91从行译码器13馈送，而选择子字线驱动信号92从产生选择子字线驱动信号92的电路94馈送。而且，主字线88的选择由馈自行译码器13的选择信号进行。
图4是电路图，示出了读出放大器与数据总线之间的电连接的主要部分。图5示出了图4所示电路中的各个信号之间的逻辑关系。但在图5中，没有考虑操作时间。为了方便起见，在图4和图5中，BL和/BL表示位线(或位线电位)，而n01和n02表示提供的节点(或其电位)。而且，rdbx和rdbz表示数据被读取时馈送到数据总线的数据信号，wdbx和wdbz表示数据被写入时馈送到数据总线的数据信号，psa和nsa表示读出放大器激活信号，CL表示列选择信号，rclez表示数据被读取时的读出放大器列选择信号，wclx表示数据被写入时的读出放大器选择信号，而selz表示子阵列选择信号。
子阵列选择信号selz是用来以子阵列为单位激活读出放大器列的信号。列选择信号CL从列译码器14馈送。读出放大器列选择信号rclez和wclx以及子阵列选择信号selz从行译码器13馈送。
当数据被读取时，子阵列选择信号selz和读出放大器列选择信号rclez被输入到与非门Na1中。与非门Na1的输出端子(相当于节点n01)被连接到晶体管Q1和晶体管Q2的各个源。各个晶体管Q1和晶体管Q2的栅被分别连接到位线BL和位线/BL。各个晶体管Q1和Q2的漏输出，作为数据信号rdbx和rdbz，经由晶体管Q3和晶体管Q4，分别被输出，当数据被输出时，列选择信号CL作为对栅的输入，被输出到晶体管Q3和晶体管Q4。
子阵列选择信号selz被倒相器In1倒相。子阵列选择信号selz的倒相信号与数据被写入时产生的读出放大器列选择信号wclx一起，被输入到或非门No1。或非门No1的输出端子(相当于节点n02)被连接到各个晶体管Q5和晶体管Q6的栅。数据被写入时产生的数据信号wdbz和wdbx，被分别馈送到各个晶体管Q5和晶体管Q6的源。各个晶体管Q5和晶体管Q6的漏，经由分别接收作为栅的输入的列选择信号CL的晶体管Q7和晶体管Q8，分别被连接到位线BL和位线/BL。与非门Na1的输出信号以及倒相器In1和或非门No1的输出信号，亦即n01和n02，可以共用于多个读出放大器。
当读出放大器激活信号psa处于比较高的电位电平“H”，且读出放大器激活信号nsa处于比较低的电位电平“L”时，连接到位线BL和位线/BL的读出放大器锁存器93被激活。如图5所示，若当读出放大器锁存器93被激活时，在数据被读取时，列选择信号CL、子阵列选择信号selz、和读出放大器列选择信号rclez都处于“H”状态，则节点n01的电位电平为“L”。从而在被馈送到数据总线的数据信号rdbx与rdbz之间产生对应于位线BL与位线/BL之间的电位差的电位差。结果，目标存储器单元的数据从子阵列选择信号selz选择的子阵列中的CL线处于“H”的读出放大器被读出。
另一方面，若当读出放大器锁存器93被激活时，列选择信号CL和子阵列选择信号selz都处于“H”状态，而读出放大器列选择信号wclx在数据被写入时处于“L”状态，则节点n02的电位电平为“H”。从而写入信号被馈送到位线BL与位线/BL作为数据信号wdbz和wdbx。结果，数据从子阵列选择信号selz选择的子阵列中的列选择线信号CL处于“H”的读出放大器，被读出到目标存储器单元中。
图6是典型图，用来解释用以选择被刷新的子阵列的装置的例子。存储器单元阵列8配备有信号线，用来将行方向刷新启动信号refr1z-refr9z馈送到各个块行RB1-RB9。存储器单元阵列8还配备有信号线，用来将列方向刷新启动信号refc1z-refc9z馈送到各个块列CB1-CB9。其中被馈送行方向刷新启动信号refr#z和列方向刷新启动信号refc#z的子阵列，是刷新目标。
此处，#意味着1-9的数字。行方向刷新启动信号refr#z和列方向刷新启动信号refc#z，从内部地址发生电路3馈送。内部地址发生电路3配备有例如计数器，且利用计数器的计数，行方向刷新启动信号refr#z和列方向刷新启动信号refc#z被顺序激活。
在图6所示的例子中，由于第二行方向刷新启动信号refr2z和第三列方向刷新启动信号refc3z被馈送，故子阵列RB2*CB3是刷新目标。因此，子阵列RB2*CB3被激活以便执行刷新操作。要指出的是，能够利用行方向刷新启动信号refr#z和块的数目代替使用列方向刷新启动信号refc#z的组合，来选择作为刷新目标的子阵列。
而且，如图6所示，存储器单元阵列8配备有信号线，用来将非激活信号inact1z-inact9z馈送到各个块列CB1-CB9。对应于由于刷新操作而不能进行通常的数据写入或读出操作的子阵列，非激活信号inact#z被激活。在存储器单元阵列8中产生非激活信号inact#z。
在图6所示的例子中，子阵列RB2*CB3的刷新操作与块4中的数据写入操作被同时执行。此时，如上所述，由于子阵列RB2*CB3被刷新操作激活，故在包括在块4中的子阵列中的位于块行RB2处的子阵列，具体地说是子阵列RB2*CB5，不被激活。代之以对应于子阵列RB2*CB5的非激活信号inact5z被激活成处于“H”状态。利用这一操作，特定的信息被最终保持在对应于块列CB5的写入数据缓冲器4中。
上述写入数据缓冲控制电路5产生重新写入启动信号wback，这是一个控制信号，当刷新操作以及数据读取操作或刷新操作以及数据写入操作不被同时执行时，用来将保持在写入数据缓冲器4中的数据重新写入到相应的存储器单元中。重新写入启动信号wback是根据馈自命令接收电路11的写入启动信号wenz和读出启动信号renz以及馈自刷新信号发生电路2的刷新信号refz而产生的。具体地说，写入数据缓冲控制电路5具有产生写入启动信号wenz、读出启动信号renz和刷新信号refz的逻辑，并输出重新写入启动信号wback的逻辑电路。这种逻辑电路可以用各种各样的方法来构成，因而其具体描述从略。
图7电路图示出了部分写入数据缓冲器4的结构。写入数据缓冲器4配备有保持写入数据的电路以及保持对应于被保持的数据的行地址和列地址集合的电路。例如，保持写入数据的电路以及保持对应于被保持的数据的行地址和列地址集合的电路的组合，被排列在各个块列中。保持写入数据的电路由例如2个传送门Tr1和Tr2、6个倒相器In2-In7、3个与非门Na2-Na4、以及延迟电路41构成。馈自数据输入-输出电路15的写入数据wdata，经由第一传送门Tr1，被输入到由二个倒相器In2和In3组成的锁存器。锁存器的数据经由第二传送门Tr2，被输出到数据总线作为重新写入数据wcdbz。
非激活信号inact0z被倒相器In4倒相，并被输入到构成触发电路的二个与非门Na2和Na3中的与非门Na2。重新写入启动信号wback被倒相器In5倒相，并被输入到另一个与非门Na3。这二个与非门Na2和Na3的输出，分别是其它与非门Na3和Na2的另一个输入。第二传送门Tr2受到与非门Na2的输出信号和借助于倒相器In6对输出信号进行倒相而形成的信号的控制。
倒相器In6的输出信号被直接输入到与非门Na4的一个输入端子。倒相器In6的输出信号经由延迟电路41被输入到与非门Na4的另一个输入端子。安排此延迟电路41是为了在保持于锁存器中的数据恰好被传送到写入放大器或数据总线之后启动下一个数据的接收。第一传送门Tr1受到与非门Na4的输出信号和借助于倒相器In7对输出信号进行倒相而形成的信号的控制。
保持行地址集合的电路是结构与上述保持写入数据的电路相同的电路，但各个部分的名称改变如下：传送门Tr1和Tr2改变为传送门Tr3和Tr4，6个倒相器In2-In7改变为倒相器In8-In13，3个与非门Na2-Na4改变为与非门Na5-Na7，而延迟电路41改变为延迟电路42。代替写入数据wdata，对应于被保持数据的一个行地址的译码信号rap00z，从行译码器13被输入到输入侧传送门Tr3。从输出侧传送门Tr4，用于重新写入的译码地址信号rapbk00z代替重新写入数据wcdbz被馈送到主字线驱动器和读出放大器驱动电路83。
虽然未示出，但保持列地址集合的电路是结构与上述保持行地址的电路相同的电路。然而，代替行地址的译码信号rap00z，一个列地址的译码信号cap00z从列译码器14被输入到输入侧传送门。用于重新写入的列方向译码地址信号capbk00z代替行方向译码地址信号rapbk00z，从输出侧传送门被馈送到列驱动器81。以这种方式，当数据被保持在写入数据缓冲器4中时，被译码的地址(行地址和列地址)被一起保持。因此，写入数据缓冲器4配备有存储保持数据的区域和存储被译码的地址的区域。
当保持的数据被重新写入到相应的存储器单元中时，字线和列线根据存储在写入数据缓冲器4中的地址而被激活。在图7所示的例子中，由于被译码的地址rap00z和cap00z被存储在写入数据缓冲器4中，故用于重新写入的行译码地址信号rapbk00z和用于重新写入的列译码地址信号capbk00z被分别直接输入到主字驱动器和读出放大器驱动电路83以及列驱动器81。写入数据缓冲器4配备有上述结构数目上与预定地址的结构相同的电路，从而保持地址。写入数据缓冲器4可以被做成来存储没有被译码的地址本身。此时，从写入数据缓冲器4输出的用于重新写入的地址，被输入到行译码器13和列译码器14。
图8是逻辑值表，示出了图7所示电路的各个信号之间的逻辑关系。在图8中，为便于解释，n03和n04表示节点。节点n03相当于倒相器In6的输出端子点，而节点n04相当于倒相器In12的输出端子点。首先解释写入数据的锁存。在开始状态下，非激活信号inact0z和重新写入启动信号wback都是“L”，而节点n03的电位电平是“H”。此时，状态允许重新写入数据。
当非激活信号inact0z是“H”，而重新写入启动信号wback是“L”时，节点n03的电位电平是“L”。这使输入侧传送门Tr1能够进入关断状态，且输出侧传送门Tr2进入关断状态。因此，写入数据缓冲器4处于禁止写入的状态，写入数据wdata从而被锁存。非激活信号inact0z然后被改变为“L”，但写入禁止状态继续。此处，响应于各个块列中的相应的非激活信号inact#z(例如#＝5)被激活到“H”的条件，非激活信号inact0z被改变为“H”。
当非激活信号inact0z被改变为“L”，且重新写入启动信号wback被从这一条件改变为“H”时，节点n03的电位电平被改变为“H”。这导致输出侧传送门Tr2进入开通状态，且保持在锁存器中的数据被输出到数据总线作为重新写入数据wcdbz，并被写入放大器写入到相应的存储器单元中。其中被写入数据的存储器单元，被写入数据缓冲器4中的保持在上述保持行地址的电路中以及保持在上述保持列地址的电路中的地址指定。因此，系统返回到开始状态。
对于行地址和列地址的锁存，这是相同的。具体地说，当非激活信号inact0z为“H”，且重新写入启动信号wback为“L”时，行地址和列地址被锁存。当非激活信号inact0z为“L”，且重新写入启动信号wback为“H”时，这些被锁存的行地址和列地址被输出。
图9电路图示出了奇偶发生电路6的结构的例子。此奇偶发生电路6是，但不特别局限于产生例如8位数据的奇偶的电路。在图9中，0z-7z是馈自数据输入-输出电路15的8位数据的各个位的数据。此奇偶发生电路6是逻辑电路，各个8位数据0z-7z被输入其中，且当各个数据的和的最后有效位是偶数时，奇偶信号pz为“H”，而当各个数据的和的最后有效位是奇数时，奇偶信号pz为“L”。奇偶信号pz被传送到写入放大器，并被写入到存储器单元阵列8的相应的奇偶位中。
图10电路图示出了奇偶-数据比较电路7的结构。在图10中，prdatz是根据读自存储器单元阵列8的数据而产生的奇偶，亦即读出数据的奇偶。此读出数据的奇偶prdatz是例如在假设当刷新操作覆盖在通常数据读出操作上时，由于刷新操作优先而无法读取的存储器单元的数据为1的情况下被计算的，虽然对计算奇偶的方法没有施加特别的限制。prz是存储在存储器单元阵列8中的奇偶，具体地说是当作为读取目标的数据被写入到存储器单元阵列8时积累在一起的奇偶(以下称为积累奇偶)。
奇偶-数据比较电路7配备有分别产生读出数据的奇偶prdatz和积累奇偶prz的或非逻辑和与非逻辑的或非门No2和与非门Na8、对或非电路No2的输出进行倒相的倒相器In14、以及产生倒相器In14的输出和与非门Na8的输出的与非逻辑的与非门Na9。若读出数据的奇偶prdatz与积累奇偶prz一致，则与非门Na9的输出信号，亦即奇偶-数据比较电路7的输出信号compz为1，而若二个奇偶prdatz与prz彼此都不一致，则为0。此处，由于无法读取的存储器单元的数据被假设为1，故输出信号compz照旧被输出到数据输入-输出电路15作为从中无法读取数据的存储器单元的数据。
接着，在根据第一实施方案的半导体存储器1中，提供关于执行通常数据读取操作或数据写入操作的情况的解释，具体地说，以图11作为例子，数据读取操作或数据写入操作独立地执行而不与刷新操作重叠。在图11所示的例子中，假设块4是数据读出和数据写入的目标。因此，属于块4的9个子阵列RB1*CB4、RB2*CB5、RB3*CB6、RB4*CB7、RB5*CB8、RB6*CB9、RB7*CB1、RB8*CB2、和RB9*CB3被激活。因此，出现9个主字线。由于各个CB1-CB9的块列中有一个列选择线，故出现总共9个列选择线。预定数目的数据总线被排列在每个选择线中，且预定数据的数据被读取或写入。
接着，以图12作为例子，在根据第一实施方案的半导体存储器1中，提供关于同时执行刷新操作和数据读取操作的情况的解释。在图12所示的例子中，与图11所示的例子相似，块4是数据读出的目标，而子阵列RB2*CB3是刷新操作的目标。此时，由于在块行RB2中刷新操作优先，故子阵列RB2*CB3被激活，且对应于刷新地址的字线被激活。
相反，属于块4的子阵列RB2*CB5不被激活。因此，存储在子阵列RB2*CB5的存储器单元中的数据最终不被输出。但如上所述，不被输出的数据被假设为1，以便用奇偶-数据比较电路7来比较读出数据的奇偶prdatz和积累奇偶prz，从而确定不被输出的数据值。同样，在块列CB3中，作为刷新目标的子阵列RB2*CB3和作为读出目标的子阵列RB9*CB3被激活，且子阵列RB9*CB3被子阵列选择信号selz选择，从而没有数据从作为刷新目标的子阵列输出，而数据仅仅从作为读出目标的子阵列输出。
图13示出了当刷新操作与数据读出操作同时执行时，奇偶存储子阵列是刷新目标的情况。具体地说，在图13中，子阵列RB6*CB9是块4的奇偶存储子阵列，同时是刷新目标。此时，由于刷新操作优先，故积累奇偶prz不从子阵列RB6*CB9输出，但除奇偶之外的所有数据都从块4被输出。输出数据照旧是读出数据。
接着，以图14作为例子，在根据第一实施方案的半导体存储器1中，提供关于同时执行刷新操作和数据读取操作的情况的解释。在图14所示的例子中，与图11所示的例子相似，块4是数据写入的目标，而子阵列RB2*CB3是刷新的目标。相似于读出的情况，在块行RB2中，刷新操作优先，因而子阵列RB2*CB3被激活。由于子阵列RB2*CB5不被激活，故没有数据能够被写入子阵列RB2*CB5的存储器单元中。
待要写入到子阵列RB2*CB5的存储器单元中的数据，立即被写入到写入数据缓冲器4中。然后，如上所述，当刷新操作、数据写入操作、和数据读出操作这的任何一个被独立地执行时，保持在写入缓冲器4中的数据就被写入到适当的存储器单元中。对于奇偶存储子阵列是刷新目标的情况，当刷新操作和数据写入操作被同时执行时，这是相同的。
根据第一实施方案，当刷新操作和数据读出或数据写入操作被同时执行时，由于刷新操作优先而不能读取的存储器单元中的数据，根据奇偶而被确定。而且，由于刷新操作优先而不能写入数据的存储器单元中的数据，在暂时存储并保持在写入数据缓冲器4中之后，被重新写入到适当的存储器单元中。这一安排使得能够从刷新操作明显地解脱半导体存储器。因此，能够解决当超高速缓冲存储器被用来从刷新操作解脱半导体存储器时由超高速缓冲存储器的命中或失误引起的读出操作速度差异和写入操作速度差异的问题，以及为了降低超高速缓冲存储器失误率而安排大的超高速缓冲存储器从而使半导体存储器尺寸变大即集成度减小的问题。
而且，第一实施方案具有的结构中，刷新信号在半导体存储器1中产生，而刷新操作根据刷新信号被执行。必须从外部输入刷新命令。由于半导体存储器1能够被用作SRAM接口的存储器，故能够用半导体存储器1来代替常规的SRAM。此时，集成电路的功耗和面积可以小于SRAM的情况。
而且，根据第一实施方案，半导体存储器1可以被用作完全相同或相似于DRAM接口的且不需要来自外部的刷新命令的存储器。此时，由于不需要刷新命令，故使刷新操作和数据读出操作或数据写入操作的时间控制变得简单。而且，因为在由于刷新操作而禁止存储器存取的期间内没有时区，故比常规DRAM的情况能够更多地改进总线的利用率，而无须加重存储器控制器的复杂操作负担。换言之，得到了高的数据传送速度。
根据第一实施方案，由于刷新操作以子阵列为单位执行，故比之以块为单位执行刷新操作的常规情况，刷新操作过程中的峰值电流消耗被更多地降低。因此，能够降低由电流消耗变化引起的功率线的噪声。而且，由于功率发生电路的供电能力的最大值能够根据结构而被降低，故得到了能够更多地减小电路面积和能够使设计更简单的优点。
要指出的是，在第一实施方案中，所作的解释是考虑由行地址定义的块的数目为8的情况作为例子。然而，本发明不局限于这一情况，块的数目可以是7或更少，或者是9或更多。而且，在第一实施方案中，作为读出或写入目标的数据被设计为8位；然而，本发明不局限于此，即使数据为4位、16位、32位、或64位，也得到相同的效果。而且，存储器阵列8的结构、字线的分层结构、读出放大器与数据总线之间的连接的结构、刷新信号发生电路2、写入数据缓冲器4、写入数据缓冲控制电路5、奇偶发生电路6、以及奇偶-数据比较电路7，都不局限于上述的结构，而能够在设计上进行各种各样的改变。
图15方框图示出了根据本发明第二实施方案的半导体存储器的结构。此半导体存储器101配备有命令接收电路111、地址接收电路112、行译码器113、列译码器114、数据输入和输出电路115、刷新信号发生电路102和对应于刷新单元的内部地址发生电路103、作为包含非易失存储器的存储区的数据寄存器104、对应于奇偶发生单元的奇偶发生电路106、作为奇偶-数据比较单元的奇偶-数据比较电路107、存储器单元阵列108、列驱动器181、包括写入放大器和读出放大器的数据总线放大器区182、以及字驱动器和读出放大器驱动电路183。
而且，刷新信号发生电路102由刷新振荡器121和分频器122构成。与第一实施方案相似，命令接收电路111与从例如外部CPU接收的读出和写入数据的命令同时输出控制信号，以便在地址接收电路112中取得地址。取得的地址被行译码器113和列译码器114编码，并被馈送到字驱动器和读出放大器驱动电路183以及列驱动器181。上述的奇偶发生电路106和上述的奇偶-数据比较电路107的结构分别与根据第一实施方案的奇偶发生电路106和奇偶-数据比较电路107相同，这些部分的解释从略。
根据第二实施方案的半导体存储器101具有下列结构。具体地说，在半导体存储器101中产生刷新信号，以便根据此刷新信号而执行刷新操作。而且，当数据被写入时，产生奇偶并被存储。当刷新操作和通常的数据读取或数据写入操作被同时执行，且作为刷新目标的子阵列和包括作为读出或写入目标的存储器单元的子阵列使用公共读出放大器或作为读出或写入操作中所用的信号线时，公共用于多个读出放大器列和相对于同一块公共用于读出放大器列的被一起使用，作为刷新目标的子阵列被给予优先。
因此，在数据读出时无法读取的存储器单元中的数据被假设为1(可以是0)以产生奇偶，并将产生的奇偶与数据写入时存储的奇偶的值进行比较，以确定假设为1(或0)的数据的值。而且，由于作为刷新目标的子阵列被给予优先而不能被写入到存储器单元中的数据，被暂时存储并保持在数据缓冲器104中。当在包括保持在数据寄存器104中的数据本来要写入其中的存储器单元的行中执行连续的数据读出或写入操作时，有效的数据则被重新写入到相应的存储器单元中。
图16是典型图，用来解释存储器单元阵列108的结构的例子。存储器单元阵列108具有但不特别局限于这样一种结构，其中例如20个子阵列被排列成4(行)×5(列)的矩阵。虽然没有确切地示出，但在各个子阵列的结构中，多个存储器单元被排列成矩阵状。例如，在第二实施方案中，5个子阵列构成一块，且存储器单元阵列108由4个块构成。
在图16所示的例子中，块1由4个图中示为“1-1”-“1-4”的子阵列和一个示为“1P”的奇偶子阵列构成。同样，块2由4个图中示为“2-1”-“2-4”的子阵列和一个示为“2P”的奇偶子阵列构成。对于块3和块4，这是同样的。包含在同一个块中的5个子阵列，被排列在同一个块行中。亦即，沿具有同一个行地址的字线排列的行中的各个子阵列被包括在同一个块中。
各个子阵列被字驱动器184和读出放大器列185围绕。字驱动器184被构造成能够在各个子阵列上独立地工作。例如，在第二实施方案中，排列的读出放大器(成对的位线)的数目是每个块2k(假若k＝1024)，而排列的字驱动器184的比率是每512个读出放大器1个。例如，512或1024个字线被排列在夹在读出放大器列185之间的区域中，具体地说是在一个块行中。
此外，每个行地址排列数据寄存器105a-105d(在图15中，附有表示这些寄存器的符号104)，并具有与存储器单元阵列108相同的行地址。由标记确定保存在各个数据寄存器105a-105d中的数据是否有效。具体地说，此标记的功能是确定保存在数据寄存器105a-105d中的数据是有效还是无效。例如，若保存的数据有效，则标记为1，而若保存的数据无效，则标记为0。而且，除了数据之外，其中本来要存储数据的存储器单元的列地址(或可以是列地址和行地址)以及子阵列的地址，也被存储在各个数据寄存器105a-105d中。
图17是典型图，用来解释第二实施方案中的刷新单元。如图17所示，刷新操作以子阵列为单位被执行。图17示出了位于块3的第四位置处的子阵列，亦即子阵列3-4是刷新目标的情况。在图17所示的结构中，每一个块配备有5个子阵列，故以刷新操作以块为单位执行的常规情况的1/5的间隔而执行刷新操作。换言之，刷新振荡器121中产生的振荡信号被分频器122分频，致使频率5倍于用来控制刷新时间的常规信号的频率。
根据从刷新信号发生电路102输出的刷新信号refz，由内部地址发生电路103连续产生用来激活作为刷新目标的子阵列的行地址，并以相同于第一实施方案的方式，根据产生的行地址执行刷新操作。
图18是电路图，示出了读出放大器与数据总线之间的电连接关系的主要部分。在图18中，WDB和/WDB是一对数据总线，CL是执行通常数据写入操作时使用的列选择线，RWDB和/RWDB是执行从数据寄存器104重新写入数据操作时使用的一对数据总线，而RCL是执行从数据寄存器104重新写入数据操作时使用的列选择线。
亦即，根据第二实施方案的半导体存储器，除了二个用于通常数据写入操作的数据总线WDB和/WDB以及列选择线CL之外，还配备有用于数据重新写入操作的二个数据总线RWDB和/RWDB以及列选择线RCL。图18中的WCL是用来选择对应于作为数据写入或数据重新写入目标的子阵列的读出放大器的选择线。此选择线WCL的电位电平被设定为“H”，这对于作为数据写入和数据重新写入的子阵列的读出放大器列是共同的。
各个读出放大器185，经由二个开关晶体管Q1和Q2被连接到通常写入的数据总线WDB，并经由二个开关晶体管Q3和Q4被连接到通常写入的数据总线/WDB。而且，各个读出放大器185，经由二个开关晶体管Q5和Q6被连接到重新写入的数据总线RWDB，并经由二个开关晶体管Q7和Q8被连接到重新写入的数据总线/RWDB。当选择线WCL的电位电平处于“H”时，4个晶体管Q1、Q3、Q5、和Q7被分别置于开通状态。
当通常数据写入操作的列选择线CL1的电位电平处于“H”时，二个晶体管Q2和Q4分别被置于开通状态。因此，数据wdata，经由二个通常数据写入操作的数据总线WDB和/WDB，从数据输入-输出电路115，被馈送到由于当选择线WCL的电位电平处于“H”时通常数据写入操作的列选择线CL的电位电平被改变到“H”而被选择的读出放大器185。此数据被写入到相应的存储器单元中。图18的上半部分示出了这一状态，实线单向箭头示出了数据流。
另一方面，当数据重新写入操作的列选择线RCL2的电位电平处于“H”时，二个晶体管Q6和Q8分别被置于开通状态。因此，数据经由二个数据写入操作的数据总线RWDB和/RWDB，从数据寄存器104，被馈送到由于当选择线WCL的电位电平处于“H”时数据重新写入操作的列选择线RCL2的电位电平被改变到“H”而被选择的读出放大器185。此数据被重新写入到相应的存储器单元中。图18的下半部分示出了这一状态，点划线和虚线的单向箭头示出了数据流。根据与数据一起被保持在数据寄存器104中的列地址，数据重新写入操作的列选择线RCL2被置于“H”电平。
读出放大器185与数据总线之间的连接关系的这种结构，确保了某些存储器单元中响应于写入命令的写入数据的操作以及能够在选择线WCL的电位电平为“H”时选择的读出放大器列中独立地执行从列地址相同的存储器单元中的数据寄存器104重新写入被保持的数据的操作。因此，数据重新写入操作的二个数据总线RWDB和/RWDB、数据重新写入操作的列选择线RCL、以及开关晶体管Q6和Q8，构成了用来将存储并保持在数据寄存器104中的数据重新写入到相应的存储器单元中的装置。
图19是波形图，示出了当数据被写入到某些存储器单元中以及数据从图18所示电路中的数据寄存器104被重新写入到行地址与某些存储器单元相同的存储器单元中时，各个信号的波形。在图19中，WRT表示写入时间信号，WL表示字线的电位，CL表示通常数据写入操作的列选择线CL的电位，RCL表示数据重新写入操作的列选择线RCL的电位，而BL和/BL分别表示位线的电位。如图19所示，在通常数据写入操作的列选择线CL的电位被改变到“H”电平之后延迟t的时刻，数据重新写入操作的列选择线RCL的电位被改变到“H”电平。要指出的是，此图解释了一种典型的情况，因而不反映t的实际长度。
其原因是当数据被写入时，在对应于某些存储器单元的通常数据写入操作的列选择线CL产生之后，对应于行地址相同于某些存储器单元的数据寄存器104的标记被检查，且当其值为1时，具体地说，有效数据被保持在数据寄存器中时，产生相应的数据重新写入操作的列选择线RCL。
接着，提供关于独立地执行通常数据读取操作的情况的解释，具体地说，参照图20，在根据第二实施方案的半导体存储器101中，通常数据读取操作被独立地执行而不与刷新操作重叠，且数据寄存器104的标记为0。在图20所示的例子中，块2是数据读出的目标。因此，属于块2的5个子阵列2-1、2-2、2-3、2-4、和2P被激活。数据和奇偶从这5个子阵列的每一个中的存储器单元被输出。
接着，参照图21，提供关于在根据第二实施方案的半导体存储器101中，执行通常数据读出操作且数据寄存器104的标记为1的情况的解释。在图21所示的例子中，块2是数据读出的目标。保持在数据寄存器中的列地址与作为读出目标的列地址一致，而待要写入到作为读出目标的子阵列2-4中的存储器单元的有效数据，被保持在数据寄存器105b中。此时，对于各个子阵列2-1、2-2、2-3、和2P，数据和奇偶从相应的存储器单元被输出，但不从子阵列2-4输出正确的数据。
另一方面，正确的数据经由逻辑电路201从数据寄存器105b被输出。稍后将解释此逻辑电路201。然后，保持在数据寄存器105b中的数据被重新写入到子阵列2-4的相应的存储器单元中。由于被保持的数据完成了重新写入，故保持在数据寄存器105b中的数据无效，因此，数据寄存器105b的相应的标记变成0。当各个列地址彼此不一致时，进行与图20相同的通常读出操作，且数据寄存器中的数据被重新写入。
图22电路图示出了逻辑电路201的结构的例子。此逻辑电路201包含数目分别等于每一个块的子阵列的数目的传送门和倒相器，具体地说，在所示例子中是5个传送门Tr5-Tr9和5个倒相器In15-In19。在图22中，seg0z-seg4z是沿子阵列的列方向的数据的区段数目，此数据被保持在对应于各个地址的数据寄存器中，而rega01是保持在对应于行地址a01的数据寄存器中的数据。此处，在沿子阵列的列方向的区段数目seg0z-seg4z中，segjz中的j(倘若j＝0-4)，是当子阵列数目表示为i-j时的数目j。
而且，rcdbpz是对应于具有奇偶的子阵列的读出公共数据总线，而rcdb0z-rcdb3z是对应于包括一个块中的具有奇偶的子阵列的4个子阵列的读出公共数据总线。这些读出公共数据总线rcdbpz和rcdb0z-rcdb3z与通常读出数据的数据总线被公共使用。当被选择时，各个seg0z-seg4z的电位电平为“H”，而当不被选择时为“L”。
传送门Tr5受信号seg0z和被倒相器In15对信号seg0z进行倒相而得到的信号的控制，且当seg0z的电位电平为“H”时被置于开通状态。传送门Tr6受信号seg1z和被倒相器In1 6对信号seg1z进行倒相而得到的信号的控制，且当seg1z的电位电平为“H”时被置于开通状态。同样，当各个seg2z、seg3z、和seg4z的电位电平分别为“H”时，传送门Tr7、传送门Tr8、和传送门Tr9被置于开通状态。借助于使这些传送门Tr5-Tr9中的某一个处于开通状态，保持在数据寄存器中的数据rega01被输出到所希望的读出公共数据总线rcdbpz和rcdboz-rcdb3z。
接着，参照图23，提供在根据第二实施方案的半导体存储器101中同时执行刷新操作和通常数据读取操作，且数据寄存器104的标记为0的情况的解释。在图23所示的例子中，与图20所示的情况相似，块2是数据读出的目标，而子阵列3-4是刷新的目标。此时，由于刷新操作优先，故对应于子阵列3-4的字线被激活，但子阵列2-4的字线不被激活。因此，存储在子阵列2-4的存储器单元中的数据不被输出。
因此，以相同于第一实施方案的方式，子阵列2-4的数据被假设为1，以便根据上述数据和从3个子阵列2-1、2-1、和2-3读出的数据产生奇偶。然后，在奇偶-数据比较电路107中，比较产生的奇偶与从子阵列2P读出的奇偶，从而确定待要从子阵列2-4读出的数据的值。
接着，参照图24，提供关于在根据第二实施方案的半导体存储器101中同时执行刷新操作和通常数据读取操作，且数据寄存器104的标记为1的情况的解释。在图24所示的例子中，与图20的情况相似，块2是数据读出的目标，而子阵列3-4是刷新的目标。而且，数据寄存器105b存储本来待要存储在子阵列2-2中的有效数据，且保持在数据寄存器中的列地址与作为读出目标的列地址不一致，此时，数据读出操作与刷新操作和数据读出操作被同时执行且数据寄存器104的标记为0(图23所示的情况)时相同。然后，由于数据寄存器104的标记为1，故来自数据寄存器105b的相应数据被重新写入到恰当的存储器单元中，且相应的标记被设定为0。当各个列地址彼此一致时，保持在寄存器中的数据以相同于图21情况的方式被输出到奇偶-数据比较电路107作为正确数据。
接着，参照图25，在根据第二实施方案的半导体存储器101中，提供关于独立地执行通常数据写入操作的情况的解释，具体地说，通常数据写入操作被独立地执行而不与刷新操作重叠。在图25所示的例子中，块2是数据写入的目标。因此，属于块2的5个子阵列2-1、2-2、2-3、2-4、和2P被激活。数据和奇偶被写入到这5个子阵列的每一个中的存储器单元中。例如，当标记为0时，从数据寄存器105b重新写入数据的操作以及使保持在数据寄存器105b中的数据无效的操作，不被执行。
当标记为1时，有效数据被保持在寄存器105b中，且保持在对应于作为写入目标的存储器单元的行地址的数据寄存器105b中的列地址与作为写入目标的存储器单元的列地址一致，相应的标记被设定为0，以便使保持在寄存器105b中的数据无效。这是由于稍后待要写入到适当的存储器单元中的数据是最新的数据。当对应于作为写入目标的存储器单元的行地址的数据寄存器105b中保持的列地址与作为写入目标的存储器单元的列地址不一致时，数据被重新写入到具有保持在寄存器105b中的列地址和相应的标记为0的存储器单元中。
接着，参照图26，提供关于在根据第二实施方案的半导体存储器101中同时执行刷新操作和数据写入操作，且数据寄存器104的标记为0的情况的解释。在图26所示的例子中，与图25的情况相似，块2是数据写入的目标，而子阵列3-4是刷新的目标。子阵列2-4以及子阵列3-4使用同一个公共读出放大器，作为刷新目标的子阵列3-4被激活，但子阵列2-4不被激活。因此，数据不能被写入到子阵列2-4的存储器单元中，因而，本来要写入到子阵列2-4的存储器单元中的数据立即被写入到具有相应行地址的数据寄存器105b中。此时，对应的列地址和子阵列的地址也被存储在数据寄存器105b中。相应的标记则被设定为1。
接着，参照图27，提供关于在根据第二实施方案的半导体存储器101中同时执行刷新操作和数据写入操作，且数据寄存器104的标记为1的情况的解释。在图27所示的例子中，块2是数据写入的目标，而子阵列3-3是刷新的目标。而且，本来待要存储在子阵列2-4中的有效数据，被保持在具有对应于作为写入目标的存储器单元的行地址的数据寄存器105b中。当保持在数据寄存器中的列地址与作为写入目标的列地址不一致时，保持在数据寄存器105b中的有效数据首先被重新写入到子阵列2-4的恰当的存储器单元中，且相应的标记被设定为0。
然后，以相同于同时执行刷新操作和数据写入操作且数据寄存器104的标记为0的情况(图26所示的情况)的方式，由于刷新操作优先而不能被写入适当的存储器单元中的数据(在所示例子中是子阵列2-3的数据)，与相应的列地址和相应的子阵列的数目一起，被存储到数据寄存器104中。然后，相应的标记被设定为1。要指出的是，在将数据写入到具有与保持在数据寄存器104中的行地址相同但有效数据不同的存储器单元中的写入数据的通常操作时，也能够以与上述相同的方式将保持在数据寄存器104中的有效数据重新写入。当保持在数据寄存器中的列地址与作为写入目标的列地址一致时，以与图26的情况相同的方式，不能被写入的数据，被存储到数据寄存器中，且相应的标记照旧保持为1。
根据第二实施方案，能够得到与第一实施方案相同的效果，具体地说，半导体存储器从刷新被解脱，而无须使用超高速缓冲存储器。因此，能够解决当超高速缓冲存储器被用来从刷新操作解脱半导体存储器时由超高速缓冲存储器的命中或失误引起的读出操作速度差异和写入操作速度差异的问题，以及为了降低超高速缓冲存储器失误率而安排大的超高速缓冲存储器，从而使半导体存储器尺寸变大即集成度降低的问题。
而且，半导体存储器101能够以与第一实施方案相同的方式被用作SRAM接口的存储器。半导体存储器101还能够被用作完全相同或相似于DRAM接口的且不需要来自外部的刷新命令的存储器。而且，根据第二实施方案，由于刷新操作以子阵列为单位执行，故比之以块为单位执行刷新操作的常规情况，刷新操作过程中的峰值电流消耗被更多地降低。这些事实表明得到了与第一实施方案相同的效果。
要指出的是，在第二实施方案中，所作的解释是考虑作为例子的由行地址定义的块的数目为4的情况。然而，本发明不局限于这一情况，块的数目可以是3或更少，或者是5或更多。而且，存储器单元阵列108的结构、读出放大器的数目、读出放大器与数据总线之间的连接的结构、刷新信号发生电路102、奇偶发生电路106、以及奇偶-数据比较电路107，都不局限于上述的结构，而能够在设计上进行各种各样的改变。
而且，代替用来确定有效数据是否被保持在数据寄存器104中的标记，可以对保持在数据寄存器104中的地址与作为读出或写入目标的地址进行比较，以便确定有效数据是否被保持在数据寄存器104中。作为变通，到数据寄存器104的数据输入或从数据寄存器104的数据输出，可以用开关装置来控制。而且，控制器被做成预先存储对应于保持在数据寄存器104中的有效数据的地址，并根据存储的地址，可以确定有效数据是否被保持在数据寄存器104中。
根据本发明，当同时进行刷新操作和数据读出或写入操作时，利用奇偶来确定不能从其中读取数据的存储器单元中的数据，而不能被写入的存储器单元中的数据，在其被暂时存储并保持在分立区域中之后，被重新写入到适当的存储器单元中。因此，半导体存储器显然能够从刷新操作解脱而无须使用超高速缓冲存储器，因而能够解决当使用超高速缓冲存储器来解脱半导体存储器的刷新操作时出现的问题。具体地说，能够解决当超高速缓冲存储器被用来从刷新操作解脱半导体存储器时由超高速缓冲存储器的命中与失误引起的读出操作速度差异和写入操作速度差异的问题，以及为了降低超高速缓冲存储器失误率而安排大的超高速缓冲存储器，从而使半导体存储器尺寸变大即集成度降低的问题。
虽然根据完整而清楚的公开的具体实施方案已经描述了本发明，但所附权利要求不是为了限制，而是用来体现完全在此处所述基本内容范围内的本技术领域熟练人员可以进行的所有的修正和变通。

Claims (20)

1.一种半导体存储器，它包含：
根据写入数据的多个位而产生第一奇偶的奇偶发生单元；
具有同时经历数据写入或读出操作的多个块的存储器单元阵列，各个块配备有多个存储写入数据的子阵列以及一个或更多个存储第一奇偶的阵列，各个子阵列配备有多个存储器单元；
对各个子阵列执行刷新操作的刷新单元；以及
对第一奇偶与第二奇偶进行比较以确定存储在多个子阵列中的写入数据的奇偶-数据比较单元，第二奇偶是借助于假设从多个子阵列之一读出的数据为0或1而产生，该读出数据由于刷新操作和数据读出操作同时执行时其它块被刷新操作激活而不能被存取。
2.根据权利要求1的半导体存储器，其中的存储器单元阵列借助于将包括在同一个块中的各个子阵列安排在不同的块行中而形成。
3.根据权利要求1的半导体存储器，其中的存储器单元阵列借助于将包括在同一个块中的所有子阵列安排在同一个块行中而形成。
4.一种半导体存储器，它包含：
根据写入数据的多个位而产生第一奇偶的奇偶发生单元；
具有同时经历数据写入或读出操作的多个块的存储器单元阵列，各个块配备有多个存储写入数据的子阵列以及一个或更多个存储第一奇偶的阵列，各个子阵列配备有多个存储器单元；
对各个子阵列执行刷新操作的刷新单元；以及
暂时存储对应于多个子阵列之一的写入数据的存储区，该写入数据由于刷新操作和数据写入操作同时执行时其它块被刷新操作激活而不能被存取。
5.根据权利要求4的半导体存储器，其中的存储器单元阵列借助于将包括在同一个块中的各个子阵列安排在不同的块行中而形成。
6.根据权利要求4的半导体存储器，其中的存储器单元阵列借助于将包括在同一个块中的所有子阵列安排在同一个块行中而形成。
7.根据权利要求4的半导体存储器，其中的存储器区域配备有存储写入数据的区域和存储写入数据本来要写入其中的存储器单元的行地址和列地址之中至少一个的区域。
8.根据权利要求4的半导体存储器，此半导体存储器还包含当刷新操作和数据读出或写入操作不同时执行时，将存储在存储器区域中的数据重新写入相应的存储器单元中的重新写入控制单元。
9.根据权利要求4的半导体存储器，其中的存储器区域被排列成各个存储器单元阵列构成的一行。
10.根据权利要求9的半导体存储器，此半导体存储器还包含当有效数据被存储在存储器区域中时，在包括存储的数据本来要被写入其中的存储器单元的行中执行连续的数据读出或写入操作时，将存储在存储器区域中的数据重新写入相应的存储器单元中的重新写入控制单元。
11.一种半导体存储器，它包含：
根据写入数据的多个位而产生第一奇偶的奇偶发生单元；
具有同时经历数据写入或读出操作的多个块的存储器单元阵列，各个块配备有多个存储写入数据的子阵列以及一个或更多个存储第一奇偶的阵列，各个子阵列配备有多个存储器单元；
对一个子阵列执行刷新操作的刷新单元；
对第一奇偶与第二奇偶进行比较以确定存储在多个子阵列中的写入数据的奇偶-数据比较单元，第二奇偶是借助于假设从多个子阵列之一读出的数据为0或1而产生的，该读出数据由于刷新操作和数据读出操作同时执行时其它块被刷新操作激活而不能被存取；以及
暂时存储对应于所述多个子阵列之一的写入数据的存储区域，该写入数据由于刷新操作和数据写入操作同时执行时其它块被刷新操作激活而不能被存取。
12.根据权利要求11的半导体存储器，其中至少一个或更多个存储器区域被排列在一列中。
13.根据权利要求11的半导体存储器，此半导体存储器还包含确定存储在存储器区域中的数据是有效还是无效的确定单元。
14.根据权利要求11的半导体存储器，此半导体存储器还包含一个电路，该电路将有效数据输出到与在读取操作过程中待写入有效数据的存储器单元对应的数据总线上，该有效数据存储在存储器区域中且该存储器单元为待读取的目标存储器单元。
15.一种存储器存取方法，它包含下列步骤：
对借助于分割同时经历读出或写入操作的各个块而形成的各多个子阵列执行刷新操作；
根据写入数据的多个位产生第一奇偶并存储第一奇偶；以及
借助于对第一奇偶与第二奇偶进行比较而确定存储在子阵列中的写入数据，第二奇偶是借助于假设从所述多个子阵列之一读出的数据为0或1而产生的，该读出数据由于刷新操作和数据读出操作同时执行时其它块被刷新操作激活而不能被存取。
16.一种存储器存取方法，它包含下列步骤：
对借助于分割同时经历写入或读出操作的各个块而形成的各多个子阵列执行刷新操作；
根据写入数据的多个位产生第一奇偶并存储第一奇偶；以及
将对应于所述多个子阵列之一的写入数据暂时存储并保持在多个子阵列之外的存储区中，该写入数据由于刷新操作和数据写入操作同时执行时其它块被刷新操作激活而不能被存取。
17.根据权利要求16的存储器存取方法，其中写入数据本来要写入其中的存储器单元的行地址和列地址之中至少一个与写入数据一起被存储在存储器区域中。
18.根据权利要求16的存储器存取方法，此方法还包含当刷新操作和数据读出或写入操作不同时执行时，将存储在存储器区域中的数据重新写入到相应的存储器单元中的步骤。
19.根据权利要求16的存储器存取方法，此方法还包含当有效数据被存储在存储器区域中时，在包括存储的数据本来要被写入其中的存储器单元的行中执行连续的数据读出或写入操作时，将存储在存储器区域中的数据重新写入到相应的存储器单元中的步骤。
20.一种半导体存储器，它包含：
根据写入数据的多个位而产生奇偶的奇偶发生单元；
具有多个存储写入数据的子阵列以及一个或更多个存储奇偶的阵列的存储器单元阵列；
对一个子阵列执行刷新操作的刷新单元；以及
对从存储写入数据的多个子阵列读出的数据与奇偶进行比较，以在多个子阵列之一由于所述刷新操作而不能被存取时确定写入数据的奇偶-数据比较单元。
CNB011257261A 2000-12-04 2001-08-23 半导体存储器及其存取方法 Expired - Fee Related CN1226749C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000368423A JP3938842B2 (ja) 2000-12-04 2000-12-04 半導体記憶装置
JP368423/2000 2000-12-04

Publications (2)

Publication Number Publication Date
CN1357891A CN1357891A (zh) 2002-07-10
CN1226749C true CN1226749C (zh) 2005-11-09

Family

ID=18838663

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011257261A Expired - Fee Related CN1226749C (zh) 2000-12-04 2001-08-23 半导体存储器及其存取方法

Country Status (6)

Country Link
US (1) US6421292B1 (zh)
EP (1) EP1215678A3 (zh)
JP (1) JP3938842B2 (zh)
KR (1) KR100664477B1 (zh)
CN (1) CN1226749C (zh)
TW (1) TW512343B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426893B1 (en) * 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
JP4712214B2 (ja) * 2001-04-09 2011-06-29 富士通セミコンダクター株式会社 半導体メモリの動作制御方法および半導体メモリ
JP4782302B2 (ja) * 2001-04-18 2011-09-28 富士通セミコンダクター株式会社 半導体記憶装置
JP3860436B2 (ja) * 2001-07-09 2006-12-20 富士通株式会社 半導体記憶装置
JP4768163B2 (ja) * 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ
KR100481820B1 (ko) * 2002-09-26 2005-04-11 (주)실리콘세븐 패러티로서 비유효한 출력 데이터를 보정하는 에스램 호한메모리와 그 구동방법
JP4664208B2 (ja) * 2003-08-18 2011-04-06 富士通セミコンダクター株式会社 半導体メモリおよび半導体メモリの動作方法
CN100433195C (zh) * 2003-12-31 2008-11-12 深圳市朗科科技股份有限公司 闪存介质数据写入方法
JP4093197B2 (ja) * 2004-03-23 2008-06-04 セイコーエプソン株式会社 表示ドライバ及び電子機器
JP4713143B2 (ja) * 2004-12-15 2011-06-29 富士通セミコンダクター株式会社 半導体記憶装置
JP4273087B2 (ja) * 2005-02-08 2009-06-03 エルピーダメモリ株式会社 半導体記憶装置およびその書込み方法
JP4753637B2 (ja) * 2005-06-23 2011-08-24 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP4362573B2 (ja) * 2005-07-28 2009-11-11 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US7385855B2 (en) * 2005-12-26 2008-06-10 Ememory Technology Inc. Nonvolatile memory device having self reprogramming function
US8161356B2 (en) * 2008-03-28 2012-04-17 Intel Corporation Systems, methods, and apparatuses to save memory self-refresh power
WO2010150054A1 (en) * 2009-06-25 2010-12-29 St-Ericsson (Grenoble) Sas Autonomous control of a memory.
JP5430484B2 (ja) 2010-04-15 2014-02-26 ルネサスエレクトロニクス株式会社 半導体記憶装置、及びその制御方法
US9003153B2 (en) * 2010-11-08 2015-04-07 Greenliant Llc Method of storing blocks of data in a plurality of memory devices in a redundant manner, a memory controller and a memory system
US10380024B2 (en) * 2017-12-05 2019-08-13 Nanya Technology Corporation DRAM and method of operating the same in an hierarchical memory system
US10503670B2 (en) * 2017-12-21 2019-12-10 Advanced Micro Devices, Inc. Dynamic per-bank and all-bank refresh
KR20190086936A (ko) 2018-01-15 2019-07-24 삼성전자주식회사 메모리 장치
US11681465B2 (en) 2020-06-12 2023-06-20 Advanced Micro Devices, Inc. Dynamic multi-bank memory command coalescing

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0612613B2 (ja) * 1986-03-18 1994-02-16 富士通株式会社 半導体記憶装置
US4989180A (en) * 1989-03-10 1991-01-29 Board Of Regents, The University Of Texas System Dynamic memory with logic-in-refresh
US5469555A (en) * 1991-12-19 1995-11-21 Opti, Inc. Adaptive write-back method and apparatus wherein the cache system operates in a combination of write-back and write-through modes for a cache-based microprocessor system
US6108229A (en) * 1996-05-24 2000-08-22 Shau; Jeng-Jye High performance embedded semiconductor memory device with multiple dimension first-level bit-lines
US5999474A (en) 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
US6075740A (en) * 1998-10-27 2000-06-13 Monolithic System Technology, Inc. Method and apparatus for increasing the time available for refresh for 1-t SRAM compatible devices

Also Published As

Publication number Publication date
JP2002170384A (ja) 2002-06-14
CN1357891A (zh) 2002-07-10
US6421292B1 (en) 2002-07-16
US20020067649A1 (en) 2002-06-06
KR20020044045A (ko) 2002-06-14
EP1215678A3 (en) 2004-01-21
EP1215678A2 (en) 2002-06-19
TW512343B (en) 2002-12-01
JP3938842B2 (ja) 2007-06-27
KR100664477B1 (ko) 2007-01-04

Similar Documents

Publication Publication Date Title
CN1226749C (zh) 半导体存储器及其存取方法
JP4159280B2 (ja) 半導体記憶装置
US10672443B2 (en) Methods and systems for performing decoding in finFET based memories
CN1221981C (zh) 具有内部刷新的快闪存储器阵列
JP2525112B2 (ja) 誤り訂正回路を備えた不揮発性メモリ装置
US7064990B1 (en) Method and apparatus for implementing multiple column redundancy for memory
US6404696B1 (en) Random access memory with divided memory banks and data read/write architecture therefor
CN1790541A (zh) 堆积式体结构的半导体存储器件和驱动该器件字线的方法
US8295109B2 (en) Replacing defective columns of memory cells in response to external addresses
JP2001023373A (ja) 半導体メモリ装置及びそれに適した駆動信号発生器
KR100624960B1 (ko) 반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드
CN101047022A (zh) 用于避免由于分段字线驱动器电路中的浮动字线而导致的失灵的本地字线驱动器电路
US20210374066A1 (en) Memory system with a predictable read latency from media with a long write latency
US20210223996A1 (en) Processing-in-memory (pim) devices
CN1512509A (zh) 应用非易失性铁电存储器的交错控制装置
CN1855299A (zh) 包含选择线的选择激活的随机存取存储器
US20170358357A1 (en) Memory device and operating method thereof
CN1664952A (zh) 集成电路
KR101190694B1 (ko) 반도체 메모리 장치
CN1459797A (zh) 可转换为双存储单元结构的半导体存储器
CN1503272A (zh) 用于改变在半导体存储器器件中的页长的电路和方法
CN110543430B (zh) 一种使用mram的存储装置
US20220027131A1 (en) Processing-in-memory (pim) devices
US20210208816A1 (en) Processing-in-memory(pim) device
CN1637934A (zh) 存储电路、半导体装置以及电子设备

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081219

Address after: Tokyo, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa, Japan

Patentee before: Fujitsu Ltd.

ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081219

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU LTD

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150525

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150525

Address after: Kanagawa

Patentee after: SOCIONEXT Inc.

Address before: Kanagawa

Patentee before: FUJITSU MICROELECTRONICS Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20051109

Termination date: 20160823

CF01 Termination of patent right due to non-payment of annual fee