CN1223498A

CN1223498A - 由相位累加器控制的电动机驱动系统及其方法

Info

Publication number: CN1223498A
Application number: CN98114877.8A
Authority: CN
Inventors: 戴维·K·克拉芬巴斯; 哈拉尔德·波蒂格; 托马斯·C·韦德
Original assignee: Lexmark International Inc
Current assignee: Lexmark International Inc
Priority date: 1997-05-29
Filing date: 1998-05-29
Publication date: 1999-07-21
Anticipated expiration: 2018-05-29
Also published as: US6006008A; DE69830028D1; DE69830028T2; CN1218469C; TW411664B; EP0893877A2; JPH1175384A; KR19980087510A; EP0893877A3; EP0893877B1; KR100473287B1

Abstract

本发明提供了一种用于DC或BLDC锁相环(PLL)电动机的高分辨率速度控制系统。相位累加器向PLL输入发送时变频率参考信号,其中平均频率以高的精度设置电动机的速度。使用后除法器减少为执行这一功能所需的电路数。

Description

由相位累加器控制的电动机驱动系统及其方法

本发明涉及一种使用相位累加器的用于控制锁相环电动机驱动系统的装置与方法。该系统使被设计用于单速操作的商品化的集成无刷直流电动机装置经过微小的改变便可以进行的高分辨率的速度控制。

各种无刷直流电动机(BLDC)被用于激光打印机。一种这样的无刷直流电动机尤其具有好的成本效果，其包括驱动器和在电路板上的速度控制电路，电路板被集成在电动机装置中。电路包括以恒定频率运行的晶体控制的振荡器。电动机的受控制的速度直接和受控的振荡器的频率有关，因而也是恒定的。

在这种激光打印机中，电动机速度被精确地改变，以实现比固定速度的印刷系统更好的印刷质量。这种较高的印刷质量是用户需要的，尤其是使用高分辨率方式的用户和使用预印刷方式的用户。固定速度的电动机将是不能采用的。不过，希望使用一种电动机，它由现有的固定速度的电动机经微小的改变而得到，从而利用固定速度电动机的成本效果的优点，同时又具有速度控制的优点。

在这些电动机中的晶体振荡器一般运行在几兆赫的频率下。然后把这种时钟信号一般进行降频分割而形成锁相环(PLL)的参考频率。这参考频率然后在PLL中和反馈频率进行比较，反馈频率一般或者是来自和电动机转子相连的编码器的信号，或者是由电动机的永磁体当通过在附近的电路板中刻蚀的电路轨迹上方时所感应的电压而产生的信号。通过二进制计数器进行频率分割，二进制计数器例如可以有10-14级，这样，由从1024到16384变化的系数进行分割。

可以通过利用其有效频率可以改变的信号代替来自晶体振荡器的固定的信号来控制上述电动机的速度。此时电动机的速度将和时钟频率成正比。新的信号应该从外部源供给电动机。这样，对现有的单速的商品化的BLDC电动机装置所需的唯一改变是利用非板上的信号连接替换板上的固定频率晶体或振荡器电路。

利用可变频率可实现的控制的分辨率受到时钟信号源的分辨率的限制。当速度需要被精确地控制时，从在一般电动机控制器中使用的时钟信号得到合适的频率是困难的。

在过去使用了各种方法用以获得直流或BLDC电动机系统的高分辨率的速度控制。

在直流电动机控制系统中使用的最普通的方法是对PLL提供一个低的频率参看时钟。例如，在Lexmark的4039和Optra印刷机的镜电动机控制系统中便使用了这样的装置。在这种系统中，或者使用分离的电动机驱动器，或者必须使用能够接收低频参考信号的电动机驱动器。然而这些方法根据电动机频率，所需的转矩和各种其它系统条件一般都是相当贵的。

较早的一种提供可变的高速参看信号的方法在Maeda等人的美国专利No.4,271,382中披露了。在这种系统中，输出时钟频率通常等于输入晶体频率的一半。然而，有时输出时钟可被抑制若干周期以降低平均时钟速率。此外，输出时钟有时可被从输入晶体频率的一半改变为输入晶体频率本身，以便提高平均时钟速率。在每种情况下，以等于由PLL观测的参考频率的频率进行速度校正。这种时钟打乱/时钟插入方法产生不规则的波形，这将在电动机加速和减速期间引起电动机系统严重的频率波动(即颤动)。此外，把同步数字系统的时钟转换到输出波形上不可避免地会引起输出上的低频干扰，这可能产生EMC问题，可由随后的逻辑作为假的附加时钟观察到。

进行BLDC电动机的精确的速度控制的另一种方法是使用常规的除法器由基于晶体的时钟产生低频参考时钟，并使用频率乘法器PLL电路产生被锁定于低频参考信号的高频信号。然后使用高频参考信号作为电动机控制系统的参考输入。这种类型的双PLL系统已在市场上可得到的集成电路中实现了，但是没有在具有所需的驱动电子电路的集成块中实现。因此，根据双PLL建立的系统将具有较多的元件数。

现有技术的这些和其它的缺点被本发明克服了，本发明涉及一种当可利用的时钟信号的分辨率被限制时实现高分辨率速度控制的装置与方法。本发明的方法可以利用现用的或现有的集成BLDC电动机实现，确保正确的操作。

本发明利用装在现有的任意波形发生器(AWG)中的简单的计数器电路和直接频率合成器，有时叫做直接数字合成器(DDS)。改进型的计数器电路被称为相位累加器，在Saul等人的文章中说明了其在波形合成技术中的应用(IEEE Journal of Solid-State Circuits,Vol.25,No.1,February1990)和(IEE Proceedings-G,Vol.138,No.2,April 1991)。

BLDC电动机比常规的直流电动机功率高，噪音小。在激光打印机中，电动机速度被改变为：半速，以便在1200×1200的分辨率下印刷；最终产品的速度，以便校正误差(补偿反向误差积累)；并压缩预先存在的以为要印在比激光打印机可以印的较大的页上的数据。

本发明的目的在于提供一种高分辨率的速度控制系统，用于细调激光打印机的运行速度，从而实现最好的印刷质量和印刷性能。

本发明的另一个目的在于允许使用同一个硬件完成多个操作点。

本发明的另一个目的在于，提供一种用于DC或BLDC锁相环(PLL)电动机的高分辨率的速度控制系统。

本发明的另一个目的在于，提供一种相位累加器，用于向PLL输入发出时变频率参考信号，其中的平均频率以高的精度设置电动机的速度。

本发明的另一个目的在于，减少通过提供后除法器而实现的功能所需的电路的数量。

本发明的另一个目的在于提供高分辨率的速度控制。

本发明的另一个目的在于实现实时的速度控制。

本发明的另一个目的在于提供一种坚固的设计，以便在将来减少加工时间。

本发明的这些和其它的特点将结合附图进行说明，其中：

图1是说明一般化的简单计数器和相位累加器的示意图；

图2是输出波形图；

图3是本发明的原理图；

图4是表示频率误差对输出频率的关系曲线；以及

图5是由常规的时钟得到的理想输出波形的示波图和使用本发明的电路得到的波形的示波图。

参看图1，其中示出了一个简单的计数器电路10。初始值14加载到计数寄存器14的计数中，然后当前计数每一时钟周期被增加1。当计数寄存器14达到给定的终值时，初值被再加载，并且周期地重复。上述的使一般计数器10从初值加(或减)1到达终值形成一个固定的操作周期。通过比较一般计数器10的计数和在初始计数值与最终计数值之间的比较值，便由计数器10获得规则的波形，计数器10的输出频率等于由一个周期内计数的总数分割的时钟频率。

除去代替固定的增量1每个时钟周期计数增加一个由相位偏移21提供的可选的量之外，相位累加器20的基本操作类似于简单计数器10的操作。此外，和在周期中的某一点重新加载一个初值不同，相位累加器不重新加载。这样，一旦最大计数值被超过，计数值的最高有效位(MSB)以上的计数位便被截去，在计数寄存器22中只剩下其余的部分。这功能可以表示为：

计数_t+1=(计数_t+相位偏移)模2ⁿ，其中

相位偏移=每次计数增加的量，n=计数中的位数。

在下一个周期，计数寄存器22从前一个周期的剩余值继续增加。这种从前面的周期的信息累积提供了记忆效果，这是其操作的关键。该计数可以多种方式利用，但为了产生二进制输出最简单的方法是抽出计数的MSB。位的不同组合，例如第二最高有效位，最小最高有效位，或这种位的任意组合可用于产生二进制输出。由计数的MSB获得的输出波形是一个不规则的波形，在一个长的时间内，它产生平均输出频率为：

F_MSB avg=(F_CLK ^*相位偏移)/2ⁿ，其中

F_MSB avg=在2ⁿ个时钟周期内的平均输出波形频率，

F_CLK=输入时钟频率，

相位偏移=每次计数的增量，n=在该计数中的位数。

虽然从一个输出转移到下一个输出产生的波形是不规则的，但是整个周期至少每2ⁿ个时钟周期重复。此外，相位偏移的有用范围是1至2^n-1，由于大于2^n-1的相位偏移x产生由相位偏移y匹配的图形，其中y=2ⁿ-x，从2^n-1到2ⁿ的每个频率在从1至2^n-1的范围内具有相同的匹配。这一对相位偏移的限制产生的输出频率范围为F_CLK/2ⁿ至F_CLK/2。因为输出频率的分辨率是由单位相位偏移的变化而产生的频率的变化，故用赫兹表示时，分辨率为F_CLK/2ⁿ.因而，通过增加计数器的容量增加绝对分辨率。

相位累加器20的功能可以用简单的例子说明。假定一个3位的计数器，其计数范围是0-7(二进制000-111)。此外，假定对该计数所选的相位偏移是3(二进制011)。这样，在下一个周期的计数等于3加上先前周期的计数值，模8。如果计数寄存器22的初值是0，相位累加器的计数值将每个时钟增加3而经过下列的值：

0,3,6,1,4,7,2,5,0,...(当然，对于值6,4,7和5,MSB为1)

在8个计数的整个周期内，计数的MSB的平均输出频率为：

F_MSB avg=(F_CLK ^*3)/8。

输出波形如图2所示。其中把获得的波形和在3/8的输入时钟波形的频率下操作的理想时钟作了对照。此外，图2以时钟的正边缘表示累积的边缘-速率误差的大小和持续时间。

如图2所示，获得的输出波形有些不规则。不过，和Maeda等人的专利中提出的时钟打乱/时钟插入方法相比，上升沿出现的速率还是相当规则的。在那种方法中，累积的边缘速率误差可以成为非常大的值。使用相位累加器方法，输出波形的每个边缘发生在当使用理想参考频率应该出现边缘时的一个时钟周期(或离散采样)之内。上述是使用数字电路可以获得的最可能的性能，数字电路的时钟频率是所需输出频率的非整数倍。

本发明的一种实现方式如图3所示。BLDC系统30包括由参考频率发生电路34控制的集成的BLDC电动机装置32，参考频率发生电路34包括晶体振荡器36，相位累加器38，其具有14位的计数器37和可选择的相位累加器MSB的后除法器40。

虽然图3和说明部分参考使用PLL42控制速度的集成的电动机装置32，但是也存在其它的速度控制方法。这些方法当中主要的方法是通常用于直流电动机控制集成电路中的速度鉴别系统。本发明同样适用于这类系统。

图3所示的后除法器40对于在尽可能宽的范围内保持速度精度是一个关键的特征。后除法器40使得相位累加器38的输出可以选择地除以系数2,3,4或直接通过(即除以1的方式)。结果，送到BLDC电动机装置32的参考时钟具有的平均输出频率是：

F_REFCLK Avg=(F_CLK ^*相位偏移)/(2ⁿ*后除数)，其中

F_REFCLK Avg=送到BLDC电动机装置的平均参考频率，

F_CLK=输入时钟频率，

相位偏移=每次计数的增量，n=计数中的位数，以及

后除数=从1-4的整数。

这样，由图3所示的系统得到的电动机轴的频率由下式决定：

F_MOTOR=(F_CLK ^*相位偏移)/(2ⁿ*后除数*电动机IC频率除数*电动机反馈比)，其中

电动机IC频率除数=在BLDC驱动器内设置的分割比，通常的范围为1024至16384，

电动机反馈比=编码器即霍尔效应检测器的周期，或电动机轴的每周频率产生的反馈波形之间的比，范围一般为3至50。

如上所述，相位累加器38具有的频率范围为F_CLK/2ⁿ-F_CLK/2，分辨率为F_CLK/2ⁿ。在输出频率的范围内绝对分辨率是恒定的，但是，在许多应用中，相对分辨率是重要的。此处把相对分辨率定义为借助于改变输出频率一个尽可能小的量，或绝对分辨率，而引起的输出频率的变化的百分数。对于相位累加器38，相对分辨率和输出频率成反比。因此，如果输出频率被选择为最大输出频率的一半，则相对分辨率大致为两倍。类似地，如果输出频率被选择为最大输出频率的十分之一，则分辨率大致为10倍。

通过使用可编程的二进制除法器级作为相位累加器38和电动机控制电路44之间的后除法器40，在等于二进制乘法器的位数加1的若干倍频程内，相对分辨率的降低可以减少到二倍或更小。置于相位累加器38的输出的任何除法器将按同一系数减少输出频率和绝对分辨率。这样，当这样使用除法器，使得相位累加器38总是在其最高的操作倍频程内操作时，则相对分辨率总是大于2^n-1或百分数100％*(2^n-1)。累加器将以牺牲相对分辨率为代价可在较低的相位偏移值下操作。

正如未被除的相位累加器MSB信号一样，当和具有相同的平均相位的理想时钟比较时，输出信号的最大定时误差被限制为相位累加器38的输入时钟36的正负半周期。如果和随机相位的理想时钟比较，则定时误差将具有相位累加器38的输入时钟36的一个周期的最大值。

相位累加器38对获得的最终频率误差的影响如图4所示。图4中示出了由后除法器40除以1(右段)，除以2(中段)和除以4(左段)而获得的误差的减小。实际上，后除法器40允许相位累加器38以从2^n-2到2^n-1的相位偏移值操作。因为后除法器40允许相位偏移46在较高的值下操作，步的跳跃(一步是当相位偏移增加1时的频率差)将产生输出速度中的较小的相对误差。量化频率误差(即最大的不可避免的误差)等于输出频率的半步除以输出频率乘以100％，或者：{1/2[(F_CLK/2ⁿ)^*(相位偏移+1)-(F_CLK/2ⁿ)^*(相位偏移)]/[(F_CLK/2ⁿ)^*(相位偏移+相位偏移+1)1/2}^*10090，其中对于大的相位偏移，可以简化为

量化频率误差=(1/(2^*相位偏移))^*100％

注意虽然图4只表示使用1,2，和4的分割比，但也可使用其它的整数值。

图5所示的示波器波形用于比较来自常规时钟的理想的9.786MHz输出波形50和使用本发明的电路产生的波形52，其中本发明的电路具有22.368MHz的频率，从而产生9.786Mhz的平均时钟波形。所示的例子每16个基本时钟沿重复一次。在本例中，没有使用后除法器。在这期间，产生了7个输出波形的上升沿。图5所示的本例中的光标表示，在发生7个常规时钟的完整周期期间，本发明的电路也发生了7个完整的周期。其它的例子将以22.368MHz基本时钟的较大的或较小的周期重复，但概念是相同的。如前所述，积累的正边沿误差不会超过一个输入时钟周期。

例子

本电动机系统的一个实施例使用以下的值：

F_CLK=22.36875MHZ，

相位偏移=从2¹²=4096到2¹³=8192的任何整数，

n=14，故2ⁿ=16,384，

后除数=1到4的整数

电动机IC频率除数=2¹³=8192，

电动机反馈比=45

这样，对本例，送到BLDC电动机装置的波形频率平均为：F_REFCLK Avg=(1365^*相位偏移)/后除数最终的电动机轴频率是：F_MOTOR=(22.36875MHZ*相位偏移)/(16384*后除数*8192*45)，或

F_MOTOR=相位偏移/(270.01*后除数)Hz

对于本应用通常的电动机频率范围大约为每秒13至40转。

为确定由对PLL的参考输入而产生的误差，必须考虑在BLDC电动机控制IC内发生的参考频率，其是：

F_REFERENCE=(F_CLK*相位偏移)/(2ⁿ*后除数^*电动机IC频率除数)，或

F_REFERENCE=相位偏移/(6.000*后除数)Hz

在所需的电动机操作范围内，参考频率大约为500-1200赫兹。为保证最终误差为最小，如图4所示，对于500-683赫兹的参考频率，选择后除数2，对于从683-1200的参考频率，选择后除数1。已知不同的电动机IC频率除数或由不同电动机提供的电动机反馈比，可以选择其它后除数的值。

为了知道示例的系统和理想时钟相比时是如何的好，两个最大的误差是量化频率误差和最大边沿定时误差。

如上所述，量化频率误差等于1/(2^*相位偏移)，并且表示由于必须对相位偏移选择一个整数而会使系统的平均频率可以离开所需频率多么远。当相位偏移达到其最小值时，发生最大量化频率误差(MQFE)。利用后除法器可得到最小的相位偏移为2^n-2或4096。这样，对于和后除法器一起使用的14位的累加器，MQFE是：

MQFE=(1/(2^*最大相位偏移))×100％=(1/8192)^*100％=.0122％

最大边沿定时误差(METE)是和理想时钟相比时，在系统输出的任何给定的边沿可以观察到的延迟。当相位偏移为最小值2^n-2时，METE等于相位累加器的输入时钟的一个周期。在本例中，METE=44.7nS。因此，输出信号的任何给定的边沿可以滞后于理想信号44.7nS之多。在使用从MSB的输出信号分割的信号作为参考的电动机控制器的情况下，这延迟代表电动机系统的随机相位误差。在电动机控制PLL在1200赫兹下操作的情况下，时间=833μS=.0000536周期=.00536％，或很小的量。

这样，本发明的电路使用商品化的部件提供了所需的功能而没有在电动机系统中引入可以察觉的误差。

已经描述了本发明的几个实施例，应该理解，根据上面的说明，本领域的技术人员可以作出各种改变和改型。例如，本发明不限于打印机的电动机控制，同样适用于运输机，材料处理设备或任何其它要求精细的实时的电动机控制的情况。本发明同样适用于BLDC电动机和其它DC电动机。此外，后除数可以是1-4之外的整数。因此，应该理解，所有这些改变和改型都落在所附权利要求限定的本发明的范围内。

Claims

1、一种用于直流电动机的高分辨率速度控制的装置，包括：

电动机控制电路；以及

具有大于1的相位偏移的向所述电动机控制电路的输入发出时变频率参考信号的相位累加器。

2、如权利要求1所述的用于直流电动机的高分辨率速度控制的装置，还包括后除法器，用于减少所需的电路数，其中平均频率设置具有高精度的所述电动机的速度。

3、如权利要求1所述的用于直流电动机的高分辨率速度控制的装置，其中所述相位累加器具有在每个时钟周期增加一个可变的量的计数器。

4、如权利要求3所述的用于直流电动机的高分辨率速度控制的装置，其中所述相位累加器永不重新加载，使得一旦超过最大计数值，在最高有效位以上的所述计数的位便被截尾，只剩下下面定义的剩余部分：

计数_t+1=(计数_t+相位偏移)模2ⁿ，其中

相位偏移=每次计数增加的量，n=构成所述计数的位数。

5、如权利要求4所述的用于直流电动机的高分辨率速度控制的装置，其中在下一个周期，所述计数从所述剩余部分继续增加，以便提供记忆效果。

6、如权利要求5所述的用于直流电动机的高分辨率速度控制的装置，其中所述计数通过抽出所述计数的最高有效位被用于产生二进制输出。

7、如权利要求6所述的用于直流电动机的高分辨率速度控制的装置，其中从所述计数的所述最高有效位获得的输出波形是不规则波形，其在一个长的时间内，产生一个平均输出频率：

F_MSB avg=(F_CLK ^*相位偏移)/2ⁿ，其中

F_MSB avg=在2ⁿ个时钟周期内的平均输出波形频率，

F_CLK=输入时钟频率。

8、如权利要求7所述的用于直流电动机的高分辨率速度控制的装置，其中至少每2ⁿ个时钟周期重复一个整周期，并且其中输出频率的分辨率由通过所述相位偏移改变1而产生的频率的变化确定，从而产生最终的绝对分辨率F_CLK/2ⁿ赫兹。

9、如权利要求1所述的用于直流电动机的高分辨率速度控制的装置，其中所述电动机控制电路包括锁相环。

10、一种用于直流电动机系统的高分辨率速度控制的装置，包括：

由参考频率产生电路控制的直流电动机装置，所述参考频率产生电路包括：

具有大于1的相位偏移的相位累加器，以及

用于驱动所述相位累加器的晶体振荡器。

11、如权利要求10所述的用于直流电动机系统的高分辨率速度控制的装置，还包括根据所述相位累加器的输出可选择的后除法器。

12、如权利要求10所述的用于直流电动机系统的高分辨率速度控制的装置，其中所述直流电动机装置是集成的直流电动机装置。

13、如权利要求11所述的用于直流电动机系统的高分辨率速度控制的装置，其中所述后除法器至少基于最高有效位。

14、如权利要求10所述的用于直流电动机系统的高分辨率速度控制的装置，还包括用于控制所述集成的直流电动机的速度的锁相环。

15、如权利要求10所述的用于直流电动机系统的高分辨率速度控制的装置，还包括用于控制所述直流电动机的速度的速度鉴别器系统。

16、如权利要求10所述的用于直流电动机系统的高分辨率速度控制的装置，还包括后除法器，用于在一个宽的范围内保持整个速度精度。

17、如权利要求16所述的用于直流电动机系统的高分辨率速度控制的装置，其中所述后除法器允许所述相位累加器的输出选择地除以一个整数。

18、如权利要求17所述的用于直流电动机系统的高分辨率速度控制的装置，其中被送到所述直流电动机的最终参考时钟具有以下的平均输出频率：

F_REFCLKAvg=(F_CLK ^*相位偏移)/2ⁿ*后除数，其中

F_REFCLKAvg=送到所述DC电动机的平均参考频率，

F_CLK=输入时钟频率，

相位偏移=每次计数的增量，n=计数中的位数，以及

后除数=一个整数。

19、如权利要求18所述的用于直流电动机系统的高分辨率速度控制的装置，其中电动机轴频率由下式确定：

电动机IC频率除数=在所述DC电动机驱动器内设置的分割比，

电动机反馈比=编码器即霍尔效应检测器的一个周期和所述电动机轴的每个整周产生反馈波形的频率之间的比。

20、如权利要求10所述的用于直流电动机系统的高分辨率速度控制的装置，其中所述相位累加器具有和输出频率成反比的相对分辨率。

21、如权利要求10所述的用于直流电动机系统的高分辨率速度控制的装置，还包括设置在所述相位累加器和所述直流电动机装置之间的可编程的二进制除法器，用于把所述相对分辨率的变劣减到最小。

22、如权利要求21所述的用于直流电动机系统的高分辨率速度控制的装置，其中当与具有相等的平均相位的理想时钟进行比较时，所述输出信号的最大定时误差被限制于所述相位累加器输入时钟的一个周期的正负半周。