CN1223404A - 半导体集成电路 - Google Patents

Abstract

一种包含附加用户逻辑电路的微型计算机,在微型计算机内部测试模式中可独立地对附加用户逻辑电路和微型计算机进行测试。在附加用户逻辑电路和微型计算机之间提供有一个专用连接逻辑电路,其与微型计算机的一条内部总线耦合。为测试附加用户逻辑电路,使用一个读出/写入信号和微型计算机的一个总线/端口转换接头实现读出/写入操作。同时,在专用连接逻辑电路中提供有一个总线检测寄存器。为测试微型计算机,检测寄存器的一个输出被读出至专用连接逻辑电路的一条总线从而进行总线检测。

Description

半导体集成电路

本发明涉及一种具有微型计算机和用户逻辑电路的半导体集成电路。更具体地说，是涉及一种通过总线在微型计算机上附加一个新的逻辑电路的半导体集成电路。

如果在一种常规的此类型集成电路中，一个已有的微型计算机与一个附加的逻辑电路相连，则需在微型计算机和该附加逻辑电路的一条外部总线之间提供一个专用连接逻辑电路，微型计算机通过其一条外部总线/端口转换接头与该专用连接逻辑电路相连，而附加用户逻辑电路通过其外部总线与该专用连接逻辑电路相连，以上所述参见日本专利公开JP-A-58141。为恢复微型计算机因以上连接失去的端口功能，该专用连接逻辑电路被给予了端口模拟功能。

但是，以上所述的常规技术有以下缺陷：

第一个不便之处在于，日本专利公开JP-A-58141中的提出的集成电路其芯片整体的电路规模变大，因而阻碍了集成电路尺寸和成本的降低。

其原因是，由于专用连接逻辑电路作为扩展置于微型计算机的总线/端口转换接头的外侧，因此端口功能被同时给予了微型计算机和专用连接逻辑电路。

具体地说，日本专利公开JP-A-58141的图2中显示了一个专用逻辑电路的例子，该专利公开的图1中的计算机的一个总线/端口转换接头(该专利公开图1中的3)同时包含开关部分(该专利公开图2中的SW12和SW13)和一个锁存器(该专利公开图2中的16)，因而在同一芯片中存在两个具有相同功能的电路。

第二个缺陷是，在以上所述的日本专利公开JP-A-58141中提出的集成电路中，如要对一个芯片中的所有部分进行检测，则需一个工作于单片模式下的测试模式，即处于由微型计算机中的CPU直接控制附加用户逻辑电路的状态下。

其原因是，芯片中的一个部分不能在非单片模式下工作。更具体地说，专用连接逻辑电路的一个用于连接微型计算机总线和附加用户逻辑电路总线的开关(日本专利公开JP-A-58141的图2中的开关11)在非单片模式下无法被驱动，因此需要一个专用的测试模式。

第三个缺陷是，日本专利公开JP-A-58141第二实施例中显示的集成电路如果在附加逻辑电路测试模式下驱动，则芯片需要大量的外部接头。

其原因是，附加用户逻辑电路输出的中断请求信号需经芯片的外部接头输出。

因此，本发明的一个目的是，提供一种尺寸和重量减小的集成电路，通过去除常规集成电路的专用连接逻辑电路中的用于实现端口模拟功能的转换开关或一个端口信号锁存器，以简化电路，从而降低电路的尺寸和重量。

本发明的另一个目的是提供一种集成电路，其中，对专用连接逻辑电路的操作测试(原来需要大量操作步骤以准备测试模式)得到了简化，使得集成电路的生产率和可靠性的提高成为可能。

本发明的另一个目的是提供一种集成电路，使前述常规集成电路在测试模式中一个芯片的外部接头数减小，使得集成电路的尺寸和重量的降低成为可能。

为了完成以上目的，本发明的一个方案提供了一种在一个半导体芯片中具有一个微型计算机和一个附加用户逻辑电路的集成电路，还包括一个连接微型计算机和用户逻辑电路的专用连接逻辑电路，其中微型计算机有一个端口电路与一个外部接头相连。该端口电路可通过外部接头从芯片外部输入数据或向芯片外部输出数据，端口电路与微型计算机内部的一条第一总线相连。专用连接逻辑电路与用于连接附加用户逻辑电路的第二总线以及微型计算机内部的第一总线相连。对附加用户逻辑电路的读取和写入是通过与微型计算机端口电路相连的接头实现的。

在本发明的集成电路中，连接微型计算机和附加用户逻辑电路的专用连接逻辑电路具有一个总线检测寄存器，该寄存器用于检测用于连接附加用户逻辑电路的第二总线是否工作正常。总线检测寄存器的位宽设为与第二总线的数据传输宽度相同。总线检测寄存器被分配给规定的地址用以从微型计算机读出或写入数据，经第一和第二总线还可从微型计算机读出或写入一个选择数据。

基于本发明的第三方案的集成电路中，附加用户逻辑电路向微型计算机输出一个中断请求信号。用于连接微型计算机和附加用户逻辑电路的专用接口电路有一个中断请求传输电路，用于将附加用户逻辑电路输出的中断请求信号传输至微型计算机和一个中断请求信号检测寄存器。中断请求信号检测寄存器有与中断请求信号个数对应的多个数据位。一个选择值被允许自微型计算机写入中断请求信号检测寄存器的每个数据位。在该集成电路中还提供有一个用于将代替中断请求信号的寄存器各数据位的输出传输至微型计算机的电路。

在本发明的另一方案中，提供了一种在一个半导体芯片中具有一个微型计算机和一个附加用户逻辑电路的半导体集成电路，一个直接与微型计算机的一条内部总线相连的专用连接逻辑电路置于附加用户逻辑电路和微型计算机之间。在对附加用户逻辑电路的测试期间，附加逻辑电路不受微型计算机的CPU的控制，通过使用微型计算机的总线/端口转换接头和读出/写入控制信号，从外部经前述内部总线和专用连接逻辑电路对附加用户逻辑电路进行读出或写入操作。本发明的其它特征参见所附的权利要求。

图1是显示本发明的实施例的整体结构的方框图。

图2是显示本发明的实施例的详细结构的方框图。

图3是显示本发明的实施例的工作模式。

图4显示本发明的实施例多个部分工作状态的真值表。

图5是显示本发明的实施例的读出操作的时序图。

图6是显示本发明的实施例的写入操作的时序图。

图7是显示本发明的第二实施例的结构的方框图。

图8显示本发明第二实施例的工作模式。

下面对本发明的优选实施例进行说明。在优选实施例中，基于本发明的半导体集成电路在不使用中央处理单元的情况下，实现了从芯片外部经微型计算机的一条内部总线对附加用户逻辑电路的读出和写入操作。更具体地说，该半导体集成电路包括：一个专用连接逻辑电路(图1中的4)，作为直接将附加用户逻辑电路和微型计算机的内部总线(图1中的30)连接的装置；一个端口电路(图1中的31)，作为从作为芯片外部接头的一个总线/端口转换外部接头(图1中的3)到微型计算机的一条内部总线(图1中的30)的读出和写入装置。

在优选实施例中，以使测试方便为目的对连接微型计算机的内部总线和附加用户逻辑电路的开关部分进行了设置。更具体地说，在连接附加用户逻辑电路的专用连接逻辑电路(图2中的4)的内部，设置有一个总线检测寄存器(图2中的50)，作为校验连接附加用户逻辑电路(图2中的5)的总线(图2中的7)的装置。

在本发明的另一个实施例中，提供了一个用于中断请求信号和微型计算机的端口功能的多路转换器(图7中的63)，作为在测试模式中从外部校验来自附加用户逻辑电路(图7中的5)的中断请求信号(图7中的69)的装置。该实施例还提供了一个检测寄存器(图7中的65)，作为以中断请求信号驱动微型计算机中断控制器的装置；以及一个用于检测寄存器输出和来自附加用户逻辑电路的中断请求信号的多路转换器。

在前述本发明实施例中，由于从芯片外部对附加用户逻辑电路的读出或写入操作是使用普通微型计算机具备的内部总线和端口电路实现的，因此没有必要在专用连接逻辑电路内部提供常规情况下需要的端口模拟功能。

由于可通过从微型计算机向总线检测寄存器写入一个选择值，从微型计算机测试与附加用户逻辑电路连接的总线，所以可用同样的方式测试专用于连接的接口内部的总线转换开关，而不必考虑附加用户逻辑电路的类型。

同样，在负载测试模式中，来自附加用户逻辑电路的中断请求信号由微型计算机的端口功能接头进行多路转换后输出，使用检测寄存器对向微型计算机的中断请求信号进行测试，因而芯片的外部接头数量可比常规数量降低。

图1显示本发明实施例的整体结构的方框图。参见图1，本发明的实施例包括：一个微型计算机1，一个附加用户逻辑电路5和一个连接微型计算机1和附加用户逻辑电路5的专用连接逻辑电路4。

微型计算机1有一个总线/端口转换外部接头3和一条内部总线30。专用连接逻辑电路4直接与微型计算机1的内部总线30相连。还提供有自微型计算机1以数据输入/输出方式访问附加用户逻辑电路5的控制信号组61和62。

在本发明的实施例中，所述集成电路至少有两种工作模式，一种是“常规工作模式”，另一种是“附加用户逻辑电路测试模式”。该模式可通过例如一个与芯片外部相连的测试输入接头等进行设置。

在常规工作模式中，附加用户逻辑电路5只能由微型计算机1内部的中央处理单元35(图2)访问。在该模式中，总线/端口转换外部接头3可作为一条总线连接外设，例如在微型计算机1外部的一个存储器(未显示)，或一个外设芯片，或是当没有芯片之类的外设连接时作为一个端口使用。在该模式中，内部总线30和读出/写入控制信号组61,62由微型计算机1内部的中央处理单元控制。

在附加用户逻辑电路测试模式中，附加用户逻辑电路5不再由微型计算机1内部的中央处理单元控制，使得可以通过总线/端口转换外部接头3从芯片外部对附加用户逻辑电路直接进行访问。此时，内部总线30也不由微型计算机1内部的中央处理单元控制。

为控制芯片外部对附加用户逻辑电路5的读出/写入操作，电路中使用了模式设置接头32和34。芯片外部对读出/写入控制信号组61,62的控制也是通过模式设置接头32和34进行的。

下面参考附图对本发明的优选实施例进行说明。

图1显示本发明的一个实施例的结构。在图1中，微型计算机1是一个单片微型计算机，其处理单元和一个专用功能块集成在一个芯片上。

微型计算机1包括：一组输入/输出接头2，一个总线/端口转换外部接头3，一条内部总线30，一个端口电路31，第一和第二输入接头9,10，模式设置接头31,33,34，和一组控制信号(信号线)61。

该组控制信号61用于控制微型计算机1对专用连接逻辑电路4的写入和读出操作。

专用连接逻辑电路4直接与内部总线30连接，用于微型计算机中地址和数据的传输。专用连接逻辑电路4有一个用于微型计算机1对附加用户逻辑电路5的访问的总线7，以及一组读出和写入控制信号接头(线)62。

附加用户逻辑电路5包括：地址/数据总线7，一组读出和写入控制信号接头62，一个与芯片外部连接的输入/输出接头6。

图2是显示微型计算机1和专用连接逻辑电路4的详细结构的方框图。

参见图2，微型计算机1包括一个中央处理单元35，内部总线30，一个端口电路31，一个存取控制电路60。内部总线30分别与中央处理单元35，端口电路31，存取控制电路60和专用连接逻辑电路4连接。

专用连接逻辑电路4包括：一个写入/读出控制电路45，一个地址锁存器46，总线缓冲寄存器47和49，一个总线检测寄存器50。

在本发明的集成电路中，微型计算机1的内部总线30是地址/数据多路转换型的总线，而附加用户逻辑电路5的总线是地址/数据分离型的总线，其总线分为一条数据总线7a和一条地址总线7b。因此，在专用连接逻辑电路4的内部有一个地址锁存器46用于多路转换总线与分离总线之间的转换。

附加用户逻辑电路5还包括一个总线检测寄存器50，用于改善对专用连接逻辑电路4的检测的检错率。

下面对本发明实施例的工作过程详细说明。

在实施例中，微型计算机1的工作模式由第一和第二测试输入接头9,10决定。如图3所示，如果第一测试输入接头9为逻辑值“0”，则工作模式被设为“常规工作模式”；而如果第一测试输入接头9为逻辑值“1”时，工作模式被设为“负载测试模式”。

以上两种模式再经第二测试输入接头10设置为更细的模式。即，“常规工作模式”被设置为“单片工作模式”和“外部控制模式”，而“负载测试模式”被设置为“微型计算机测试模式”和“附加用户逻辑电路测试模式”。

在常规工作模式中，实施例中的微型计算机1在复位后立即从其内部的ROM中检索一个命令。反之，在负载测试模式的微型计算机测试模式中，微型计算机1在复位后立即从芯片外部检索一个命令。在附加用户逻辑电路测试模式中，可从芯片外部访问该逻辑电路，即可进行数据的输入/输出。

在常规工作模式和微型计算机测试模式中，只能由微型计算机1内部的中央处理单元35对附加用户逻辑电路5进行访问，即对其输入或输出数据。在附加用户逻辑电路测试模式中，只能从集成电路外部对附加用户逻辑电路5进行访问。

在该模式中，内部总线30以及读出和写入控制信号组61,62由微型计算机1内部的中央处理单元35控制。

而且，如果在常规工作模式中第二测试输入接头10为逻辑值“1”，则单片微型计算机1工作在外部扩展模式。即，此时总线/端口转换接头3作为连接微型计算机1外部的存储器或外设芯片的总线。

相反，如果在常规工作模式中，第二输入接头10为逻辑值“0”，则总线/端口转换外部接头3作为端口使用。

在常规工作模式下工作时，中央处理单元35对端口电路31和专用连接逻辑电路4的读出和写入操作可以经内部总线30完成。

在常规工作模式和微型计算机测试模式中，微型计算机中的读出/写入控制电路60将中央处理单元35输出的控制信号42,43,44的值传送至控制信号线61a,62b,63c。而在附加用户逻辑电路测试模式中，则将作为外部接头的模式接头32,33,34的值传送至控制信号线61a,62b,63c。

专用连接逻辑电路4中的读出/写入控制电路45连续地将控制信号61a,62b,63c传送到专用连接逻辑电路4中使用的控制信号线54,55，同时，在不依赖于工作模式的条件下将控制信号61a,61b传送到进入专用连接逻辑电路的控制信号线62a,62b。

下面对在常规工作模式和微型计算机测试模式中对附加用户逻辑电路5的读出和写入操作进行说明。

在这两种模式中，控制信号42,43,44的状态被传送至控制信号线61a,61b,61c。另一方面，端口控制信号39,40,41由一个读出/写入控制电路60的内部寄存器的状态控制。

在第一周期中，由中央处理单元35输出的一个地址经内部总线30传送。此时，中央处理单元35输出的控制信号44(地址脉冲)被激活。读出/写入控制电路60将控制信号44的状态传送至控制信号线61c，使得内部总线30中的一个地址信号被传送到一个地址锁存器46。当控制信号44被抑制后，一个地址信号被地址锁存器46锁存。该地址信号经地址总线7b被传送到附加用户逻辑电路5。

在第二周期中，数据由内部总线30传送。此时，控制信号42(读取脉冲)和控制信号43(写入脉冲)分别被激活用于信号读出和写入。微型计算机1内部的读出/写入控制电路60将控制信号42,43的状态分别传送到控制信号线61a,61b。

专用连接逻辑电路4中的读出/写入控制电路45将控制信号61b的状态传送到控制信号线54,62b，而将控制信号61a的状态传送到控制信号线55和62a。为进行读出操作，控制信号线54被抑制，而控制信号线55被激活，同时，总线缓冲寄存器47不驱动数据总线7a，而总线缓冲寄存器48驱动内部总线30。

在写操作中，控制信号线54被激活，而控制信号线55被抑制，同时，总线缓冲寄存器47驱动数据总线7a，而总线缓冲寄存器48不驱动内部总线30。

因此，在读出操作中，附加用户逻辑电路5的输出数据先后经数据总线7a，总线缓冲寄存器48和内部总线30被传送至中央处理单元35。

以上是在常规工作模式中对附加用户逻辑电路5的读出或写入操作的说明。

下面对在附加用户逻辑电路测试模式中芯片外部对该逻辑电路的读出和写入操作进行说明。图4显示的是各个部分的工作状态的真值表。

当芯片工作在附加用户逻辑电路测试模式中时，端口电路31对专用连接逻辑电路4的读出/写入操作可经内部总线30进行。该读出/写入操作由微型计算机1的读出/写入控制电路60控制。

在该模式中，模式接头32,33,34的状态被分别传送至控制信号线61a,61b,61c。应注意，端口控制信号39,40,41是由模式接头32,33,34共同控制的。

图5和6分别显示的是该模式中读出操作和写入操作的时序图。

在第一周期中，一个由总线/端口转换接头3进入的地址经内部总线30被传送到地址总线7b。此时，模式设置接头34(地址脉冲)被激活，而模式设置接头32(读取脉冲)和模式设置接头33(写入脉冲)被抑制。

读出/写入控制电路60将模式设置接头34的状态传送到控制信号线40和61c，同时将模式设置接头32的状态传送到控制信号线41和61a，并且总线缓冲寄存器36驱动内部总线30，而总线缓冲寄存器37不驱动总线/端口转换外部接头3。

因此，总线/端口转换外部接头发出的地址信号经内部总线30被传送到地址锁存器46。当控制信号34被抑制时，地址信号被地址锁存器46锁存。该地址信号经地址总线7b被传送至附加用户逻辑电路5。

在第二周期中，数据由内部总线30传送。此时，模式设置接头34(地址脉冲)被抑制。为进行读出操作，如果模式设置接头32(读出脉冲)被激活，则微型计算机1中的读出/写入控制电路60将模式设置接头32的状态传送至控制信号线39,41和61a，同时，端口锁存器38处于数据-直通状态，总线缓冲寄存器37和36分别处于驱动和不驱动状态。

在进行写操作时，如果模式设置接头33(写入脉冲)被激活，则微型计算机1中的读出/写入控制电路60将模式设置接头33的状态传送到控制信号线40,61b，同时总线缓冲寄存器36,37分别处于驱动状态和不驱动状态。

专用连接逻辑电路4中的读出/写入控制电路45将控制信号61b的状态传送到控制信号线54,62b，而将控制信号61a传送到控制信号线55和62a。

在进行读操作时，控制信号54,55分别被抑制和激活，同时总线缓冲寄存器47不驱动数据总线7a，总线缓冲寄存器48驱动内部总线30。

在进行写操作时，控制信号54被激活，而控制信号55被抑制，同时总线缓冲寄存器47驱动数据总线7a，总线缓冲寄存器48不驱动内部总线30。

因此，在读出操作中，附加用户逻辑电路5输出的数据先后通过数据总线7a，总线缓冲寄存器48，内部总线30，端口锁存器38和总线缓冲寄存器37，从而在总线/端口转换外部接头3输出。

在写操作中，进入总线/端口转换外部接头3的数据先后经总线缓冲寄存器36，内部总线30，总线缓冲寄存器47和数据总线7a，从而输入至附加用户逻辑电路5。

以上所述是在附加用户逻辑电路测试模式中对附加用户逻辑电路5的读出或写入操作的说明。

下面对基于本发明的一个总线检测寄存器的实施例进行说明，该寄存器用于对与附加用户逻辑电路相连的一条总线进行检测。

参见图2，总线检测寄存器50的输入端和连接至附加用户逻辑电路5的数据总线7a相连，而其输出端经总线缓冲寄存器49连接至数据总线7a。

总线检测寄存器50的写控制信号56和总线缓冲寄存器49的驱动控制信号57由专用连接逻辑电路4中的读出/写入控制电路45产生。总线检测寄存器50的读出/写入地址由控制电路45分配。该地址分配使得总线各位的常置0或常置1故障可以被检测出，即如果地址为8位，则既可以以十六进制数55进行访问也可以以十六进制数AA进行访问。

控制信号56由控制信号61a的输出和控制电路45内部的地址解码器的输出的逻辑结果产生。控制信号57由控制信号61b的输出和控制电路45内部的地址解码器的输出的逻辑结果产生。

下面对使用总线检测寄存器50检测故障的步骤进行说明。

如果总线检测寄存器50的数据宽度是8位，地址被冗余地分配给十六进制数55和AA，则随后的过程是：首先，十六进制数据55被写入十六进制地址55。而后读出十六进制地址AA以校验该数据是十六进制数55。接着，将十六进制数据AA写入十六进制地址AA以校验该数据是十六进制数AA。

以上操作可以检测数据总线7a和地址总线每一位的常置0和常置1故障。

参考图7和图8，在该实施例中，附加用户逻辑电路5产生的一个中断信号被输出到中央处理单元35。图7中只显示了用于说明中断的部分电路，总线及其类似电路结构与图1和图2中的相同。图8显示本实施例的操作模式表。

参见图7，中断请求输出69经专用连接逻辑电路4连接到微型计算机1。中断请求信号69(69a,69b)和中断检测寄存器65输出的检测信号70(70a,70b)经一个多路转换器71选择传送到中断请求输入68(68a,68b)。中断请求输入68被供给至微型计算机1中的中断控制器64，同时还被供给至微型计算机1中的端口电路31。在端口电路31内部，中断请求输入68(68a,68b)和端口锁存器38的一个输出经多路转换器63选择传送至输入/输出接头67(67a,67b)。

专用于连接逻辑电路4中的多路转换器71对其两个输入信号的选择以及端口电路31中的多路转换器63对其两个输入信号的选择是由读出/写入控制电路60输出的控制信号控制的。

端口电路31中的多路转换器63在附加用户逻辑电路测试模式中选择中断请求信号68，在其它模式中选择端口锁存器38的输出。专用连接逻辑电路4中的多路转换器71在微型计算机测试模式中选择中断检测寄存器65的输出70，在其它模式中选择附加用户逻辑电路输出的中断请求输出69。

中断检测寄存器65与数据总线7a连接，并且可以象总线检测寄存器(图2中的50)一样与中央处理单元35之间进行读写操作。

下面说明对中断请求输出信号69和中断请求输入信号68的检测过程。

为检测中断请求输出信号69，第一和第二测试输入接头9,10将集成电路设置为附加用户逻辑电路测试模式。

从集成电路外部对附加用户逻辑电路5访问，使其产生一个中断请求。该激活的中断请求信号经多路转换器71，中断请求输入68，电路转换器63和输入/输出接头67输出到集成电路外部，从而被检测到。

为检测中断请求输入信号，测试输入接头9,10将集成电路设置为微型计算机测试模式。如果中断检测寄存器35的对应位被中央处理单元35设定，被多路转换器71设定的位被选中来激活中断请求输入68。产生的中断请求信号被传送至中断控制器中的中断请求寄存器以设置寄存器中的对应位，再经中央处理单元35读出后将读出状态传送至输入/输出接头组2用以检测。

如上所述，本发明具有以下有益效果：

本发明的第一个效果是，集成电路的面积可以减小，从而实现了尺寸的降低和质量的减轻。

其原因是，在本发明中，专用连接逻辑电路中省去了端口模拟功能，使得集成电路的芯片面积减小。

本发明的第二个效果是，提高了集成电路的可靠性。

这是因为，在本发明中，在专用连接逻辑电路中提供的总线检测寄存器可以对连接微型计算机中的内部总线和附加用户逻辑电路中的总线的开关元件进行检测。

本发明的第三个效果是，集成电路的接头数的减小提高了其可靠性。

这是因为，在本发明中，附加用户逻辑电路输出的中断请求信号的检测输出与微型计算机的端口功能同步使用，以检测寄存器(而不是输出接头)的输出作为向微型计算机中中断控制器输入的中断请求信号，从而降低了输出接头的数量。同时还提供了中断请求信号的检测寄存器用以简化中断控制器的检测。

应注意，本发明的其它目的可在全文中清晰体现，并且在不偏离本发明及所附权利要求的主旨和范围的情况下可以进行各种修改。

同时，对于说明书和/或权利要求中的内容的任何组合都属于前述修改的范围之内。

Claims (13)

1．一种在单个芯片中包含一个微型计算机和一个附加用户逻辑电路的集成电路，包括：

一个用于连接微型计算机和附加用户逻辑电路的专用连接逻辑电路；

所述微型计算机具有一个与一个外部接头连接的端口电路；

所述端口电路可以经所述外部接头输出数据到芯片外部和从芯片外部输入数据，所述端口电路与微型计算机中的第一总线相连；

所述专用连接逻辑电路分别与微型计算机中的第一总线以及用于连接所述附加用户逻辑电路的第二总线相连；

对附加用户逻辑电路的读出和写入通过与微型计算机中的端口电路连接的接头实现。

2．根据权利要求1的集成电路，其特征在于：

所述用于连接微型计算机和附加用户逻辑电路的专用连接逻辑电路具有一个总线检测寄存器，用于检测连接所述附加用户逻辑电路的第二总线是否工作正常；

所述总线检测寄存器的位宽与第二总线的数据传送宽度相同，所述总线检测寄存器按指定地址分配，以进行与微型计算机间的读出和写入操作；

可经所述第一总线和第二总线向微型计算机写入或读出一个选择数据。

3．根据权利要求1的集成电路，其特征在于：

所述附加用户逻辑电路具有一条向微型计算机传送中断请求信号的信号线；

用于连接微型计算机和附加用户逻辑电路的所述专用接口电路具有一个中断请求信号检测寄存器和一个电路，用于将附加用户逻辑电路输出的中断请求信号传送至微型计算机；

所述中断请求信号检测寄存器的位数对应于中断请求信号的个数；

微型计算机可向所述中断请求信号寄存器的各位写入一个选择数据；

还包括一个电路，用于将代替中断请求信号的中断请求信号检测寄存器的各位的输出传送至微型计算机。

4．根据权利要求2的集成电路，其特征在于：

所述附加用户逻辑电路具有一条用于向微型计算机传送中断请求信号的信号线；

所述连接微型计算机和附加用户逻辑电路的专用接口电路具有一个电路，用于将附加用户逻辑电路输出的中断请求传送至微型计算机，以及一个中断请求信号检测寄存器；

所述中断请求信号检测寄存器的位宽对应于中断请求信号的个数；

微型计算机可向所述中断请求信号检测寄存器的各位写入一个选择数据；

还包括一个电路，用于将代替中断请求信号的中断请求信号检测寄存器的各位的输出传送至微型计算机。

5．根据权利要求1的集成电路，其特征在于：

所述第二总线由一条数据总线和一条地址总线构成；

所述数据总线具有一个总线检测寄存器，用于检测第二总线是否工作正常；所述数据总线经一个读出/写入转换电路与第一总线连接；

所述地址总线经一个地址锁存电路与第一总线连接。

6．根据权利要求5的集成电路，其特征在于：

所述总线检测寄存器由一个读出/写入控制器控制，该控制器由外部接头驱动，所述外部接头不是与端口电路相连的外部接头。

7．根据权利要求6的集成电路，其特征在于：

所述读出/写入转换电路包括一个总线缓冲寄存器的并联电路，该电路由所述读出/写入控制器控制。

8．根据权利要求1的集成电路，其特征在于：

至少可用两个测试接头设置两种测试模式，第一测试模式用于微型计算机，第二测试模式用于附加用户逻辑电路。

9．根据权利要求1的集成电路，其特征在于：

至少可用两个测试接头设置四种工作模式，第一模式是常规工作模式，该模式还可进一步设置为单片工作模式或外部扩展模式；第二模式是测试工作模式，该模式还可进一步设置为微型计算机测试模式或附加用户逻辑电路测试模式。

10．根据权利要求3的集成电路，其特征在于：

所述中断请求信号检测寄存器的输出和所述附加用户逻辑电路的输出被传送至一个多路转换器，该多路转换器将两个输出量复合并将该中断请求信号输出至所述微型计算机中的一个中断控制器，所述中断请求信号还被输出至所述端口电路。

11．根据权利要求10的集成电路，其特征在于：

所述端口电路包括一个端口/检测开关接头，作为一个经一个多路转换器与第一总线连接的外部接头，该多路转换器对一个端口锁存器的输出和一个所述中断请求信号进行复合，该多路转换器由读出/写入控制电路控制。

12．一种在单个半导体芯片中包含一个微型计算机和一个附加用户逻辑电路的半导体集成电路，其特征在于：

在附加用户逻辑电路和微型计算机之间，提供有一个直接与微型计算机的一条内部总线连接的专用连接逻辑电路；

在附加用户逻辑电路测试模式中，附加用户逻辑电路不由微型计算机的CPU控制，而是使用读出/写入控制信号和微型计算机的总线/端口转换接头，经所述内部总线和专用连接逻辑电路，实现从芯片外部对所述附加用户逻辑电路的读出和写入操作。

13．根据权利要求12的半导体集成电路，其特征在于：

在所述专用连接逻辑电路中包含一个总线检测寄存器；

在微型计算机测试模式中，通过读出所述检测寄存器的一个输出并传送至所述专用连接逻辑电路实现对总线的检测。

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