CN1201939A - 出错位组计算装置 - Google Patents

Abstract

一种出错位组计算装置包括第一出错位组计算装置,用于接收基于预定生成多项式被编码的预定位数的数据(代码字),并基于生成多项式对输入数据进行出错位组计算。移位寄存器作为延迟装置按预定位数延迟输出数据。第二出错位组计算装置,接收延迟数据,并基于生成多项式对输入的数据进行出错位组计算。运算装置对第一出错位组与第二出错位组进行模2向量求和。

Description

出错位组计算装置

本发明涉及用于使用循环码的纠错装置的出错位组计算装置。

当前，以循环码纠错的装置用于通信装置，数据存储器等。这些纠错装置对先前使用生成多项式被编码的数据(代码字)进行出错位组的计算。通过使用来自通过传输线路引起的差错的除“0”之外的所有出错位组结果，纠错装置适用于检测数据出错位置，该差错一对一地对应于出错位置。

例如通过使用以下两个多项式g1(x)和g2(x)表示的生成多项式G(x)，经过双可纠错的BCH(Bose-Chaudhuri-Hocquenghem)编码，可获得作为用于计算的代码字的数据。

g1(x)＝x⁵+x²+1

g2(x)＝x⁵+x⁴+x³+x²+1

其中g1(x)是本原多项式，而g2(x)是假设α为g1(x)的一个解时以α³为其解的极小多项式。这些多项式是基于Galois域GF(2⁵-1)的元素给出的。

以下的计算是使用Galois域GF(2)的一个元素作为因子的模-2运算。

这里，生成多项式G(x)表示为

G(x)＝g1(x)g2(x)＝x¹⁰+x⁹+x⁸+x⁶+x⁵+x³+1.

至于数据，表示21位实际信息的信息位(i₂₀，i₁₉，i₁₈，…，i₀)由以下给出：

I(X)＝i₂₀X³⁰+i₁₉X²⁹+i₁₈X²⁸+…i₀X¹⁰

这一等式被生成多项式G(x)除而得到余数(p₉，p₈，p₇，…，p₀)。这一余数作为检验位加到信息位上。

意即，如果编码的数据由W＝(w₃₀，w₂₉，w₂₈，…，w₀)给出，则得到以下关系式：

(w₃₀，w₂₉，w₂₈，…，w₀)＝(i₂₀，i₁₉，i₁₈，…，i₀，p₉，p₈，p₇，…，p₀)

当它被G(x)除时给出余数0。

这一数据可表示为如下的多项式：

W(X)＝w₃₀X³⁰+w₂₉X²⁹+w₂₈X²⁸+…w₀X⁰

其中W(X)具有根α和α³。意即，那些使得W(α)＝W(α³)＝0的值包含在这一代码集合中。

从以上可知，那些使得W(α)及W(α³)不为0的数值将不构成以上的代码，其结果是涉及出错。这一数值称为出错位组(S)。对数据出错要确定其位置并通过检验这一数值进行纠正。

如果出错位组表示为向量S＝(s₁，s₂)(s₁和s₂分别对应于α及α³，且g2(x)的解α³写为β)，出错位组可通过以下的矩阵运算确定：

S＝W·H^T其中H是由 $H=\left[\begin{array}{c}{\mathrm{\α}}^{30},{\mathrm{\α}}^{29},{\mathrm{\α}}^{28},\…\…\…\…\…,{\mathrm{\α}}^2,{\mathrm{\α}}^1,{\mathrm{\α}}^3\\ {\mathrm{\β}}^{30},{\mathrm{\β}}^{29},{\mathrm{\β}}^{28},\…\…\…\…\…,{\mathrm{\β}}^2,{\mathrm{\β}}^1,{\mathrm{\β}}^3\end{array}\right]$

表示的检验矩阵。

如上所述，通常的做法是从输入的数据直接计算出错位组。但是，在数据开始的位置数据不清的情形下，是无法正确计算出出错位组的。

对此，在校对帧同步模式等，即数据(代码字)开始位置不清时，必须在其整个部分上进行校对，使得能够确定数据是否驻留在能够由代码保证的出错位数的可纠错范围内。

因而本发明的目的是要提供一种出错位组计算装置，该装置既使在代码字在其开始位置不清的情形下也能够计算在每一输入1位的出错位组，这是通过对输入数据计算第一出错位组，并同时对按先前取到延迟装置中的位数而延迟的数据计算第二出错位组，并在输入的每一位处将没有延迟的第一出错位组按模2向量加到第二出错位组。

根据本发明的一种出错位组计算装置包括：第一出错位组计算装置，用于接收基于预定生成多项式被编码的预定位数的数据(代码字)，并基于生成多项式对输入数据进行出错位组计算；用于延迟预定位数而输出数据的延迟装置；第二出错位组计算装置，用于接收按预定位数延迟的数据，并基于生成多项式对输入的数据进行出错位组计算；以及运算装置，用于将由第一出错位组计算装置输出的第一出错位组按模2向量加到由第二出错位组计算装置输出的第二出错位组，从而基于生成多项式作为出错位组而提供运算装置的输出。

第一和第二出错位组计算装置最好通过“异”电路和寄存器的组合而形成，延迟装置由具有预定位数代码字的移位寄存器构成，而运算装置由“异”电路构成。

根据本发明的一种形式，出错位组计算装置包括：多个第一出错位组计算装置，用于接收基于生成多项式被编码的预定位数的数据，并使用在构成生成多项式的多个多项式中单独指定的一个多项式，对输入数据进行出错位组计算；用于按预定位数延迟而输出数据的延迟装置；多个第二出错位组计算装置，用于从延迟装置接收按预定位数延迟的数据，并使用在构成生成多项式的多个多项式中单独指定的一个多项式，对输入数据进行出错位组计算；多个运算装置，用于使用在构成生成多项式的多个多项式中单独指定的一个多项式，对于分别由对应于单独指定的多项式的第一出错位组计算装置、第二出错位组计算装置输出的第一出错位组与第二出错位组按模2向量求和，从而基于生成多项式作为出错位组提供运算装置的输出。

图1是表示根据本发明的一个实施例的出错位组计算装置结构的示意图；

图2是说明图1的装置的操作的示意图；

图3是说明图1的装置的操作的示意图；

图4是说明图1的装置的操作的示意图；

图5是说明图1的装置的操作的示意图；

图6是说明图1的装置的操作的示意图；

图7是说明图1的装置的操作的示意图；

图8是说明图1的装置的操作的示意图。

以下将对本发明作为其一个实施例的一个出错位组计算装置进行说明。这一实施例是采用BCH编码实现的，以下将参照附图对此进行说明。

这一例子的数据(代码字)是假设通过使用由两个多项式g1(x)和g2(x)表示的生成多项式G(x)，进行双可纠错BCH编码获得的。这就是说，数据实际上是由BCH(31，21)代码配置的，该代码由作为信息被传输的21位的信息位加上10位的校验位形成。

首先参见图1，其中示出本发明的出错位组计算装置的结构。图中，作为延迟装置的移位寄存器1引起上述编码的数据按其数据长度延迟。这里，移位寄存器1通过输入端IN输入数据，并保持且输出31位延迟的数据。

第一出错位组计算装置2从通过输入端IN输入的数据，计算对应于多项式g1(x)的解α(对应于上述的s₁)的出错位组。第一出错位组计算装置2是由五个寄存器和两个“异”电路构成的，以便输出5位的第一出错位组S1a。

另一方面，第二出错位组计算装置3从由移位寄存器1被延迟31位的数据，计算对应于多项式g1(x)的解(对应于上述的s₁)的出错位组。第二出错位组计算装置3的形成类似于第一出错位组计算装置2的一部分，以便输出第二出错位组S1b。

第一出错位组计算装置4从通过输入端IN输入的数据，计算对应于多项式g2(x)的解α³(对应于上述的s₂)的出错位组。第一出错位组计算装置4是由五个寄存器和四个“异”电路构成的，以便输出5位的第一出错位组S2a。

同时，第二出错位组计算装置5从由移位寄存器1被延迟31位的数据，计算对应于多项式g2(x)的解α³(对应于上述的s₂)的出错位组。第二出错位组计算装置5的形成类似于第一出错位组计算装置4的另外一部分，以便输出第二出错位组S2b。注意，第一出错位组计算装置2，4具有对每一位由公共代码(Q4，Q3，Q2，Q1，Q0)表示的其5位输出，同时第二出错位组计算装置3，5具有对每一位由公共代码(Q′4，Q′3，Q′2，Q′1，Q′0)表示的其5位输出。

两个运算装置6，7各具有5位的“异”电路。运算装置6对第一出错位组S1a与第二出错位组S1b按每一位进行模2加。另一方面，运算装置7对第一出错位组S2a与第二出错位组S2b按每一位进行模2加。注意，运算装置6，7分别具有由公共代码(R4，R3，R2，R1，R0)对每一位表示的相加的结果。

以下将说明第一实施例的操作。

首先，31位的移位寄存器1和出错位组计算电路2，3，4和5的寄存器由初始化设置被初始化为“0”。

然后，按1位通过IN向移位寄存器1和第一出错位组计算装置2，4输入按31位配置的数据。同时，延迟的31位数据由移位寄存器1输出并向第二出错位组计算装置3，5输入。

第一出错位组计算装置2和第二出错位组计算装置3分别输出由5位配置的数据并对应于α的第一出错位组S1a和第二出错位组S1b。这些第一出错位组S1a和第二出错位组S1b由运算装置6按每一位进行模2加。类似地，第一出错位组计算装置4和第二出错位组计算装置5分别输出由5位配置的数据并对应于β的第一出错位组S2a和第二出错位组S2b。这些第一出错位组S2a和第二出错位组S2b由运算装置7按每一位进行模2加。

使用对应于α没有延迟的数据的第一出错位组S1a和对应于α带延迟的数据的第二出错位组S1b，把表示延迟期间数据出错状态的出错位组S1表示为

S1＝S1b-S1a。

这里，因为按模2计算，减法与加法等价，且以上的等式可写为

S1＝S1b+S1a。

类似地，使用对应于β没有延迟的数据的第一出错位组S2a和对应于β带延迟的数据的第二出错位组S2b，把表示延迟期间数据出错状态的出错位组S2表示为

S2＝S2b-S2a＝S2b+S2a。

这就是说，运算装置6，7分别输出表示延迟期间数据的出错状态的对应于α的出错位组S1和对应于β出错位组S2。这样，出错位组S1和S2作为延迟存储在移位寄存器1的31位代码字的出错位组被输出。

然后，当下一批输入位通过输入端IN输入时，数据被移位1比特，使得对应于新的代码字的出错位组S1和S2通过类似于以上的过程被输出。这样，能够对顺序输入的数据按1位，对于与先前输入的30位数据相关的代码字产生出错位组。

这样产生的出错位组由未示出的纠错电路校验，从而确定在数据中是否存在差错，以及如果数据有差错是否能够校正。在能够校正时，还能够对顺序输入的数据按1位进行帧同步代码的确定。这一操作实际上由图2到图8所示模拟。

这些图表示一时钟单位内信号线上的状态，其中列CLK以时钟单位表示时间，向上的方向作为过去。列IN表示IN信号，向下列出的数据被顺序地输入。前面的31个数据保持在图1的移位寄存器1中。

下一列S1a，S1b表示对应于α的第一出错位组输出装置2的输出(Q4，Q3，Q2，Q1，Q0)的状态和第二出错位组输出装置3的输出(Q′4，Q′3，Q′2，Q′1，Q′0)的状态。这些输出状态由前一级的信号状态操作。

下一列S2a，S2b表示对应于α³的第一出错位组输出装置4的输出(Q4，Q3，Q2，Q1，Q0)的状态和第二出错位组输出装置5的输出(Q′4，Q′3，Q′2，Q′1，Q′0)的状态。这些输出状态由前一级的信号状态操作。

这里，上述两列处于这样的关系，即第二出错位组计算装置3，4在一定时间具有的输出值等于第一出错位组计算装置2，4在对该一定时间的前31个时钟时的输出值。列S1，S2表示第一和第二出错位组的输出相加结果(R4，R3，R2，R1，R0)的状态，其中各运算是在假设第32个时钟及以前的状态保持不变的情形下进行的。

这里，如果假设当前是在第31时钟，对于存在于IN列中从第0时钟到第30时钟的加黑框的数据的出错位组出现在S1和S2列。存在于S1a，S1b和S2a，S2b列中的第0时钟的加黑框的数值给出S1b和S2b的数值。

以下如无说明则将把IN列中加黑框的数据当作是代码字数据进行说明。

首先，如果在输入的代码开始处值S1a，S1b，S2a，S2b为(0，0，0，0，0)且将出错位组考虑为对每一输入数据具有“0”的代码字，则时间出错位组都为0。这里，图3表示在第10位和第20位处数据字有差错的数据。此时，对这一数据的出错位组为：

S1＝(1，0，1，1，1)

S2＝(1，0，0，1，0).

当代码字都为0且没有差错时，在代码输入之前输入数据。图4表示第一和第二出错位组在代码输入的初始状态不为0的情形。在循环码中，对于这一情形中的代码字数据第一和第二出错位组具有相同的数值。因而，出错位组为0。

图5表示类似于图3的情形在第10位和第20位有差错的数据。这种情形下，对于适当的代码字，如图6，图7和图8所示，类似于图3对出错位组进行进一步模拟。图6是将输入代码字之前的状态保持为初始状态的情形。图7是输入代码字之前且出错位组不为0的情形。图8是在图7的状态中代码字在第10位和第20位有差错的情形。

对于图8的出错位组也给出为：

S1＝(1，0，1，1，1)

S2＝(1，0，0，1，0).

应当认识到，对于差错位置的出错位组是被正确地计算出来的。

图2到图8中，对于除了黑框之外的其它时间的S1和S2出错位组数值是对应于先于此时的31位输入计算的。能够校正每输入位周期。因此，既使对于代码字开始位置(定界点)不清楚，也能够对输入的数据按1比特单位进行出错位组的计算。能够对先前输入的31位数据进行纠错。

以上的例子只是示例，而本发明可适用于对于生成多项式其它不同的循环码。

根据本发明，既使代码字其开始(定界点)位置不清，也能够对输入按1比特单位进行出错位组计算，以便对此前输入的预定位数的数据进行纠错。

这就是说，本发明从诸如用于校对有代码字的帧同步模式的电路中，消除了每次对差错的次数进行计数的必要性。进而，也没有必要校对诸如余数等校验位，故显著简化了装置的电路。即使在输入的数据(代码字)开始位置不清的情形，仍然能够按1比特对这一数据的出错位组进行计算。这使得对于传统的出错位组计算装置很重要的校正帧同步模式所需的这种电路，能够与纠错电路共享。

Claims (4)

1.一种出错位组计算装置，它包括：

第一出错位组计算装置，用于接收基于预定生成多项式被编码的预定位数的数据(代码字)，并基于生成多项式对输入数据进行出错位组计算；

用于按预定位数延迟并输出数据的延迟装置；

第二出错位组计算装置，用于接收按预定位数延迟的数据，并基于生成多项式对输入的数据进行出错位组计算；以及

运算装置，用于对由所述第一出错位组计算装置输出的第一出错位组与由所述第二出错位组计算装置输出的第二出错位组进行模2向量求和；

从而基于生成多项式作为出错位组而提供所述运算装置的输出。

2.根据权利要求1的出错位组计算装置，其中所述第一和第二出错位组计算装置是通过“异”电路和寄存器的组合而形成的，所述延迟装置由预定位数的移位寄存器构成，而所述运算装置由“异”电路构成。

3.一种出错位组计算装置，它包括：

多个第一出错位组计算装置，用于接收基于生成多项式被编码的预定位数的数据，并使用在构成生成多项式的多个多项式中单独指定的多项式，对输入数据进行出错位组计算；

用于按预定位数延迟并输出数据的延迟装置；

多个第二出错位组计算装置，用于从延迟装置接收按预定位数延迟的数据，并使用在构成生成多项式的多个多项式中单独指定的多项式，对输入数据进行出错位组计算；

多个运算装置，使用在构成生成多项式的多个多项式中单独指定的多项式，用于对分别由对应于单独指定的多项式的所述第一出错位组计算装置、所述第二出错位组计算装置输出的第一出错位组与第二出错位组进行模2向量求和；

从而基于生成多项式作为出错位组提供所述运算装置的输出。

4.根据权利要求3的出错位组计算装置，其中所述第一和第二出错位组计算装置是通过“异”电路和寄存器的组合而形成的，所述延迟装置由具有预定代码字的移位寄存器构成，而所述运算装置由“异”电路构成。

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