CN1158519A - 用于计算纠错校正子的装置 - Google Patents

Abstract

一种使用在所罗门—瑞得解码器中的校正子计算装置，根据下式迭代地计算校正子Si：S_i={…[(r_N-1αⁱ+r_N-2)αⁱ+r_N-3]αⁱ+…+r₁}αⁱ+r。其中r_N-j表示与符号时钟同步馈入的第j个已收符号，αⁱ是码产生多项式的第i个根；装置包括多个校正子计算单元，每个单元包括：包括K个寄存器的一个存储器块，根输入块；在有限域GF(2^m)上的乘法器；以及一个在有限域GF(2^m)上的加法器。

Description

用于计算纠错校正子的装置

本发明涉及对出现在存储的或发送的数据中的错误进行纠错的装置，尤其涉及用于确定用于对由瑞得-所罗门(Reed-Solomon)码编码的数据进行纠错的校正子的装置。

在发送、存储或恢复过程中出现的噪声会在发送、存储或恢复的数据中引发错误。因此，已经问世了具有对发送的数据或存储的数据进行编码中的这种错误进行纠正的各种编码技术。

这些编码技术中，将一组检测位附加到一组信息或信息比特，以形成一个码字。由编码器确定的检测位被用于对误差作检测和校正。就此而言，编码器实际上把包括信息比特的这些比特作为一个二进制信息多项式的系数加以处理，并通过将该信息多项式i(x)与码产生多项式g(x)相乘或除i(x)以g(x)来提取检测比特，从而提供码字多项式C(x)。该编码产生多项式的选择是把所希望的特性赋予所操作的码字，以使码字属于纠错二进制组编码的特定一类(见S.Lin等人“误差控制编码：基础和应用”一书，由Prentice-Hall 1983年出版)。

一种公知的纠错码是BCH(Bose-Chaudhuri-Hocquenghen)码，它包括瑞得-所罗门(R-S)码。有关R-S码的数学基础在由上述由Lin等人写的参考书以及由Berlekamp的“代数编码理论”(由McGraw-Hill 1968年出版)中得到解释，还可以参考授予Berlekamp的美国专利No.4,162,480。

如果R-S码产生多项式g(x)的根是公式(1)的2T个α的的连续幂，T是预定的正整数，可以校正多达T的误差：其中α是在有限场GF(2^m)上的基数元。

在接收或恢复发送的或存储的码字的过程中，某种附带的噪声可能被转换成在码字中的误差模型。为处理加在R-S码上的误差模型，通常用四个步骤过程。在讨论纠错的过程中，将以包括由N个m比特符号的码字的R-S码作参考，其中N和m都是正整数(其中K个符号是信息符号，(N-K)个符号是检测符号，K是正整数且不大于N)。在这种情况下，C(x)成为第(N-1)次的多项式，且2T等于(N-K)。作为第一误差校正步骤，从接收的码字多项式r(x)即表示接收码字的第(N-1)次的多项式中计算校正子S₀、S₁、…S_2T-1。已收码字的多项式r(x)被表示为r_N-1X^N-1+r_N-2X^N-2+…+r₁X¹+r₀，其中的r_j是一个码字的第(N-j)个已收字符。作为第二步骤，利用校正子计算误差定位器多项式σ(x)的系数。在第三步骤中，求误差定位器多项式σ(x)，以获得它的根，它表示已收码字中误差的位置。作为第四步骤，利用误差位置和校正子计算误差值。误差定位器多项式的校正子和系数的数学表达式可见前述的授于Berlekamp的美国专利No.4,162,480。

校正子S₀至S_2T-1是通过在已收码字多项式r(x)中以码产生多项式的根，即α⁰至α^2T-1替代x而分别计算的。

同时，已收码字r(x)可以表达为原始码字多项式c(x)与误差多项式e(x)的相加，即

      r(x)＝c(x)+e(x)……                    公式(2)

由于码字多项式c(x)是通过码产生多项式g(x)和信息多项式i(x)的相乘而获得，所以如果误差多项式e(x)等于0，则以g(x)的根取代已收码字多项式r(x)中的x的结果则是0。就是说，在无误差的条件下，所有的校正子S₀至S_2T-1是0。

参考图1，示出了传统的包括2T个校正子计算单元(10-0到10-(2T-1))的校正子计算装置的框图，它在授于Zook的美国专利No.4,845,713中公开。

已收符号r_j(j是从0到N-1)耦合到校正子计算单元(10-0至10-(2T-1))，其每一个确定用于码产生多项式g(x)的每一个根(αⁱ)的校正子(s_i)。

在校正子计算单元(10-0至10-(2T-1))处，在N个符号，即一个码字被接收之时提供2T个校正子(S₀至S_2T-1)。由一个送到校正子计算单元的每一个的码字的结束信号(CODEWORD END)通知N个符号的输入的完成。通过计算下面公式，第i个校正子计算单元(10-i)提供第i个校正子S_i： $\mathrm{Si}=\underset{j=0}{\overset{N-1}{\mathrm{\Σ}}}{r}_j{\left({\mathrm{\α}}^i\right)}^j---\left(3A\right)$

                         ＝{…[(r_N-1αⁱ+r_N-2)αⁱ+r_N-3]αⁱ+…+r₁}αⁱ+r₀    (3B)

其中的r_j代表同步于符号时钟输入的已收的符号，r_j是一个码字的第(N-j)个已收符号；在有限域GF(2^m)上进行相加和相乘的计算。

参考图2，示出了第i个校正子计算单元10-i的详细框图，包括工作在有限域GF(2^m)上的乘法器21、存储器23、工作在有限域GF(2^m)上的加法器25和寄存器27。除去存储器的内容之外，这2T个校正子计算单元的结构是完全一样的。

在校正子计算单元，从最内的括号开始重复进行公式(3B)的计算。为进行此计算，已收的校正子(按从r_N-1到r₀的次序)逐个地送到GF加法器25，每符号用一个时钟周期。

中间值被存储在寄存器27，该中间值表示了在计算公式(3B)的过程中的迭代的结果，例如(r_N-1αⁱ+r_N-2)。在当前码字的第一个已收符号r_N-1被输入之前，寄存器27被初始化成一个起始中间值0。具体而言，寄存器27是响应一个通知前一码字结束的码字结束信号(CODEWOREEND)而被初始化的。

在第一符号时钟周期中，乘法器21把从寄存器27提供的初始中间值0与αⁱ相乘，以提供一个相乘结果0到加法器25。码产生多项式αⁱ的第i个根，存在存储器23中，以便提供到乘法器21。

同时，第一接收符号r_N-1被送到GF加法器25与相乘结果0相加。其结果，即r_N-1，被耦合到寄存器27。

在第二符号时钟周期的上升沿，在第一符号周期中获得的中间值，即r_N-1，被记录到寄存器27，存储在其中。

在第二时钟周期期间，从寄存器27提供的中间值r_N-1送到乘法器21，与αⁱ相乘。此时的相乘结果r_N-1αⁱ从乘法器21送到加法器25，与在第二符号时钟周期内提供到该加法器的第二已收符号r_N-2相加，从而提供一个中间值r_N-1αⁱ+r_N-2。该中间值被耦合到寄存器27，在第三符号时钟周期的上升沿存于其中。

通过重复上述相似的过程，在N个符号时钟周期内完成公式(3B)的计算，并从校正子计算单元(10-i)提供一个校正子值Si，即

   {…[(r_N-1αⁱ+r_N-2)αⁱ+r_N-3]αⁱ+…+r₁}αⁱ+r₀

根据上述传统的校正子计算装置，需要多达2T个校正子计算单元来计算2T个校正子。所以，需要提供在校正子计算装置处有2T个加法器和2T个乘法器在有限域GF(2^m)上。这些因素使校正子计算装置的结构十分复杂，且使得难于以例如VLSI(超大规模集成)技术来实现。

因此，本发明的首要目的是提供一种校正子计算装置，由在有限域上的数目减少的乘法器和加法器构成，是利用比特时钟而不是利用符号时钟来操作，从而降低了处理时间和制作成本以及装置的复杂性。

按照本发明，提供一种使用在所罗门一瑞得(B-R)解码器中的装置，解码包括N个已收符号的码字，根据下式，用于在N重迭代中重复地计算校正子S_i

   S_i＝{…[(r_N-1αⁱ+r_N-2)αⁱ+r_N-3]αⁱ+…+r₁}αⁱ+r₀其中i是从0到2T-1的整数，T是预定数，r_n-j是与符号时钟同步地送到的第j个接收的符号，j是1至N，αⁱ是编码产生多项式的第i个根；装置包括多个校正子计算单元，每一个都是提供K个校正子，K是不大于2T的正整数，每个校正子计算单元包括：

一个寄存器块，包括K个寄存器的第一套，其中该寄存器块在每次迭代期间顺序地提供该K个寄存器的第一套中的内容，并在第一次迭代之前将这些寄存器初始化为0；

一个根输入块，用于在每次迭代期间顺序地提供编码产生多项式的K个根；

在有限域GF(2^m)上的一个乘法器，用于顺序地把来自根输入块的码产生多项式的K个根与来自寄存器块的T个寄存器的第一套的内容相乘，从而在每一个迭代中提供K个相乘结果；以及

在有限域GF(2^m)上的一个加法器，用于在每次迭代期间把第j个已收的符号r_N-j加到K个相乘结果的每一个上，从而在第(j1)次迭代期内把K个中间值提供到寄存器块，j1是1至(N-1)的一个值，或在第N次迭代期间把K个校正子提供到寄存器块。

本发明的上述和其它目的及特征从下面结合附图对本发明的最佳实施例的描述中将变得显见，其中：

图1是计算2T个校正子的传统校正子计算装置的框图；

图2是传统校正子计算单元的示意图；

图3是根据本发明的校正子计算装置的框图；

图4是根据本发明的第一实施例的校正子计算单元的示意图；

图5是根据本发明的第二实施例的校正子计算单元的示意图；及

图6是根据本发明的第三实施例的校正子计算单元的示意图。

参考图3，其中示出根据本发明的校正子计算装置的一个框图。与传统装置相似，图3示出的校正子计算装置包括多个校正子计算单元。然而图3详示出的装置与传统装置不同，即本发明的计算单元同时地计算K个校正子，其中K是不大于2T的复数，而T是一个预定数。在图3至6所示的实施例中，为了说明方便的目的K设为4。由于本发明的校正子计算单元30-i可以取代4个传统的单元，因而如图3所示，为计算2T个校正子需要2T/4个单元。

还注意到，一个比特时钟被馈送到每一个校正子计算单元，其中的比特时钟被称为时钟信号，其速度比符号时钟快K倍。

参考图4，示出的是校正子计算单元30-0的示意图，根据本发明的第一实施例，它计算第0至第3个校正子。

校正子计算单元30-0包括工作在有限域GF(2^m)上的一个乘法器41和一个工作在有限域GF(2^m)上的加法器45，分别直接与图2的乘法器21和加法器25相对应。还包括分别与图2的存储器23和寄存器27相对应的根输入块43和寄存器块47。除去由于利用比特时钟使图4的块执行了如图2示出的块所执行的工作的K倍外，相应块的功能是类似的。为支持此操作，寄存器块47在结构上包括并行连接的4个寄存器R0至R3。寄存器块47还包括多路器(MUX)47b和解多路器(DMUX)47a，以控制寄存器的输出和输出。边沿触发的D型触发器可用作这种寄存器。

在校正子计算单元30-0中，为码产生多项式的四个根(α⁰至α³)而对公式(3B)的计算是从最内的括号开始迭代进行的。

已收的符号(按第一符号r_N-1到第N个符号r₀的次序，N是正整数)。被逐个地送到加法器45，每个符号时钟周期送一个符号。

四个中间值被存储在包括在寄存器块47中的四个独立寄存器R0至R3中，一个值置于一个寄存器中，其中每个中间值表示在计算公式(3B)(例如r_N-1αⁱ+r_N-2)过程中的迭代的结果。从现在起，第L套中间值表示通过利用第一个L已收符号(r_N-1至r_N-L)计算的2T个中间值，即[…(r_N-1αⁱ+r_N-2)αⁱ+…+r_N-(L-1)]r_N-L，  其中i是0至2T-1；而且第L套的第M个中间值是由

[…(r_N-1α^M+r_N-2)α^M+…+r_N-(L-1)]r_N-L表示。具体地说，在计算S₀过程中获得的中间值存储在R₀中，以此类推。在当前码字第一个接收的符号r_N-1被输入之前，寄存器R0至R3被初始化成一个初始中间值0。具体而言，寄存器是响应通知先前码字结束的一个码字结束信号(CODEWORD END)而被初始化的。

在第一符号时钟周期间，从R0至R3提供的初始中间值，即0，响应第一选择信号SEL1，经MUX47b被送到GF乘法器41。码产生多项式的第0至第3个根被存储在包括在根输入块43中的4个存储器单元中，并由此经过包括在根输入块43中的MUX43a被提供到乘法器41。在乘法器41，初始中间值0被顺序地分别与α⁰至α³相乘，一个相乘是在一个比特时钟周期，从而将四个相乘结果(即0)送到加法器45。同时，第一接收符号r_N-1被送到GF加法器45，其中它被加到每一个初始中间值。随后将结果，即r_N-1，经DEMUX47a送到寄存器R0至R3。以存储在其中。

为作到这一点，包括在根输入块中的MUX43a响应SEL1周期地选择这4个根的每一个(α⁰、α¹、α²、α³、α⁰、α¹、α²、α³…)，每个比特时钟周期选择一个，并把它们以一个符号时钟周期(即四个比特时钟周期)送到乘法器41。相类似地，MUX47b选择这4个寄存器之一，并把被选寄存器的内容周期地送到GF乘法器41。响应第二个选择信号SEL2，DEMUX47a把输入的内容按照每比特时钟周期一个地周期地输入到4个寄存器之一。

具体而言，在第一符号周期的第一比特时钟周期，从R0提供的初始中间值0在乘法器41与α⁰相乘，并把相乘结果0在加法器45加以r_N-1，以经过DEMUX47a把第一套的第一中间值(即r_N-1)回送到R0。在第二比特时钟周期的上升沿，在第一比特时钟周期中获得的中间值，即r_N-1，记入R0。通过把上述过程重复4次，将中间值r_N-1分别存储在4个寄存器R0至R3。

在第二符号时钟周期，存在R0至R3中的中间值r_N-1经MUX47b送到乘法器41。在乘法器41，出自R0至R3的中间值顺序地分别与α⁰至α³相乘，每比特时钟周期一次相乘，并由此把相乘结果r_N-1αⁱ(i是0至3)送到加法器45。在加法器45，r_N-1αⁱ被顺序地加到在第二符号时钟周期期间提供到该加法器的第二已收符号r_N-2。

具体地说，在第二符号时钟周期的第一比特时钟周期中，从R0提供的第一套的第一中间值r_N-1在乘法器41与α⁰相乘，并由此输出到加法器45与r_N-2相加，以便提供第二套的第一中间值r_N-1α⁰+r_N-2，回到R0，将其存在其中。通过重复上述过程4次，把第二套的4个中间值r_N-1αⁱ+r_N-2(i是0到3)被存储在4个寄存器R0至R3中。在此过程中，DEMUX47a响应第二选择信号(SEL2)把第二套的第0至第3个中间值(r_N-1α⁰+r_N-2)至(r_N-1α³+r_N-2)分布到对应的寄存器(R0至R3)中。

通过重复上述的过程，在N个符号时钟周期中完成了公式(3B)的计算。在第N个符号时钟周期结束之后，校正子S₀、S₁、S₂和S₃被存储在对应的寄存器中(即S₀在R0中，S₁在R1中等等)。在第N个符号时钟之后，这些校正子可利用第一选择信号SEL1经过MUX47b而被顺序地提供，以被存储在R-S解码器的另一部分中，并被用于对已收符号中存在错误的校正。这些校正子可以并行的方式直接从包括在寄存器块47中的寄存器的输出端口提供，不经过MUX47b。校正子的提供的这种方式是取决于采用了校正子计算装置的总体系统的需要。在提供了校正子之后，响应码字结束信号将这些寄存器初始化为0，以进行对下一个码字的处理。

第一和第二符号时钟周期的每个比特时钟周期的寄存器R0至R3的内容示于表1，每行对应一个比特时钟周期。

                                     表1

符号时钟	R0	R1	R2	R3
					第1	0	0	0	0
rN-1	0	0	0
				rN-1		rN-1	0	0
rN-1	rN-1	rN-1	0
				第2		rN-1	rN-1	rN-1	rN-1
rN-1α0+rN-2	rN-1	rN-1	rN-1
					rN-1α0+rN-2	rN-1α1+rN-2	rN-1	rN-1
rN-1α0+rN-2	rN-1α1+rN-2	rN-1α2+rN-2	rN-1

参考图5，其中示出校正子计算单元30-0的结构，它根据本发明的第二实施例，计算S₀至S₃。

根据第二实施例，校正子计算单元30-0包括工作在有限域GF(2^m)上的乘法器51、根输入数据块53、工作在有限域GF(2^m)上的加法器55和寄存器块57，这些都与图4直接对应。图4和图5中这些单元的差异在于，图4示出的寄存器块47包括的4个寄存器对于多路器和解多路器是并行连接的，而寄存器块57只包括4个串行连接的寄存器。除去寄存器块之外，对应的块实际与图4中第一实施例的对应部分完全一样。

在图4示出的第一实施例中，借助于DEMUX47a和MUX47b把中间值的每一个存储在相应的寄存器中。但是，第二实施例中的每个中间值都首先被馈入R0并在其中存储一个比特时钟周期。R0的内容更移到R1并在其中存储下一个比特时钟周期，然后再到R2、再到R3。R3的输出耦合到乘法器51。结果是，寄存器块57的总体功能，即具有一个符号时钟延迟的一个存储装置的功能与图4中的第一实施例的寄存器块的功能完全一样。其区别在于，在第一实施例中，一个中间值在其经过多路器被馈送到GF乘法器之前，是经过一个解多路器而被存储在一个寄存器中达一个符号时钟周期，而在第二个实施例中，该中间值是在其被馈送到乘法器51之前被顺序地存储在每一个寄存器中达一个比特时钟周期。

除去寄存器块57的内部操作之外，图5所示校正子计算单元操作实际上与图4的单元有相同的方式。

                                      表2

符号时钟	R0	R1	R2	R3
					第1	0	0	0	0
rN-1	0	0	0
				rN-1		rN-1	0	0
rN-1	rN-1	rN-1	0
				第2		rN-1	rN-1	rN-1	rN-1
rN-1α0+rN-2	rN-1	rN-1	rN-1
					rN-1α1+rN-2	rN-1α0+rN-2	rN-1	rN-1
rN-1α2+rN-2	rN-1α1+rN-2	rN-1α0+rN-2	rN-1

为解释寄存器块47和57的差异，针对第一和第二符号时钟周期的每一个

现参考图6，其中示出校正子计算单元30-0的示意图，根据本发明的第三实施例计算S₀至S₃。

图6中示出的校正子计算单元30-0包括工作在有限域上的乘法器61、根输入块63和工作在有限域上的加法器65，这些部分与图5所示对应部分完全一样。但图5中的校正子计算单元只包括一个寄存器块57，而图6中包括两个寄存器块，即中间寄存器块67和校正子寄存器块68。示于图6的校正子计算单元中还包括一个多路器(MUX)69、反相器70和一个或门71，用于控制两个寄存器块67和68。除去这两个寄存器块之外，对应部分的操作实际上与第二实施例完全一样。

两个寄存器块67和68的内部结构可以和图4或图5的寄存器块47和57的结构一样。该中间寄存器块67在第1至第(N-1)符号时钟周期期间用于存储中间值并将它们经MUX69提供到GF乘法器61。同时，校正子寄存器块68存储在第(N-1)符号时钟周期期间获得的中间值，并在第N个符号时钟周期期间将这些中间值提供到MUX69。校正子寄存器块68还存储在第N个符号时钟周期获得的校正子。

为作到这一点，两个信号，即r₀_标志和r₁_标志被用于控制两个寄存器块。具体地说，r₀_标志和r₁_标志分别是指示第N个符号r₀和第(N-1)个符号r₁被接收的信号。在本实施例中，r₀_标志(r₁_标志)是在第N个(第N-1个)符号时钟周期中其值为1、而在其它时钟周期中其值为零的信号。因此，或门71的输出r₀₁_标志在第N-1和第N符号时钟周期中是1，而在第1至第(N-2)符号时钟周期中是0。

在图6中，来自反相器70的被反相的r₀_标志被接到包括在中间寄存器块67中的寄存器的复位端口。因而，在第1至第N-1时钟周期中，中间寄存块67的功能与图5示出的寄存器块57的功能-样。在第N时钟周期中，中间寄存器块响应r₀_标志而被复位，且输出因此被无效。响应输入到其上的输入端口SEL处的r₀_标志，MUX69在第1到第N-1时钟周期期间选择端口0上的输入，即来自校正子寄存器块67的输出，而在第N个时钟周期选择端口1上的输入，即来自校正子寄存器块68的输出，并将其提供到乘法器61。

同时，r₀₁_标志接到包括在校正子寄存器块68中的寄存器的使能端口，以使得包括在寄存器块68中的寄存器在第(N-1)和第N符号时钟周期中被使能。因此，校正子寄存器块68在第(N-1)个符号时钟周期的起始处开始从加法器65接收中间值。通过该第N符号时钟的起始，把在第(N-1)个符号时钟周期内获得的第(N-1)套中间值，即[…(r_N-1αⁱ+r_N-2)αⁱ+…r²]αⁱ+…+r₁完全馈入校正子寄存器块68中。因此，在第N符号时钟周期中，第(N-1)套中间值顺序地从校正子寄存器块68经过MUX69送到乘法器61，以用于确定校正子。应注意，在第(N-1)个符号时钟周期中，两个寄存器块都执行输入和输出操作。因此，在第(N-1)符号时钟周期中，第(N-2)套中间值从中间值寄存块67送到乘法器61，以用于确定将被送到校正子寄存器块68的第(N-1)套中间值。

如上所述，本发明的校正子计算单元利用比符号时钟快K倍的比特时钟同时提供K个校正子，而把校正子计算单元的数目降到1/K，而K不限于4，而可以是任何正复数。如果一个符号时钟周期等于8个比特时钟周期，则根输入块存储8个根，寄存块包括8个寄存器，而校正子计算单元的数目变成(2T)/8。因此，加法器和乘法器数目都以1/8因数降低。

为支持作到这一点，有限域上的乘法器必须足够的快。因此，对应于一个符号时钟周期的比特时钟周期的数目是考虑该乘法器的能力而确定的。

虽然本发明是参考特定实施例而被描述，但对于本专业人士而言在不背离由权利要求定义的本发明的精神和范围的条件下可有多种改进及其修正。

Claims (13)

1、一种使用在瑞得-所罗门解码器中的装置，解码包括N个已收符号的码字，N是一正整数根据下式，用于在N重迭代中重复地计算较正子Si

S_i＝{…[(r_N-1αⁱ+r_N-2)αⁱ+r_N-3]αⁱ+…+r₁}αⁱ+r₀

其中i是从0到2T-1的整数，T是预定数，r_n-j是与符号时钟同步地送到的第j个已接收的符号，j是1至N，αⁱ是偏码产生多项式的第i个根；该装置包括L个较正子计算单元，每一个都提供K个校正子，L和K的每一个是不大于2T的正整数，每个校正子计算单元包括：

存储装置，包括K个存储器装置的第一套，其中该存储装置在每次迭代期间顺序地提供该K个存储器装置的第一套中的内容，并在第一次迭代之前将这些存储器装置初始化为0；

第一输入装置，用于在每次迭代期间顺序地提供编码产生多项式的K个根；

在有限域GF(2^m)上的一个乘法器，用于顺序地把来自第一输入装置的码产生多项式的K个根与来自存储装置的K个存储器装置的第一套的内容相乘，从而在每一个迭代中提供K个相乘结果；以及

在有限域GF(2^m)上的一个加法器，用于在每次迭代期间将第j个已收符号r_N-j加至K个相乘结果的每一个上，从而在第j1次迭代期内把K个中间值提供到存储装置，j1是1至(N-1)的一个值，或在第N次迭代期间把K个校正子提供到存储装置。

2、如权利要求1的装置，其中的存储装置还包括：

用于把K个中间值或来自加法器的K个校正子的每一个提供到K个存储器装置的第一套的每一个，以便存储于其中的装置；以及

转换装置，用于顺序提供K个存储器装置的第一套的内容。

3、如权利要求2的装置，其中的每一个迭代对应于一个符号时钟周期，且第一套的K个存储器装置是利用比符号时钟快K倍的一个比特时钟操作的D触发器。

4、如权利要求1的装置，其中包括在存储装置中的K个存储器装置的第一套是串联的，以形成先进-先出结构。

5、如权利要求1的装置，其中的第一输入装置包括：

一个存储器，用于存储码产生多项式的K个根；以及

一个选择装置，用于在每一次迭代期间顺序地提供存储在存储器中的码产生多项式的K个根。

6、如权利要求1的装置，其中T是8，L是2而K是8。

7、一种使用在所罗门-瑞得解码器中的装置，解码包括N个已收符号的码字，N是一正整数，根据下式，用于在N重迭代中重复地计算校正于Si

S_i＝{…[(r_N-1αⁱ+r_N-2)αⁱ+r_N-3]αⁱ+…+r₁}αⁱ+r₀

其中i是从0到2T-1的整数，T是预定数，r_N-j是与符号时钟同步地送到的第j个接收的符号，j是1至N，而αⁱ是码产生多项式的第i个根；装置包括L个校正子计算单元，每一个都提供K个校正子，L和K的每一个都是不大于2T的正整数，每个校正子计算单元包括：

第一存储装置，包括K个存储器装置的第一套，其中该第一存储器装置在每块叠代期间顺序地提供该K个存储器装置的第一套中的内容，并在第一次迭代之前将K个存储器装置的第一套初始化为0。

包括K个存储器装置的第二套的第二存储器装置，其中该第二存储装置在每次迭代期间顺序地提供该K个存储器装置的第二套的内容；

第一选择装置，用于顺序地提供在第(j1)次迭代期间从第一存储装置提供的该K个存储器装置的第一套中的内容(j1是从1到(N-1)的一个正整数)，并在第N次迭代期间顺序地提供从第二存储装置提供的该K个存储器装置的第二套中的内容；

第一输入装置，用于在每次迭代期间顺序地提供码产生多项式的K个根；

在有限域GF(2^m)上的一个乘法器，用于顺序地把来自第一输入装置的码产生多项式的K个根与来自第一选择装置的K个寄存器的第一或第二套的内容相乘，从而在每一个迭代中提供K个相乘结果；以及

在有限域GF(2^m)上的一个加法器，用于在第j次叠次期间将第j个已收符号r_N-j加到K个相乘结果的每一个上，从而在第(j1)次迭代期内把K个中间值提供到第一和第二存储器装置，(j1是1至(N-1))，并在第N次迭代期间把K个校正子提供到第一和第二存储装置。

8、如权利要求7的装置，其中每一个第一和第二存储装置还包括：

用于把K个中间值或来自加法器的K个校正子的每个提供到K个存储器装置的每一个以便存储于其中的装置；以及

转换装置，用于顺序地提供K个存储器装置的内容。

9、如权利要求7的装置，其中的每一次迭代对应于一个符号时钟周期，且第一套和第二套的K个存储器装置是利用比符号时钟快K倍的一个比特时钟的操作的D触发器。

10、如权利要求7的装置，其中第一和第二存储装置的K个存储器装置的是分别串联的，以形成先进-先出结构。

11、如权利要求7的装置，其中的第一输入装置包括：

一个存储器，用于存储码产生多项式的K个根；以及

第二个选择装置，用于在每一次迭代期间顺序地提供存储在存储器的码产生多项式的K个根。

12、如权利要求7的装置，其中在第N个符号时钟周期中该K个存储器装置的第一套被复位；并且在第(N-1)和第N个符号时钟周期中，K个存储器装置的第二套被使能。

13、如权利要求7的装置，其中T是8，L是2而K是8。

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