CN1198573A - 半导体存储器件 - Google Patents
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Abstract
一种半导体存储器件分成多个柔性宏观芯片。时钟输入第一级电路设置在第一柔性宏观芯片中,响应于外部参考时钟信号,施加内部参考时钟信号和第一内部时钟信号。此外,一组命令输入第一级电路集中地设置在与柔性宏观芯片不同的第二柔性宏观芯片中。此时,第一内部时钟信号直接施加到命令输入第一级电路以输入命令信号。
Description
本发明涉及半导体存储器件。
近来已开发出如DRAM(动态随机存储器)这样的半导体存储器件。在这种半导体存储器件中，输入命令信号、地址信号和数据信号，并且其输出与外部参考时钟信号同步。
在1996年的ISSCC文摘的技术论文53-54页公开了这种DRAM。在该DRAM中，一个存储芯片由多个柔性宏观(macro)芯片组成。这里柔性宏观芯片可称做柔性宏观或主芯片(sub-chip)。在柔性宏观芯片中，通过切断熔丝可以改变功能。
通常，一吉位(1Gbit)的DRAM一般由四个柔性宏观芯片构成。在这种情况下，给其中一个柔性宏观芯片施加外部参考时钟信号。根据一种树形结构，外部参考时钟信号被分配到各个柔性宏观芯片内作为内部参考时钟信号。这里，所述树形结构由多个时钟缓冲器形成。在该树形结构中，时钟输入第一级电路(clock input first stage circuit)设置在其中一个柔性宏观芯片中。
如前所述，以上DRAM采用了柔性多宏观芯片系统。因此，当柔性宏观芯片设置在存储器芯片中的任一位置，每个柔性宏观芯片都必须正常地工作。因此，由于并不总是使用所有的时钟缓冲器，响应于由切断熔丝所决定的信号，未使用的缓冲器处于非激活状态。
此外，在每个柔性宏观芯片中设置有命令输入第一级电路。命令输入第一级电路由内部参考时钟信号驱动。即，以上的内部参考时钟信号施加到命令输入第一级电路，以与外部参考时钟信号同步地输入命令信号和地址信号。
在每个柔性宏观芯片中命令信号施加到命令输入第一级电路。随后命令信号沿树形结构施加到缓冲器。
此时，当内部时钟信号始终工作时，维持电流不可避免地增加。要解决该问题，在外部参考时钟信号的上升沿检测芯片使能信号的“低”电平。由此，芯片激活，此后内部参考时钟信号工作。
具体地，提供第一触发电路12锁存芯片使能信号的检测状态。因此，在第一触发电路的输出节点输入“低”电平后，第一周期的内部参考时钟信号工作。由此，与第二周期以及以后的内部时钟信号相比，第一触发器反相时间内，内部参考时钟的第一个时钟周期的宽度不可避免的变窄。
在上述的常规的例子中，当由内部参考时钟信号驱动命令输入第一级电路时，在时钟输入第一级电路与每个主芯片的时钟缓冲器之间的信号通路中有大量的寄生电阻与电容，从而形成为达到最小时钟周期的瓶颈。在这里，如果触发器电路设置在该通路中来消除上述的瓶颈，则存储器芯片的面积变大，并且寻址时钟的数量也增加。
另外，当内部参考时钟信号只在操作周期产生，并且触发器设置在时钟输入第一级电路中以减少待机工作期间的消耗电流，内部时钟信号的输出被延迟，而且内部时钟信号的第一时钟周期的时钟宽度不可避免的变窄。结果，使操作余量大大减少。
因此，本发明的目的是提供一种在不增加芯片面积的情况下减小最小时钟周期的半导体存储器件。
根据本发明，半导体存储器件被分成多个柔性宏观芯片组。在这种情况下，时钟输入第一级电路被设置在第一柔性宏观芯片中，以提供与外部参考时钟信号相对应的内部参考时钟信号以及第一内部时钟信号。另外，一组命令输入第一级电路集中设置在与第一柔性宏观芯片不同的第二柔性宏观芯片中。在这种情况下，第一内部时钟信号直接加在命令输入第一级电路上以便输入命令信号。
更具体地，由于第一内部时钟信号直接加在命令输入第一级电路上，所以最小时钟周期可以减小。另外，内部参考时钟在待机工作期间可能被暂停，以减小电流消耗。此外，因为内部时钟的宽度并没有变窄，所以操作余量也没有减少。
图1为常规半导体存储器件的芯片结构布局；
图2为常规半导体存储器件的内部参考时钟信号的传输路径方框图；
图3为常规半导体存储器件的命令信号的传输路径方框图；
图4为常规半导体存储器件中时钟输入第一级电路的电路图；
图5为图4所示时钟输入第一级电路的时序图；
图6为显示本发明原理的方框图；
图7为根据本发明第一实施例的第一时钟信号的传输路径方框图；
图8为根据本发明第一实施例的命令信号的传输路径方框图；
图9为根据本发明第一实施例的时钟输入第一级电路的电路图；
图10为图9所示时钟输入第一级电路的时序图；
图11为根据本发明第二实施例的时钟输入第一级电路的电路图；
图12为图11所示时钟输入第一级电路的时序图；
图13为根据本发明第三实施例芯片结构的布局；
图14为根据本发明第三实施例的命令信号的传输路径方框图；
图15为根据本发明第四实施例在宏观操作期间命令信号传输路径的方框图。
参考图1到5，首先说明常规半导体存储器件，以便更好的理解本发明。半导体存储器件等价于前文所述的常规半导体存储器件。
如图1所示，一个DRAM芯片(例如，1G位DRAM)由共四个柔性宏观芯片101到104(例如，256M位)组成。在这种情况下，101到104中的每个柔性宏观芯片可通过切断熔丝改变其功能。另外，如图1所示，101到104中的每个柔性宏观芯片均包括两个存储单元阵列和周边电路。
如图2所示，在柔性宏观芯片101中设置有时钟输入第一级电路300。在这种情况中，外部参考时钟信号CLK施加到时钟输入第一级电路300。该外部参考时钟信号CLK分配到每个柔性宏观芯片101、102、103和104内，作为内部参考时钟信号ICLK。具体地，外部参考时钟信号CLK通过多个时钟缓冲器施加到每个柔性宏观芯片101、102、103和104内，作为内部参考时钟信号ICLK。在这里，时钟缓冲器构成树形结构，如图2所示。
更具体地，来自时钟输入第一级电路300的外部参考时钟信号CLK施加到第一时钟缓冲器301，作为内部参考时钟信号ICLK。内部参考时钟信号ICLK由第一时钟缓冲器301施加到第二时钟缓冲器302内。此外，内部参考时钟信号ICLK由第二时钟缓冲器302施加到第三时钟缓冲器303内。最后，内部参考时钟信号ICLK由第三时钟缓冲器303施加到第四时钟缓冲器304内。因此，通过树形结构的第一、第二、第三和第四时钟缓冲器301、302、303和304，外部参考时钟信号CLK由时钟输入第一级电路300施加到每个柔性宏观芯片102到104。
此外，命令输入第一级电路106设置在每个柔性宏观芯片101到104中。命令输入第一级电路106由内部时钟信号ICLK驱动以输入与外部参考时钟信号CLK同步的命令信号和地址信号，如图2所示。
如上所述，DRAM采用了柔性多宏观芯片系统。因此，不管柔性宏观芯片101到104设置在存储芯片的任何位置，每个柔性宏观芯片101到104都必须正常地工作。因此，由于并不总是使用所有的时钟缓冲器，响应于由切断熔丝所决定的信号，未使用的缓冲器(例如，非激活的第一时钟缓冲器305)处于非激活状态，如图2所示。
下面参考图3介绍常规的传输路径。
命令输入第一级电路106设置在每个柔性宏观芯片101到104中。命令信号CMDI施加到命令输入第一级电路106。此时，命令输入第一级电路106由内部参考时钟信号ICLK驱动，如图2所示。
具体地，来自命令输入第一级电路106的命令信号CMDI通过多个命令缓冲器施加到各个柔性宏观芯片101、102、103和104中。在这里，时钟缓冲器构成树形结构，如图3所示。
即，来自命令输入第一级电路106的命令信号CMDI施加到第五命令缓冲器401。来自第五命令缓冲器401的命令信号CMDI施加到第六命令缓冲器402。此外，命令信号CMDI由第六命令缓冲器402施加到柔性宏观芯片102和104中的第四命令缓冲器204内。另一方面，命令信号CMDI由第六命令缓冲器402施加到柔性宏观芯片101和103中的第三命令缓冲器203内。
因此，通过树形结构的第五、第六、第四和第三命令缓冲器401、402、204和203，来自命令输入第一级电路106的命令信号CMDI施加到每个柔性宏观芯片101到104中。
此时，内部命令信号ICMDi由柔性宏观芯片102和104中的第四时钟缓冲器204或柔性宏观芯片101和103中的第三时钟缓冲器203驱动。
下面参考图4和图5所示的时序图介绍常规的时钟输入第一级电路300。
如图4所示，时钟输入第一级电路300包括第一触发电路40、反相电路41、42、43和45以及NOR电路44，如图4所示。此时，第一触发电路40由OR电路46、NAND电路47和48组成。
采用这种结构，芯片使能信号CEB通过反相电路41和42施加到第一触发电路40。此外，外部参考时钟信号CLK通过反相电路43施加到第一触发电路40。此外，复位信号RST施加到第一触发电路40。第一触发电路40通过NOR电路44和反相电路45施加内部时钟信号ICLKP1。
此时，当内部参考时钟信号ICLK始终工作时，维持电流不可避免地增加。要解决该问题，在外部参考时钟信号CLK的上升沿检测芯片使能信号CEB的“低”电平，如图5所示。由此，存储器芯片激活，此后内部参考时钟信号ICLK工作，如图5所示。
更具体地，提供第一触发电路40以锁存芯片使能信号CEB的检测状态，如图4所示。因此，在第一触发电路40的输出节点NI变为“低”电平后，第一周期的内部参考时钟信号ICLK工作，如图5所示。因此，与第二周期以及以后的内部参考时钟信号ICLK相比，在第一触发器电路40的反相时间内，内部参考时钟ICLK的第一个时钟周期的宽度变窄，如图5所示。
在上述的常规的例子中，使用内部参考时钟信号ICLK驱动命令输入第一级电路106。此时，在命令输入第一级电路106与每个主芯片101和103中的第三命令缓冲器203之间的信号通路中有大量的寄生电阻与电容，如图3所示。这就成为获得最小时钟周期的瓶颈。
另外，当内部参考时钟信号ICLK只在操作周期中产生，并且第一触发电路40设置在时钟输入第一级电路300中以减少待机工作期间的电流消耗，内部参考时钟信号ICLK的输出被延迟，而且内部参考时钟信号ICLK的第一时钟周期的时钟宽度变窄。因此，使操作余量大大减少。
考虑到以上问题，本发明提供一种在不增加芯片面积的情况下减小最小时钟周期的半导体存储器件。
下面参考图6首先介绍本发明的原理。
外部参考时钟信号CLK施加到时钟输入第一级电路105。外部参考时钟信号CLK通过多个时钟缓冲器60分配到多个电路内(未显示)，作为内部参考时钟信号ICLK。这里，时钟缓冲器60构成树形结构，如图6所示。
此时，要求内部参考时钟信号的失真尽可能的小。因此，使用柔性多宏观芯片系统，通过具有大芯片尺寸的半导体存储器件中的多个时钟缓冲器60施加外部参考时钟信号CLK。
另一方面，除了内部参考时钟信号ICLK，第一内部参考时钟信号ISCLK由时钟输入第一级电路105输出，如图6所示。
下面参考图7-10介绍根据本发明第一实施例的半导体存储器件。
来自时钟输入第一级电路105的第一内部时钟信号ISCLK仅直接施加到命令输入第一级电路106，如图7所示。这里，命令输入第一级电路106集中地设置在多个柔性宏观芯片101到104中的一个柔性宏观芯片102中。此时，通过集中将四个命令输入第一级电路106设置在一个柔性宏观芯片102中可以极大地减少时钟缓冲器的数量。因此，与图2所示的常规结构相比，时钟延迟也大量减少。即，与常规结构相比，第一内部时钟信号ISCLK很快到达命令输入第一级电路106。这是因为不要求第一内部时钟信号ISCLK象图2中所示的信号路径那样，穿过多个时钟缓冲器到达命令输入第一级电路106。
下面参考图8介绍根据第一实施例的命令信号的传输路径。
如上所述，四个命令输入第一级电路106集中地设置在柔性宏观芯片102中。命令信号CMDi施加到命令输入第一级电路106。此时，通过来自时钟输入第一级电路105的第一内部时钟信号ISCLK驱动命令输入第一级电路106，如图7所示。
采用这种结构，命令信号CMDi通过多个命令缓冲器施加到每个柔性宏观芯片101到104中，如图8所示。其中命令缓冲器也构成树形结构。
具体地，命令信号CMDi首先施加到第一命令缓冲器201。此外，命令信号CMDi由第一命令缓冲器201施加到柔性宏观芯片102和104中的第四命令缓冲器204内。另一方面，命令信号CMDi由第一命令缓冲器201施加到柔性宏观芯片101的第二命令缓冲器202内。此外，命令信号CMDi由第二命令缓冲器202施加到柔性宏观芯片101和103的第三命令缓冲器203内。
此时，第三和第四命令缓冲器203和204由图6所示的内部参考时钟信号ICLK驱动。这里，应该注意除了时钟输入第一级电路105附加地施加到图6中的第一内部时钟信号ISCLK之外，图6中的内部参考时钟信号ICLK的树形结构与图2中的常规树形结构类似。
图7中的时钟输入第一级电路105具有图9所示的结构。具体地，时钟输入第一级电路105主要包括第一触发电路90、第二触发电路91和第一延迟器件92。此外，时钟输入第一级电路105有反相电路93、94、95、97、99和900，以及NOR电路96和98。在该情况中，第一触发电路由OR电路901、NAND电路902和903构成，同时第二触发电路由OR电路904和NAND电路905和906构成。此外，第一延迟器件由两个反相电路907和908构成。
使用这种结构，芯片使能信号CEB通过反相电路93和94施加到第一触发电路90。外部参考时钟信号CLK通过反相电路95施加到第一触发电路90。复位信号施加到第一触发电路90。此外，非激活信号DISBL施加到NOR电路96。
在这种条件下，内部参考时钟信号ICLKP1通过NOR电路98和反相电路99由第二触发电路91输出。此外，第一内部时钟信号ISCLK通过NOR电路96和反相电路97由第一延迟器件输出。
此时，第一内部时钟信号ISCLK和信号ICLKPI暂停在待机状态。在内部参考时钟信号ICLK的树形结构的缓冲器之前，施加信号ICLKPI。
下面参考图10介绍图9中所示的时钟输入第一级电路105的时序图。
当芯片使能信号CEB变为“低”电平状态时，在时钟信号的上升沿该状态锁存在第一触发电路90中。具有所要求的锁存时间的第一延迟电路92插在外部参考时钟信号CLK和第一内部时钟信号ISCLK之间的路径中。因此，第一内部时钟信号ISCLK在第一周期和第二周期具有相同的时钟宽度，如图10所示。
另一方面，在外部参考时钟信号CLK的下降沿，第一触发电路90的输出N1施加到第二触发电路91使第二触发电路91反相。由此，第二触发电路91的输出N2变为“低”电平状态。因此，外部参考时钟信号CLK和信号ICLKPI之间的路径激活。
因此，从第二时钟周期内部参考时钟信号ICLK开始工作。然而，命令输入第一级电路106在第一时钟周期输入命令信号，并施加到第三和第四命令缓冲器203和204，如图8所示。因此操作没有问题。当然，内部参考时钟信号ICLK的时钟宽度没有变窄，如图10所示。
虽然第一内部时钟信号ISCLK在第一实施例中的时钟输入第一级电路105中延迟，但第一内部时钟信号ISCLK快于内部参考时钟信号ICLK。因此，命令输入第一级电路106和第三命令缓冲器203之间的路径所允许的时间比由内部参考时钟信号ICLK驱动两个电路的情况长。此外，输入命令信号和地址信号后，第一内部时钟信号ISCLK由非激活信号DISBL暂停。
下面参考图11和12介绍本发明的第二实施例。
除了去掉图9中的第一延迟电路92以外，第二实施例与图9所示的第一实施例类似。
具体地，时钟输入第一级电路105主要包括第一触发电路110和第二触发电路111。此外，时钟输入第一级电路105还有反相电路112、113、114、118和119，以及NOR电路115和117。此时，第一触发电路由OR电路1101、NAND电路1102和1 103组成，同时第二触发电路由OR电路1104和NAND电路1105和1106组成。
采用这种结构，芯片使能信号CEB通过反相电路112和113施加到第一触发电路110。外部参考时钟信号CLK通过反相电路114施加到第一触发电路110。复位信号RST进一步施加到第一触发电路110。此外，非激活信号DISBL施加到NOR电路115。
在这种情况下，内部参考时钟信号ICLKP1通过NOR电路117和反相电路119由第二触发电路111输出。此外，第一内部时钟信号ISCLK通过NOR电路115和反相电路116输出。
在第二实施例中，第一内部时钟信号ISCLK继续处于待机状态，以保持第一内部时钟信号OSCLK常数的宽度，如图12所示。因此，维持电流仅在命令输入第一级电路106中增加。
另一方面，第一内部时钟信号ISCLK的出现快于第一实施例，如图12所示。因此，命令输入第一级电路106和第三命令缓冲器303之间路径允许的时间长于第一实施例。
同样，输入命令信号和地址信号之后，第一内部时钟信号ISCLK由第二实施例中的DISBL暂停，如图12所示。然而，当操作模式复位为等待状态时，释放DISBL信号启动第一内部时钟信号ISCLK的操作。
下面参考图13和14介绍本发明的第三实施例。存储芯片分成四个柔性宏观芯片801到804，如图13所示。此时，每个柔性宏观芯片801到804有两个存储单元阵列和周边电路，与图1所示的存储芯片类似。此时，除了为了减少图13中的芯片面积在存储芯片的一侧没有设置布线区以外，图13中的存储芯片类似于图1中的存储芯片。
下面参考图14介绍第三实施例命令信号的传输路径。
如前所述，四个命令输入第一级电路106集中地设置在柔性宏观芯片102中。命令信号CMDi施加到命令输入第一级电路106。此时，与图8类似，命令输入第一级电路106由来自时钟输入第一级电路105的第一内部时钟信号ISCLK驱动。
采用这种结构，命令信号CMDi通过多个命令缓冲器施加到101到104的每个柔性宏观芯片中，如图14所示。这里命令缓冲器构成树形结构。
具体地，命令信号CMDi首先施加到柔性宏观芯片102中的第七命令缓冲器1007中。此外，命令信号CMDi由柔性宏观芯片102中的第七命令缓冲器1007施加到柔性宏观芯片102中的第四命令缓冲器204内。
另一方面，命令信号CMDi由柔性宏观芯片102中的第七命令缓冲器1007施加到柔性宏观芯片101和103中的第八命令缓冲器1008内。
此外，命令信号CMDi由柔性宏观芯片101中的第八命令缓冲器1008施加到柔性宏观芯片101中的第三命令缓冲器203内，同时命令信号CMDi由柔性宏观芯片103中的第八命令缓冲器1008施加到柔性宏观芯片104中的第七命令缓冲器203。
在图14中，柔性宏观芯片102和柔性宏观芯片104之间的传输路径与图8所示的命令传输路径没有差别。如前所述，命令信号CMDi通过柔性宏观芯片101和103施加到柔性宏观芯片104，如图14所示。与此相反，命令信号CMDi直接由柔性宏观芯片102施加到图8中的柔性宏观芯片104中。
因此，在存储器芯片中采用图14所示的传输路径，大量地减小了芯片面积，如图13所示。这是因为不必象图8一样，准备出连接柔性宏观芯片102与柔性宏观芯片104的信号线区域。
此时，命令信号CMDi一次集中到存储器芯片一侧的柔性宏观芯片101和103。因此，由于与图8所示的第一实施例相比路径变长，因此施加命令信号CMDi需要足够的时间。然而，由于使用第一内部时钟信号ISCLK，命令输入第一级电路106的输出变快，没有发生任何问题。
下面参考图15介绍本发明的第四实施例。
在柔性多宏观芯片系统的半导体存储器件中，在切断熔丝之前，多个柔性宏观芯片中的每一个都独立地工作。
如图15所示，时钟输入第一级电路105设置在柔性宏观芯片101中。此外，用于宏观操作的命令输入第一级电路1201集中地形成在柔性宏观芯片101中。此时，第二内部时钟信号ISCLKM直接由时钟输入第一级电路105施加到命令输入第一级电路1201。命令输入第一级电路1201由第二内部时钟信号ISCLKM驱动。
采用这种结构，命令信号CMDi提供到命令输入第一级电路1201，将内部命令信号CMDi施加到第三命令缓冲器203中。
此时，当结合柔性宏观芯片101到104成为1G位的DRAM存储器芯片工作时，第一内部时钟信号ISCLK直接施加到命令输入第一级电路106，如图7所示。另一方面，当仅使用或不使用柔性宏观芯片101作为256M位存储器芯片工作时，第二内部时钟信号ISCLKM直接施加到命令输入第一级电路1201，如图15所示。
因此，第二内部时钟信号ISCLKM仅用做宏观操作。此外，如前所述，第二内部时钟信号ISCLKM施加到命令输入第一级电路1201用于宏观操作。这里，命令输入第一级电路1201一般包括两级D型触发器(未显示)。
此时，在整个芯片工作期间，在命令输入第一级电路1201中，命令信号CMDi在由命令输入第一级电路105到第三命令缓冲器203之间的一个时钟周期内等待。因此，在全芯片中的操作技术参数基本上与宏观操作的技术参数相同。
此外，当放在芯片的中心时，命令输入第一级电路1201通常设置在命令输入第一级电路106的相对侧。由此，命令输入第一级电路1201和命令输入第一级电路106与时钟输入第一级电路105相邻地设置，且不会增加块之间布线的密度。这里，不必多说，通过宏观操作中的分离内部参考时钟信号ICLK和第一内部时钟信号ISCLK，时钟宽度不会变窄。
Claims (15)
1.一种半导体存储器件，该器件可分为多个柔性宏观芯片，其特征在于包括：
时钟输入第一级电路，其设置在第一柔性宏观芯片中，响应于外部参考时钟信号提供内部参考时钟信号和第一内部时钟信号；以及
一组命令输入第一级电路，其集中地设置在与所述第一柔性宏观芯片不同的第二柔性宏观芯片中，并且直接施加第一内部时钟信号以输入命令信号。
2.根据权利要求1的器件，还包括：
以树形结构形成的多个时钟缓冲器；
内部参考时钟信号，其通过所述时钟缓冲器施加到每个所述柔性宏观芯片内。
3.根据权利要求1的器件，还包括：
以树形结构形成的多个命令缓冲器；
命令信号，其通过所述命令缓冲器施加到每个所述柔性宏观芯片内。
4.根据权利要求1的器件，其中：
每个所述柔性宏观芯片包括存储单元阵列和周边电路。
5.根据权利要求1的器件，其中：
除了所述第一柔性宏观芯片，所述柔性宏观芯片中的所述时钟输入第一级电路未激活。
6.根据权利要求1的器件，其中：
除了所述第二柔性宏观芯片，所述柔性宏观芯片中的所述命令输入第一级电路未激活。
7.根据权利要求1的器件，其中：
所述时钟输入第一级电路包括第一触发电路、连接到所述第一触发电路的第二触发电路、以及延迟器件，
外部参考时钟信号、芯片使能信号和复位信号施加到所述第一触发电路。
8.根据权利要求7的器件，其中：
第一内部时钟信号暂停在待机状态准备输入命令信号。
9.根据权利要求7的器件，其中：
除了操作模式，第一内部时钟信号暂停。
10.根据权利要求7的器件，其中：
内部参考时钟信号从第二时钟周期产生。
11.根据权利要求1的器件，其中：
所述时钟输入第一级电路包括第一触发电路和连接到所述第一触发电路的第二触发电路，
外部参考时钟信号、芯片使能信号和复位信号施加到所述第二触发电路。
12.根据权利要求11的器件，其中：
第一内部时钟信号暂停在待机状态准备输入命令信号。
13.根据权利要求11的器件，其中：
除了操作模式，第一内部时钟信号暂停。
14.根据权利要求11的器件，其中：
内部参考时钟信号从第二时钟周期产生。
15.根据权利要求1的器件，其中：
所述时钟输入第一级电路进一步提供第二内部信号，以及
该第二内部信号直接施加到所述命令输入第一级电路，
当结合所述多个柔性宏观芯片时，命令信号响应于第一内部信号施加到所述命令输入第一级电路，同时当柔性宏观芯片中的任何一个独立操作时，命令信号响应于第二内部信号施加到所述命令输入第一级电路。
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