KR19980086739A - 반도체 메모리 장치 - Google Patents

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다다히꼬 스기바야시
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가네코 히사시
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Abstract

개시된 내용은 복수의 플렉스블 마크로 칩으로 되어 있는 반도체 메모리 장치에 관한 것이다. 이러한 조건에서, 외부 기준 클럭신호에 응답하여 내부 기준 클럭신호 및 제 1내부 클럭신호를 공급하기 위해, 클럭입력 초기단계 회로가 제 1플렉스블 마크로 칩에 배치되어 있다. 또한 커맨드 입력 초기단계 회로의 그룹이 제 1플렉스블 마크로 칩과는 다른 제 2플렉스블 마크로 칩에 집합적으로 배치되어 있다. 이 경우에, 커맨드 신호를 입력하기 위해 제 1내부 클럭신호가 커맨드 입력 초기단계 회로에 직접 공급된다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것이다.
근래 들어서는 DRAM(다이나믹 랜덤 액세스 메모리)과 같은 반도체 메모리 장치가 발전해 왔다. 이러한 반도체 메모리 장치에서는, 커맨드 신호, 어드레스 신호 및 데이터 신호가 외부 기준 클럭신호에 동기해서 입출력된다.
이하에서는, 1996년 ISSCC DIGEST of Technical Papers의 53-54p에 기재된 DRAM에 관해서 설명하기로 한다. 이 DRAM에서는 복수의 플렉스블 마크로 칩으로 하나의 메모리 칩을 구성하고 있다. 이하에서는 이 플렉스블 마크로 칩을 플렉스블 마크로 또는 서브-칩이라고 칭하기로 한다. 플렉스블 마크로 칩에서는, 그 기능이 퓨즈를 단절하는 것에 의해 변경될 수 있다.
종래에는, 1G 비트의 DRAM이 통상 4개의 플렉스블 마크로 칩으로 구성되어 있다. 이 경우에, 플렉스블 마크로 칩 중 하나가 외부 기준 클럭신호를 입력받는다. 이 외부 기준 클럭신호는 트리구조의 기본에 따라서 각 플렉스블 마이크로 칩 내에 내부 기준 클럭신호로서 배분된다. 여기에서 트리구조는 복수의 클럭버퍼로서 형성된다. 이 트리구조에서는, 클럭입력 초기단계 회로가 플렉스블 마크로 칩 중 하나에 배치되어 있다.
상술한 바와 같이, 상기 DRAM은 플렉스블 멀티-마크로 칩을 채용하고 있다. 결과적으로, 플렉스블 마크로 칩이 메모리 칩의 어느 위치에 조립된다고 하더라도, 각 플렉스블 마크로 칩은 정상적으로 동작해야만 한다. 그래서, 모든 클럭버퍼들이 항상 사용되지 않더라도, 사용되지 않는 버퍼들은 퓨즈를 단절하는 것에 의해 결정되는 신호에 응답하여 불활성화되어 있을 것이다.
더욱이, 커맨드 입력 초기단계 회로가 각 플렉스블 마크로 칩에 배치되어 있다. 이 커맨드 입력 초기단계 회로는 내부 기준 클럭신호에 의해 구동된다. 즉, 상기 내부 기준 클럭신호가 커맨드 입력 초기단계 회로에 입력되어 있으며, 외부 기준 클럭신호에 동기해서 커맨드 신호 및 어드레스 신호를 입력하고 있다.
커맨드 신호는 각 플렉스블 마크로 칩의 커맨드 입력 초기단계 회로에 입력되어 있다. 이 커맨드 신호는 트리구조를 따라서 버퍼에 연속적으로 공급된다.
이 경우, 내부 클럭신호가 항상 동작될 때는, 스탠드바이 전류가 부득이하게 증가한다. 그 때문에, 칩 인에이블 신의 로레벨이 외부 기준 클럭신호의 상승 클럭에서 검출된다. 그렇게 해서, 칩이 활성되며, 그리고 나서, 내부 기준 클럭신호가 동작된다.
특히, 제 1플립플롭 회로가 칩 인에이블 신호의 검출상태를 래치하기 위해 제공된다. 결과적으로, 제 1사이클의 내부 기준 클럭신호는, 제 1플립플롭 회로의 외부 절점에 로레벨이 들어온 후, 동작된다. 그래서, 제 1사이클의 내부 기준 클럭신호의 폭은, 제 2 및 그 후의 내부 클럭신호의 폭에 비해서, 제 1플립플롭의 반전시간 만큼 부득이하게 좁게될 것이다.
상기의 종래의 예에서는, 커맨드 입력 초기단계 회로가 내부 기준 클럭신호에 의해 구동될 때, 클럭입력 초기단계 회로와 각 마크로에서의 각 클럭버퍼 사이의 신호 경로가 큰 기생저항 및 용량을 가진다. 이것이 최소 사이클 시간을 성취하는데 있어서 장해가 된다. 만일 플립플롭 회로가 상기 장해를 제거하기 위해 경로 중간에 배치된다면, 메모리 칩의 크기가 커질 것이며, 또한 많은 액세스 사이클이 증가할 것이다.
또, 내부 기준 클럭신호를 동작 사이클 중에서만 발생시키고, 스탠드바이 동작 시의 소비 전류를 감소시키기 위해 클럭입력 초기단계 회로에 플립플롭을 설치한 경우, 내부 클럭신호의 출력이 지연되고, 내부 클럭신호의 제 1클럭 사이클의 클럭 폭이 부득이하게 좁게된다. 결과적으로, 동작 마진이 크게 감소된다.
본 발명의 보다 나은 이해를 돕기 위해, 도 1∼5를 참고해서, 종래의 반도체 메모리 장치에 관해 먼저 설명하기로 한다. 이 반도체 메모리 장치는 앞서 설명한 종래의 반도체 메모리 장치에 상응하는 것이다.
도 1에 도시되듯이, DRAM(예를 들어, 1G 비트 DRAM)의 하나의 칩이 4개의 플렉스블 마크로 칩(예를 들어 256M 비트)(101∼104)으로 구성되어 있다. 이 경우에, 각 플렉스블 마크로 칩(101∼104)은 퓨즈를 단절하는 것에 의해 그 기능을 변경될 수 있다. 또한, 각 플렉스블 마크로 칩(101∼104)은, 도 1에 도시되듯이, 2개의 메모리 셀 어레이 및 주변회로를 포함한다.
도 2에 도시되듯이, 클럭입력 초기단계 회로(300)는 플렉스블 마크로 칩(101) 내에 배치되어 있다. 이 경우, 외부 기준 클럭신호(CLK)가 클럭입력 초기단계 회로(300)에 입력된다. 이 외부 기준 클럭신호(CLK)는 내부 기준 클럭신호(ICLK)로서, 각 플렉스블 마크로 칩(101, 102, 103 및 104)내에 분배되어 있다. 특히, 외부 기준 클럭신호(CLK)는, 내부 기준 클럭신호(ICLK)로서 복수의 클럭버퍼들을 매개로 하여, 각각의 플렉스블 마크로 칩(101, 102, 103 및 104) 내로 공급된다. 이 클럭버퍼들은, 도 2에 도시되듯이, 트리 구조로 구성된다.
보다 상세하게는, 클럭입력 초기단계 회로(300)로부터의 외부 기준 클럭신호(CLK)가 내부 기준 클럭신호(ICLK)로서 제 1클럭버퍼(301)에 공급된다. 내부 기준 클럭신호(ICLK)는 제 1클럭버퍼(301)로부터 제 2클럭버퍼(302)내로 공급된다. 또한, 내부 기준 클럭신호(ICLK)는 제 2클럭버퍼(302)로부터 제 3클럭버퍼(303)로 공급된다. 마지막으로, 내부 기준 클럭신호(ICLK)는 제 3클럭버퍼(303)로부터 제 4클럭버퍼(304)로 공급된다. 그래서, 클럭입력 초기단계 회로(300)로부터의 외부 기준 클럭신호(CLK)가, 트리 구조의 제 1, 제 2, 제 3 및 제 4클럭버퍼(301, 302, 303 및 304)를 매개로 하여, 각각의 플렉스블 마크로스(102∼104)에 공급된다.
더욱이, 커맨드 입력 초기단계 회로(106)가 각 플렉스블 마크로 칩(101∼104)내에 배치되어 있다. 커맨드 입력 초기단계 회로(106)는, 도 2에 도시되듯이, 내부 클럭신호(ICLK)에 의해 구동되어서, 외부 기준 클럭신호(CLK)와 동기해서 입력 커맨드 신호 및 어드레스 신호를 입력한다.
상술한 바와 같이, DRAM은 플렉스블 멀티-마크로 방식을 채택한다. 결과적으로, 각 플렉스블 마크로 칩(101∼104)은 플렉스블 마크로 칩(101∼104)이 메모리 칩의 어느 위치에 배치되어 있다고 하더라도 정상적으로 동작해야만 한다. 그래서, 모든 클럭버퍼가 항상 사용되지 않음에도 불구하고, 사용되지 않는 버퍼(예를 들어, 불활성 제 1클럭버퍼(305))가, 도 2에 도시되듯이, 퓨즈를 단절하여 결정되는 신호에 응답하여 불활성화된다.
그 다음으로, 도 3을 참고하여, 종래의 전송 경로에 관해서 설명하기로 한다.
커맨드 입력 초기단계 회로(106)가 각 플렉스블 마크로 칩(101∼104)에 배치되어 있으며, 커맨드 신호(CMDi)는 커맨드 입력 초기단계 회로(106)에 입력되어 있다. 이 경우, 커맨드 입력 초기단계 회로(106)는, 도 2에 도시되듯이, 내부 기준 클럭신호(ICLK)에 의해 구동된다.
특히, 커맨드 입력 초기단계 회로(106)로부터의 커맨드 신호(CMDi)가, 복수의 커맨드 버퍼를 매개로 하여, 각 플렉스블 마크로 칩(101, 102, 103 및 104)으로 공급된다. 여기에서, 클럭버퍼는, 도 3에 도시되듯이, 트리구조로 구성되어 있다.
즉, 커맨드 입력 초기단계 회로(106)로부터의 커맨드 신호(CMDi)가 제 5커맨드 버퍼(401)로 공급된다. 이 커맨드 신호(CMDi)가 제 5커맨드 버퍼(401)로부터 제 6커맨드 버퍼(402)로 공급된다. 또한, 커맨드 신호(CMDi)는 플렉스블 마크로 칩(102 및 104)에서 제 6커맨드 버퍼(402)로부터 제 4커맨드 버퍼(204)로 공급된다. 한편, 커맨드 신호(CMDi)는, 플렉스블 마크로 칩(101 및 103)에서 제 6커맨드 버퍼(402)로부터 제 3커맨드 버퍼(203)로 공급된다.
그래서, 커맨드 입력 초기단계 회로(106)로부터의 커맨드 신호(CMDi)가, 트리구조의 제 5, 제 6, 제 4 및 제 3커맨드 버퍼(401, 402, 204 및 203)를 매개로 하여, 각각의 플렉스블 마크로 칩(101∼104)으로 공급된다.
이 경우, 내부 커맨드 신호(ICMDi)는 플렉스블 마크로 칩(102 및 104)에서 제 4클럭버퍼(204)에 의해 구동되며, 또는 플렉스블 마크로 칩(101 및 103)에서는 제 3클럭버퍼(203)에 의해 구동된다.
그 다음으로, 도 5에 도시된 타이밍 차트와 함께, 도 4를 참고하여 종래의 클럭입력 초기단계 회로(300)의 구조에 관해서 설명하기로 한다.
도 4에 도시되듯이, 클럭입력 초기단계 회로(300)는 제 1플립플롭 회로(40), 인버터 회로(41, 42, 43 및 45) 및 NOR회로(44)를 포함한다. 이 경우에, 제 1플립플롭회로(40)는 OR회로(46), NAND회로(47 및 48)로 구성되어 있다.
이러한 구조에서, 칩 인에이블 신호(CEB)가 인버터 회로(41 및 42)를 매개로 하여 제 1플립플롭 회로(40)로 입력된다. 또한, 외부 기준 클럭신호(CLK)가 인버터 회로(43)를 매개로 하여 제 1플립플롭(40)에 입력된다. 그리고, 리셋신호(RST)도 제 1플립플롭(40)에 입력된다. 제 1플립플롭(40)은 NOR회로(44) 및 인버터 회로(45)를 매개로 하여 내부 클럭신호(ICLKP1)를 공급한다.
이 경우, 내부 기준 클럭신호(ICLK)가 항상 동작할 때, 스탠드바이 전류가 부득이하게 증가된다. 이 때문에, 도 5에 도시되듯이, 칩 인에이블 신호(CEB)의 로레벨이 외부 기준 클럭신호(CLK)의 상승 클럭에서 검출된다. 그렇게 해서, 메모리 칩이 활성화되고, 그 후, 내부 기준 클럭신호(ICLK)가 도 5에 도시되듯이, 동작된다.
보다 상세하게는, 도 4에 도시되듯이, 제 1플립플롭 회로(40)가 칩 인에이블 신호(CEB)의 검출 상태를 래치하기 위해 제공된다. 결과적으로, 제 1사이클의 내부 기준 클럭신호(ICLK)는, 제 1플립플롭 회로(40)의 외부 절점(NI)에 로레벨이 들어온 후, 동작된다. 그래서, 제 1사이클의 내부 기준 클럭신호(ICLK)의 폭이, 도 5에 도시되듯이 제 2사이클 및 그 후의 내부 기준 클럭신호(ICLK)의 폭에 비해서, 제 1플립플롭 회로(40)의 반전시간 만큼 좁아진다.
상기 종래의 예에서는, 커맨드 입력 초기단계 회로(106)가 내부 기준 클럭신호(ICLK)에 의해 구동된다. 이 경우, 도 3에 도시되듯이, 플렉스블 마크로 칩(101 및 103)에서 커맨드 입력 초기단계 회로(106)와 각 제 3커맨드 버퍼(203)간의 신호 경로는 큰 기생저항 및 용량을 가진다. 이것이 최소 사이클 시간을 획득하는데 장해가 된다.
또한, 도 5에 도시되듯이, 내부 기준 클럭신호(ICLK)를 동작 사이클 중에서만 발생시키고, 스탠드바이 동작시의 소비 전류를 감소시키기 위해 클럭입력 초기단계 회로(300)에 제 1플립플롭 회로(40)를 설치한 경우, 내부 기준 클럭신호(ICLK)의 출력이 지연되고, 내부 기준 클럭신호(ICLK)의 제 1클럭 사이클의 클럭 폭이 부득이하게 좁게된다. 결과적으로, 동작 마진이 크게 감소된다.
본 발명은, 상기 문제들을 고려한 것으로서, 칩 크기를 크게 하지 않고 최소클럭시간을 단축할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 목적은 칩 사이즈를 크게 하지 않고, 최소 클럭시간을 단축할 수 있는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 칩 구조를 나타내는 레이아웃이며,
도 2는 종래의 반도체 메모리 장치의 내부 기준 클럭신호의 전송 경로를 나타내는 블록도이며,
도 3은 종래의 반도체 메모리 장치의 커맨드 신호의 전송 경로를 나타내는 블록도이며,
도 4는 종래의 반도체 메모리 장치에서의 클럭입력 초기단계 회로를 나타내는 회로도이며,
도 5는 도 4에 도시된 클럭입력 초기단계 회로의 타이밍 차트이며,
도 6은 본 발명의 원리를 나타내는 블록도이며,
도 7은 본 발명의 제 1실시예에 따른 제 1클럭신호의 전송 경로를 나타내는 블록도이며,
도 8은 본 발명의 제 1실시예에 따른 커맨드 신호의 전송 경로를 나타내는 블록도이며,
도 9는 본 발명의 제 1실시예에 따른 클럭입력 초기단계 회로를 나타내는 회로도이며,
도 10은 도 9에 도시된 클럭입력 초기단계 회로를 나타내는 타이밍 차트이며,
도 11은 본 발명의 제 2실시예에 따른 클럭입력 초기단계 회로를 나타내는 회로도이며,
도 12는 도 11에 도시된 클럭입력 초기단계 회로를 나타내는 타이밍 차트이며,
도 13은 본 발명의 제 3실시예에 따른 칩 구조를 나타내는 레이아웃이며,
도 14는 본 발명의 제 3실시예에 따른 커맨드 신호의 전송 경로를 나타내는 블록도이며,
도 15는 본 발명의 제 4실시예에 따른 마크로 동작 시의 커맨드 신호의 전송 경로를 나타내는 블록도이다.
본 발명에 의하면, 반도체 메모리 장치는 복수의 플렉스블 마크로 칩으로 구성되어 있다. 이 조건 하에서는, 외부 기준 클럭신호에 응답해서 내부 기준 클럭신호 및 제 1내부 클럭신호를 공급하기 위해, 클럭입력 초기단계 회로가 제 1플렉스블 마크로 칩에 배치되어 있다. 또한, 커맨드 입력 초기단계 회로들의 그룹이 제 1플렉스블 마크로 칩과는 다른 제 2의 플렉스블 마크로 칩 내에 집합적으로 배치되어 있다. 이 경우, 커맨드 신호를 입력하기 위해, 제 1내부 클럭신호가 커맨드 입력 초기단계 회로에 직접 공급된다.
우선, 도 6을 참고하여, 본 발명의 원리에 관하여 설명하기로 한다.
외부 기준 클럭신호(CLK)가 클럭입력 초기단계 회로(105)로 입력된다. 이 외부 기준 클럭신호(CLK)는, 복수의 클럭버퍼(60)를 매개로 하여, 내부 기준 클럭신호(ICLK)로서 복수의 회로(도시되지 않음)내로 분배된다. 여기에서, 클럭버퍼(60)는 도 6에 도시되듯이 트리구조를 구성한다.
이 때, 내부 기준 클럭신호의 변형이 가능한 작을 것이 요구된다. 그래서, 외부 기준 클럭신호(CLK)가, 복수의 클럭버퍼(60)를 매개로 하여, 플렉스블 멀티-마크로 방식의 사용에 의해 큰 칩 크기를 갖는 반도체 메모리 장치에 공급된다.
한편, 도 6에 도시되듯이, 제 1내부 클럭신호(ISCLK)가 내부 기준 클럭신호(ICLK)와 함께 클럭입력 초기단계 회로(105)로부터 출력된다.
[제 1실시예]
그 다음으로, 도 7∼도 10을 참고하여, 본 발명의 제 1실시예에 따른 반도체 메모리 장치에 관해 설명하기로 한다.
도 7에 도시되듯이, 클럭입력 초기단계 회로(105)로부터 제 1내부 클럭신호(ISCLK)가 직접 커맨드 입력 초기단계 회로(106)에만 공급된다. 여기에서, 커맨드 입력 초기단계 회로(106)는 복수의 플렉스블 마크로 칩(101∼104) 중 하나의 플렉스블 마크로 칩(102)내에 집합적으로 배치되어 있다. 이 경우, 클럭버퍼의 수가, 하나의 플렉스블 마크로 칩(102)에 4개의 커맨드 입력 초기단계 회로(106)를 집합적으로 배치하는 것에 의해 크게 감소된다. 결과적으로, 클럭 지연도 도 2에 도시된 종래의 구조에 비해서 크게 감소된다. 즉, 제 1내부 클럭신호(ISCLK)가 종래의 구조에 비해서 커맨드 입력 초기단계 회로(106)에 빨리 도달한다. 이것은 도 2에 도시된 신호 경로와 같이 제 1내부 클럭신호(ISCLK)가 커맨드 입력 초기단계 회로(106)에 도달하기 위해 복수의 클럭버퍼를 통과할 필요가 없기 때문이다.
다음으로 도 8을 참고하여, 제 1실시예에 따른 커맨드 신호의 전송 경로에 관해서 설명하기로 한다.
상술한 바와 같이, 4개의 커맨드 입력 초기단계 회로(106)가 플렉스블 마크로 칩(102)내에 집합적으로 배치되어 있으며, 커맨드 신호(CMDi)는 커맨드 입력 초기단계 회로(106)에 입력된다. 이 때, 커맨드 입력 초기단계 회로(106)는, 도 7에 도시되듯이, 클럭입력 초기단계 회로(105)로부터의 제 1내부 클럭신호(ISCLK)에 의해 구동된다.
이러한 구조에 의해서, 도 8에 도시되듯이, 커맨드 신호(CMDi)가, 복수의 커맨드 버퍼를 매개로 하여, 각각의 플렉스블 마크로 칩(101∼104)에 공급된다. 여기에서, 커맨드 버퍼는 트리구조를 구성한다.
보다 상세하게는, 우선, 커맨드 신호(CMDi)가 제 1커맨드 버퍼(201)로 공급된다. 그리고 나서, 이 커맨드 신호(CMDi)가 플렉스블 마크로 칩(102 및 104)에서 제 1커맨드 버퍼(201)로부터 제 4커맨드 버퍼(204)로 공급된다. 한편, 커맨드 신호(CMDi)는 제 1커맨드 버퍼(201)로부터 플렉스블 마크로 칩(101)의 제 2커맨드 버퍼(102)로 공급된다. 그리고 나서, 이 커맨드 신호(CMDi)는 플렉스블 마크로 칩(101 및 103)에서 제 2커맨드 버퍼(202)로부터 제 3커맨드 버퍼(203)로 공급된다.
이 경우, 제 3 및 제 4커맨드 버퍼(203 및 204)는 도 6에 도시된 내부 기준 클럭신호(ICLK)에 의해 구동된다. 여기에서, 도 6의 내부 기준 클럭신호(ICLK)의 트리구조는, 클럭입력 초기단계 회로(105)가 도 6의 제 1내부 클럭신호(ISCLK)를 부가적으로 공급한다는 것을 제외하고는, 도 2에 도시된 종래의 트리구조와 비슷하다는 것이 주목된다.
도 7의 클럭입력 초기단계 회로(105)는 도 9에 도시된 구조를 가진다. 특히, 클럭입력 초기단계 회로(105)는 주로 제 1플립플롭 회로(90), 제 2플립플롭 회로(91) 및 제 1지연 장치(92)를 포함한다. 또한, 클럭입력 초기단계 회로(105)는 인버터 회로(93, 94, 95, 97, 99 및 900) 및 NOR회로(96 및 98)를 가진다. 이 경우에, 제 1플립플롭 회로는 OR회로(901), NAND회로(902 및 903)로 구성되어 있는 반면, 제 2플립플롭 회로는 OR회로(904) 및 NAND회로(905 및 906)로 구성되어 있다. 그리고, 제 1지연 장치는 2개의 인버터 회로(907 및 908)로 구성되어 있다.
이러한 구조에 의해서, 칩 인에이블 신호(CEB)가 인버터 회로(93 및 94)를 매개로 하여 제 1플립플롭 회로(90)에 입력된다. 외부 기준 클럭신호(CLK)는 인버터 회로(95)를 매개로 하여 제 1플립플롭 회로(90)에 입력된다. 또한, 리셋 신호도 제 1플립플롭 회로(90)에 입력된다. 그리고, 불활성 신호(DISBL)는 NOR회로(96)에 입력된다.
이러한 조건 하에서, 내부 기준 클럭신호(ICLKP1)가 NOR회로(98) 및 인버터 회로(99)를 매개로 하여 제 2플립플롭 회로(91)로부터 출력된다. 또한, 제 1내부 클럭신호(ISCLK)가 NOR회로(96) 및 인버터 회로(97)를 매개로 하여 제 1지연 장치로부터 출력된다.
이 경우, 제 1내부 클럭신호(ISCLK) 및 신호(ICLKP1)가 스탠드바이 상태에서 멈춘다. 이 신호(ICLKP1)는, 내부 기준 클럭신호(ICLK)의 트리구조의 버퍼로 입력하기 전의 신호이다.
그 다음으로, 도 10을 참조하여, 도 9에 도시된 클럭입력 초기단계 회로(105)의 타이밍 차트에 관해서 설명하기로 한다.
칩 인에이블(CEB)이 로상태로 될 때, 이 상태는 클럭신호의 상승 시간에서 제 1플립플롭 회로(90)에서 래치된다. 제 1지연 회로(92)는, 요구된 래치 시간 만큼 외부 기준 클럭신호(CLK)와 제 1내부 클럭신호(ISCLK)사이의 경로에 삽입된다. 그래서, 제 1내부 클럭신호(ISCLK)는, 도 10에 도시되듯이, 제 1사이클과 제 2사이클 사이에서 동일한 클럭 폭을 가진다.
한편, 제 1플립플롭 회로(91)의 출력(N1)은 제 2플립플롭 회로(91)에 입력되며, 외부 기준 클럭신호(CLK)의 하강시간에서 제 2플립플롭 회로(91)를 반전시킨다. 그렇게 해서, 제 2플립플롭 회로(91)의 출력(N2)이 로상태가 된다. 결과적으로, 외부 기준 클럭신호(CLK)와 신호(ICLKP1)사이의 경로가 활성화된다.
그렇게 해서, 내부 기준 클럭신호(ICLK)가 제 2클럭 사이클로부터 동작된다. 그러나, 커맨드 입력 초기단계 회로(106)는 제 1클럭 사이클에서 커맨드 신호를 입력하고, 도 8에 도시된 제 3 및 제 4커맨드 버퍼(203 및 204)로 공급된다. 따라서, 동작에 관해서는 어떠한 문제도 없다. 그래서, 내부 기준 클럭신호(ICLK)의 클럭 폭이 도 10에 도시되듯이, 좁게되지 않는다.
제 1실시예에서, 제 1내부 클럭신호(ISCLK)가 클럭입력 초기단계 회로(105)에서 지연됨에도 불구하고, 제 1내부 클럭신호(ISCLK)는 내부 기준 클럭신호(ICLK)보다 더 빠르다. 결과적으로, 커맨드 입력 초기단계 회로(106)와 제 3커맨드 버퍼(203)사이의 경로에 허용되는 시간이 내부 기준 클럭신호(ICLK)에 의해 구동되는 양방의 회로에서의 경우보다 더 길어진다. 또한, 제 1내부 클럭신호(ISCLK)는, 커맨드 신호 및 어드레스 신호가 입력된 후, 불활성신호(DISBL)에 의해 정지된다.
[제 2실시예]
도 11 및 12를 참고하여, 본 발명의 제 2실시예에 관해서 설명하기로 한다.
제 2실시예는 도 9에 도시된 제 1지연 회로(92)가 제거된다는 것을 제외하고는 도 9에 도시된 제 1실시예와 비슷하다.
특히, 클럭입력 초기단계 회로(105)는 주로 제 1플립플롭 회로(110) 및 제 2플립플롭 회로(111)를 포함한다. 또한, 클럭입력 초기단계 회로(105)는 인버터 회로(112, 113, 114, 116, 118 및 119) 및 NOR회로(115 및 117)를 포함한다. 이 경우, 제 1플립플롭 회로는 OR회로(1101), NAND회로(1102 및 1103)로 구성되어 있는 반면, 제 2플립플롭 회로는 OR회로(1104) 및 NAND회로(1105 및 1106)로 구성되어 있다.
이러한 구조에서, 칩 인에이블 신호(CEB)가 인버터 회로(112 및 113)를 매개로 하여 제 1플립플롭 회로(110)에 입력된다. 외부 기준 클럭신호(CLK)는 인버터 회로(114)를 매개로 하여 제 1플립플롭 회로(110)로 입력된다. 또한 리셋신호(RST)도 제 1플립플롭 회로(110)에 입력된다. 그리고, 불활성 신호(DISBL)가 NOR회로(115)에 입력된다.
이러한 조건 하에서, 내부 기준 클럭신호(ICLKP1)가 NOR회로(117) 및 인버터 회로(119)를 매개로 하여 제 2플립플롭 회로(111)로부터 출력된다. 또한, 제 1내부 클럭신호(ISCLK)가 NOR회로(115) 및 인버터 회로(116)를 매개로 하여 출력된다.
제 2실시예에서는, 도 12에서 도시되듯이, 제 1내부 클럭신호(ISCLK)의 폭을 일정하게 유지하기 위해, 스탠바이 상태에서도 제 1내부 클럭신호(ISCLK)가 계속해서 공급된다. 결과적으로, 스탠바이 전류가 단지 커맨드 입력 초기단계 회로(106)에서만 증가된다.
한편, 제 1내부 클럭신호(ISCLK)는, 도 12에서와 같이, 제 1실시예보다 더 빠르게 나타난다. 그래서, 커맨드 입력 초기단계 회로(106)와 제 3커맨드 버퍼(303)간의 경로에 허용되는 시간이 제 1실시예보다 더 길어진다.
제 2실시예의 경우에서도, 도 12에 도시되듯이, 커맨드 신호 및 어드레스 신호가 입력된 후, DISBL 신호에 의해 제 1내부 클럭신호(ISCLK)가 정지된다. 그러나, 스탠바이 상태로 이동하기 위해 동작모드가 리셋 되며, DISBL신호가 해제되어서, 제 1내부 클럭신호(ISCLK)의 동작이 시작된다.
[제 3실시예]
그 다음으로, 도 13 및 14를 참고하여 본 발명의 제 3실시예에 관해서 설명하기로 한다. 도 13에 도시되듯이, 메모리 칩이 4개의 플렉스블 마크로 칩(801∼804)으로 구성되어 있다. 이 경우, 각 플렉스블 마크로 칩(801∼804)은, 도 1에 도시된 메모리 칩과 비슷하게, 2개의 메모리 셀 어레이 및 주변회로를 가진다 도 13의 메모리 칩은, 도 13에서 칩 면적을 줄이기 위해 메모리 칩의 한 측에는 어떠한 배선 면적도 위치되지 않는다는 것을 제외하고는, 도 1의 메모리 칩과 비슷하다.
도 14를 참고하여, 제 3실시예에 따른 커맨드 신호의 전송 경로에 관해서 설명하기로 한다.
상술한 바와 같이, 4개의 커맨드 입력 초기단계 회로(106)가 플렉스블 마크로 칩(102)에 집합적으로 배치되어 있으며, 커맨드 신호(CMDi)는 커맨드 입력 초기단계 회로(106)에 입력된다. 이 경우, 커맨드 입력 초기단계 회로(106)는, 도 8에서와 같이, 클럭입력 초기단계 회로(105)로부터의 제 1내부 클럭신호(ISCLK)에 의해 구동된다.
이러한 구조로, 커맨드 신호(CMDi)가, 도 14에 도시되듯이 복수의 커맨드 버퍼를 매개로 하여, 각각의 플렉스블 마크로 칩(101∼104)에 공급된다. 커맨드 버퍼는 트리구조를 구성한다.
보다 상세하게는, 우선 커맨드 신호(CMDi)가 플렉스블 마크로(102)의 제 7커맨드 버퍼(1007)에 공급된다. 그리고 나서, 이 커맨드 신호(CMDi)가 플렉스블 마크로 칩(102)의 제 7커맨드 버퍼(1008)로부터 플렉스블 마크로 칩(102)의 제 4커맨드 버퍼(204)로 공급된다.
한편, 커맨드 신호(CMDi)는 플렉스블 마크로 칩(102)의 제 7커맨드 버퍼(1007)로부터 플렉스블 마크로 칩(101 및 103)의 제 8커맨드 버퍼(1008)로 공급된다.
또한, 커맨드 신호(CMDi)는 플렉스블 마크로 칩(101)의 제 8커맨드 버퍼(1008)로부터 플렉스블 마크로 칩(101)의 제 3커맨드 버퍼(203)로 공급되는 반면, 커맨드 신호(CMDi)는 플렉스블 마크로 칩(103)의 제 8커맨드 버퍼(1008)로부터 플렉스블 마크로 칩(104)의 제 7커맨드 버퍼(203)로 공급된다.
도 14에서는, 도 8에 도시된 커맨드 전송 경로와는 다르게, 플렉스블 마크로 칩(102)과 플렉스블 마크로 칩(104)간에 어떠한 전송 경로도 없다. 상술한 바와 같이, 커맨드 신호(CMDi)는, 도 14에 도시되듯이, 플렉스블 마크로 칩(101 및 103)을 매개로 하여 플렉스블 마크로 칩(104)에 공급된다. 이와 대조적으로, 도 8에서는 커맨드 신호(CMDi)가 플렉스블 마크로 칩(102)으로부터 플렉스블 마크로 칩(104)으로 직접 공급된다.
그래서, 도 14에 도시된 전송 경로가 메모리 칩에서 채택되어서, 도 13에 도시되듯이 칩 면적이 크게 감소된다. 이것은, 도 8에서와 같이 플렉스블 마크로 칩(104)으로 플렉스블 마크로 칩(102)을 직접적으로 접속하는 신호선용 면적을 제공할 필요가 없기 때문이다.
이 경우에는, 커맨드 신호(CMDi)가 메모리 칩의 한 측의 플렉스블 마크로 칩(101 및 103)에 일단 집중된다. 결과적으로, 이 경로가 도 8에 도시된 제 1실시예와 비교해서 길어지기 때문에, 커맨드 신호(CMDi)를 공급하기 위해 충분한 시간이 요구된다. 그러나, 커맨드 입력 초기단계 회로(106)로부터의 출력이 제 1내부 클럭신호(ISCLK)를 사용하는 것에 의해 빨라지기 때문에, 어떠한 문제도 발생하지 않는다.
[제 4실시예]
그 다음으로, 도 15를 참고하여 본 발명의 제 4실시예를 설명하기로 한다.
플렉스블 멀티-마크로 방식의 반도체 메모리 장치에서는, 퓨즈를 끊기 전에, 복수의 플렉스블 마크로 칩의 각각이 독립적으로 동작한다.
도 15에 도시되듯이, 클럭입력 초기단계 회로(105)가 플렉스블 마크로 칩(101)에 배치되어 있다. 또한, 마크로 동작용 커맨드 입력 초기단계 회로(1201)가 플렉스블 마크로 칩(102)에 집합적으로 제공된다. 이 경우, 제 2내부 클럭신호(ISCLKM)가 클럭입력 초기단계 회로(105)로부터 커맨드 입력 초기단계 회로(1201)에 직접 입력된다. 커맨드 입력 초기단계 회로(1201)는 제 2내부 클럭신호(ISCLKM)에 의해 구동된다.
이러한 구조에서, 내부 커맨드 신호(ICMDi)를 제 3커맨드 버퍼(203)로 공급하기 위해, 커맨드 신호(CMDi)가 커맨드 입력 초기단계 회로(1201)에 입력된다.
이 경우, 메모리 칩이 1G비트 DRAM으로서 플렉스블 마크로 칩(101∼104)을 결합하여서 동작될 때는, 제 1내부 클럭신호(ISCLK)가, 도 7에 도시되듯이, 커맨드 입력 초기단계 회로(106)에 직접 입력된다. 한편, 메모리 칩이 256M 비트의 DRAM으로서 플렉스블 마크로 칩(101)을 전용 또는 독립적으로 사용하여 동작될 때는, 도 15에 도시되듯이, 제 2내부 클럭신호(ISCLKM)가 커맨드 입력초기단계 회로(1201)에 직접 입력된다.
그래서, 제 2내부 클럭신호(ISCLKM)는 마크로 동작에 전용으로 사용된다. 또한, 제 2내부 클럭신호(ISCLKM)는, 상술한 바와 같이, 마크로 동작용 커맨드 입력 초기단계 회로(1201)에 입력된다. 여기에서, 커맨드 입력 초기단계 회로(1201)는 일반적으로 D형 플립플롭(도시되지 않음)의 2단계로서 구성된다.
이 경우, 커맨드 신호(CMDi)는, 풀(full) 칩 동작 시에, 커맨드 입력 초기단계 회로(105)와 제 3커맨드 버퍼(203)사이에서 소비되는 한 클럭 동안 커맨드 입력 초기단계 회로(1201)내에서 대기한다. 그래서, 풀 칩에서의 동작 특성은 마크로 동작의 특성과 실제적으로 동일하다.
또한, 이 커맨드 입력 초기단계 회로(1201)는 일반적으로 커맨드 입력 초기단계 회로(106)와는 칩 중앙을 끼워서 역측으로 배치되어 있다. 이것에 의해, 블록간의 배선의 집중을 증가시키지 않고, 커맨드 입력 초기단계 회로(1201)와 커맨드 입력 초기단계 회로(106)가 클럭입력 초기단계 회로(105) 근처에 배치된다. 여기에서 마크로 동작에서 내부 기준 클럭신호(ICLK)와 제 1내부 클럭신호(ISCLK)를 분리하는 것에 의해 클럭 폭이 좁게된다고 말할 수 있는 것은 아니다.
본 발명에 의해, 제 1내부 클럭신호가 직접 커맨드 입력 초기단계 회로에 공급되기 때문에, 최소 클럭 사이클 시간이 단축될 수 있다. 또한, 내부 기준 클럭신호가 스탠드바이 동작 중에 전류를 억제하기 위해 정지된다. 더욱이, 내부 클럭의 폭이 좁게되지 않기 때문에 동작 마진이 떨어지지 않는다.

Claims (15)

  1. 복수의 플렉스블 마크로 칩 :
    제 1플렉스블 마크로 칩에 배치되어 있고, 외부 기준 클럭신호에 응답하여 내부 기준 클럭신호 및 제 1내부 클럭신호를 공급하는 클럭입력 초기단계 회로 및 상기 제 1플렉스블 마크로 칩과는 다른 제 2플렉스블 마크로 칩에 집합적으로 배치되어 있고, 커맨드 신호를 입력하기 위해 제 1내부 클럭신호가 직접 입력되는 커맨드 입력 초기단계 회로의 그룹으로 이루어진 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 반도체 메모리 장치가 :
    트리구조로 형성된 복수의 클럭버퍼 및 상기 클럭버퍼를 매개로 하여, 상기 각 플렉스블 마크로 칩으로 공급되는 내부 기준 클럭신호를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 반도체 메모리 장치가 :
    트리구조로 형성된 복수의 커맨드 버퍼 및 상기 커맨드 버퍼를 매개로 하여 상기 각 플렉스블 마크로 칩으로 공급되는 커맨드 신호를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 각 플렉스블 마크로 칩이, 메모리 셀 어레이 및 주변회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 클럭입력 초기단계 회로가 상기 제 1플렉스블 마크로 칩을 제외하고는 상기 플렉스블 마크로 칩에서 불활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 커맨드 입력 초기단계 회로가 상기 제 2플렉스블 마크로 칩을 제외하고는 상기 플렉스블 마크로 칩에서 불활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 클럭입력 초기단계 회로가 제 1플립플롭 회로, 상기 제 1플립플롭 회로에 접속된 제 2플립플롭 회로 및 지연장치를 포함하며, 외부 기준 클럭신호, 칩 인에이블 신호 및 리셋신호가 상기 제 1플립플롭 회로에 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 제 1내부 클럭신호가 커맨드 신호를 입력하기 위해 제공되는 스탠드바이 상태에서 정지되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7항에 있어서, 상기 제 1내부 클럭신호가 동작모드를 제외하고는 정지되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7항에 있어서, 상기 내부 기준 클럭신호가 제 2클럭 사이클로부터 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1항에 있어서, 상기 클럭입력 초기단계 회로가 제 1플립플롭 회로 및 상기 제 1플립플롭 회로에 접속되는 제 2플립플롭 회로를 포함하고, 외부 기준 클럭신호, 칩 인에이블 신호 및 리셋신호가 상기 제 1플립플롭 회로에 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 제 1내부 클럭신호가 커맨드 신호를 입력하기 위해 제공되는 스탠바이 상태에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11항에 있어서, 상기 제 1내부 클럭신호가 동작모드를 제외하고는 정지되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11항에 있어서, 상기 내부 기준 클럭신호가 제 2클럭 사이클로부터 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 1항에 있어서, 상기 클럭입력 초기단계 회로가 제 2내부 신호를 더 공급하며, 그리고
    상기 제 2내부 신호가 상기 커맨드 입력 초기단계 회로에 직접 공급되며, 상기 복수의 플렉스블 마크로 칩이 결합될 때, 상기 커맨드 신호가 상기 제 1내부 신호에 응답하여 상기 커맨드 입력 초기단계 회로에 입력되고, 이에 반해, 상기 플렉스블 마크로 칩 중 어느 하나가 독립적으로 동작할 때, 상기 커맨드 신호가 상기 제 2내부 신호에 응답하여 상기 커맨드 입력 초기단계 회로에 입력되는 것을 특징으로 하는 반도체 메모리 장치.
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