CN1187042A - 静态随机存取存储器单元及其制造方法 - Google Patents
静态随机存取存储器单元及其制造方法 Download PDFInfo
- Publication number
- CN1187042A CN1187042A CN97114678A CN97114678A CN1187042A CN 1187042 A CN1187042 A CN 1187042A CN 97114678 A CN97114678 A CN 97114678A CN 97114678 A CN97114678 A CN 97114678A CN 1187042 A CN1187042 A CN 1187042A
- Authority
- CN
- China
- Prior art keywords
- conductive
- grid
- active regions
- sram cell
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 230000003068 static effect Effects 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 48
- 230000004888 barrier function Effects 0.000 claims description 46
- 239000004065 semiconductor Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 239000000203 mixture Substances 0.000 claims description 11
- 238000013517 stratification Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000004913 activation Effects 0.000 abstract 2
- 239000004020 conductor Substances 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000012212 insulator Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Semiconductor Memories (AREA)
Abstract
一种适用于其高存储密度和单元稳定性的静态随机存取存储器(SRAM)单元及其制造方法,该SRAM单元包括一个形成在第一导电型半导体衬底中的第二导电型阱,限定在第二导电型阱中的第一和第二激活区,与第一和第二激活区成直角形成的第一和第二存取晶体管,在第一和第二存取晶体管的漏极区中具有跨越第二导电阱的沟道型栅极的第一和第二激励晶体管。
Description
本发明涉及制造半导体器件的方法，特别是适合于其高存储密度和单元稳定性的静态随机存取存储器(SRAM)及其制造方法。
由于一般的静态随机存取存储器(下文称之为SRAM)不需要刷新操作并且便于调节其操作定时，故而可与微计算机具有相同存取时间和相同循环时间。除此之外，象双极型随机存取存储器(RAM)之类的随机存取存储器可获得高速操作。SRAM被广泛用在大规模计算器的缓冲存储器、超级计算机的主存储器、控制存储器等中。
基于触发器的SRAM可分为E/D型SRAM、CMOS型SRAM、和高电阻负载型SRAM。
下面参照附图说明现有的SRAM单元。
图1是现有SRAM单元的等效电路图，图2是现有SRAM单元的布局。
参照图1，第一和第二激励晶体管TD1和TD2建立在分别交叉连接负载电阻R1和R2的触发器的单个单元上。此时，在每个单个单元中，第一和第二激励晶体管TD1和TD2分别连接到位线B/L1和B/L2，其栅极连接到字线。
参照图2现有SRAM单元的布局，由于不规则地形成激活区，该布局设计的结构较复杂。就是说，SRAM单元包括不规则地形成在一有限区中的激活区，形成在激活区预定部分中的第一和第二存取晶体管的栅电极，和第一和第二激励晶体管的栅电极。与此同时，第一存取晶体管的栅电极和第二激励晶体管的栅电极相互连接在第一存取晶体管的漏极区上。另外，第二存取晶体管的栅电极和第一激励晶体管的栅电极相互连接在第二存取晶体管的漏极区上。第二激励晶体管的栅电极通过第一接触孔20连接到第一激励晶体管的漏极上。第二激励晶体管的栅电极通过第二接触孔21连接到负载电阻R1。同时，第一和第二接触孔20和21位于同一直线。
该现有SRAM的操作如下。
当高电平信号施加到字线时，第一和第二存取晶体管TA1和TA2导通，以使单个单元电连接到位线。当第一激励晶体管TD1截止而第二激励晶体管TD2导通时，位线B/L2的数据通过第二存取晶体管TA2施加到存储器单元。反之，当第一激励晶体管TD1截止时，位线B/L1没有电流通路而由第一存取晶体管TA1充电。换言之，当在存储器单元中写入高电平数据时，将大于阈值电压的电压施加到字线，以使第一和第二存取晶体管TA1和TA2导通，从而向“A”点施加高电平数据。由于A点电位为高电平，一个高电平信号施加到连接A点的第二激励晶体管TD2的栅极，从而使第二激励晶体管TD2导通。反之，位线B/L2的低电平数据施加到“B”点，使第一激励晶体管截止。
接下来，在读取数据时，位线B/L1和B/L2变成等电位，将大于该阈值电压施加到字线，从而使第一和第二存取晶体管TA1和TA2导通。因此，当A点数据为高电平时，位线B/L1的电位升高，而当A点为低电平数据时，位线B/L1的电位降低。
图3是现有SRAM结构的截面图，其中包括一场氧化层42，在第一导电型半导体衬底41上限定第一和第二激活区；形成在第一激活区上的存取晶体管的栅电极43，和覆盖场氧化层42并形成在第二激活区上与栅极43隔开预定距离的激励晶体管的栅电极44；在存取晶体管栅极43的两侧形成在衬底41中的第二导电型的源极和漏极杂质区46和46a；具有与激励晶体管栅电极44接触的接触孔并形成在包括栅电极43和44在内的整个表面上的绝缘层47；与激励晶体管的栅电极44形成电接触并形成在绝缘层47上的负载电阻层50；形成在负载电阻层50和激励晶体管的栅电极44之间与负载电阻层50和激励晶体管的栅电极44绝缘的地线48；和通过接触孔与第二导电型的源极杂质区接触的位线52。
下面通过附图说明制造具有上述结构的SRAM单元的常规方法。
参照图4a至4d，提供了制造SRAM单元的常规方法。
首先，如图4a所示，第一多晶硅层形成在第一导电型半导体衬底41整个表面上，其中由场氧化层42限定激活区。POCL3掺杂到第一多晶硅层。接下来，将光刻胶层(未示出)涂覆在第一多晶硅层上，以限定存取晶体管和激励晶体管的栅电极区。通过光蚀刻处理有选择地去除第一多晶硅层，以形成存取晶体管和激励晶体管的栅电极43和44。然后，用栅电极43和44作为掩膜，注入第二导电型的轻掺杂的杂质离子。
接下来，在包括栅电极43和44在内的整个表面上形成第一绝缘层，然后在存取晶体管栅电极43的两个侧面上深蚀刻形成侧壁45。用侧壁45作为掩膜，注入第二导电型重掺杂的杂质离子以形成LDD结构的源极和漏极杂质区46和46a。与此同时，通过扩散掺杂到第一多晶硅层中的POCL3形成如图4a所示表示为“A”的作为激活区与激励晶体管的栅电极44边界的部分。
参照图4b，在包括栅电极43和44在内的整个表面上形成第二绝缘层47，然后在其上形成第二多晶硅层。接下来，将光刻胶层涂覆在第二多晶硅层上，以限定电力线。接下来，通过光刻处理在光刻胶层上构图以形成地线48。
参照图4c，在包括地线48在内的第二绝缘层47的整个表面上形成第三绝缘层49。此后，有选择地去除第二和第三绝缘层47和49以形成与激励晶体管的栅电极44接触的接触孔。然后，形成第三多晶硅层并构图以便与激励晶体管的栅电极44电接触，从而形成负载电阻层50。
参照图4d，在包括负载电阻层50在内的第三绝缘层49的整个表面上形成平面化的绝缘层51，然后将其部分地去除直到露出衬底41的一部分表面以便在存取晶体管的源极杂质区46上形成接触孔。接下来，在包括金属层在内的整个表面上形成一金属层然后构图以形成位线52，从而完成常规SRAM单元的全部制造工艺。
然而，常规SRAM单元及其制造方法存在下列问题。
首先，如布局中所示，由于激活区不是对称形成，激励晶体管也不对称形成，以致很难稳定数据。
其次，按照该布局限制了激励晶体管的宽度因而限定了其存储密度。
因此，本发明的目的在于提供SRAM单元及其制造方法，以便基本消除因相关技术的局限和缺陷造成的几个问题。
本发明的一个目的是提供一种其中激励晶体管垂直排列以改善其存储密度和单元稳定性的SRAM单元及其制造方法。
本发明的其它特征和优点将在下面的描述中说明，其中一部分通过该描述是显而易见的，或可通过实施本发明来了解。通过所撰写的说明书和其权利要求书以及附图中特别指出的结构将实现和达到本发明的目的和其它优点。
为实现这些和其它优点以及根据本发明目的，作为概要和概括说明，该SRAM单元包括一个形成在第一导电型半导体衬底中的第二导电型阱，限定在第二导电型阱中的第一和第二激活区，与第一和第二激活区成直角形成的第一和第二存取晶体管，在第一和第二存取晶体管的漏极区中具有跨越第二导电阱的沟道型栅极的第一和第二激励晶体管。
在本发明的另一方面中提供一种制造SRAM单元的方法，包括步骤：向第一导电型半导体衬底的预定深度中注入第二导电型杂质离子以形成一第二导电型阱，氧化该半导体衬底的预定区域以便形成场氧化层区并在与该场氧化层区平行方向形成第一和第二激活区，有选择地蚀刻第二导电型阱以便在第一和第二激活区形成第一和第二沟道，在包括第一和第二沟道的整个表面上依次形成一个栅极氧化层和第一导电层，和有选择地蚀刻该栅极氧化层和第一导电层，以便与第一和第二激活区垂直形成第一和第二存取晶体管的栅极以及在第一和第二沟道上形成第一和第二激励晶体管的栅极，通过作为掩膜的第一和第二存取晶体管的栅极以及第一和第二激励晶体管的栅极将第一导电型杂质离子注入到第一和第二激活区，以形成第一和第二杂质区，在整个表面上形成第一绝缘层并有选择地蚀刻第一绝缘层以便露出第一和第二激励晶体管，和形成在第一杂质区的一侧露出预定区域的第一接触孔，在第一杂质区的另一侧露出预定区域的第三接触孔，在第二杂质区的一侧露出预定区域的第二接触孔，和在第二杂质区的另一侧露出预定区域的第四接触孔，在该衬底的整个表面上形成第二导电层并有选择地蚀刻第二导电层以形成将第一激励晶体管与第二接触孔电连接和将第二激励晶体管与第一接触孔电连接的构图，在衬底的整个表面上形成第二绝缘层并有选择地蚀刻第二绝缘层以便在第一和第二接触孔以及第三和第四接触孔上露出第一导电层，在衬底的整个表面上形成负载电阻层并有选择地蚀刻负载电阻层以形成分别通过第一和第二接触孔分别与第一和第二导电层连接的第一和第二负载构图，形成第三绝缘层并有选择地蚀刻第三绝缘层以便露出第三和第四接触孔，和在整个表面上形成第三导电层并有选择地蚀刻第三导电层以形成分别通过第三和第四接触孔分别与第一和第二杂质区的另一侧电连接的第一和第二位线。
可以理解，上面的一般性描述和下面的详细描述作为示范和解释，其意图是按所提出的权利要求提供对本发明的进一步说明。
通过结合附图参照下面的详细说明将很容易理解本发明的这些和各种其它目的、特性和优点。
图1是常规SRAM单元的等效电路图；
图2是常规SRAM单元的布局；
图3是常规SRAM单元结构沿图2的I-I′线的截面图；
图4a至4d是SRAM单元常规制造方法的截面图；
图5是根据本发明的单个SRAM单元的布局；
图6a是单个SRAM沿图5的I-I′线的截面图；
图6b是单个SRAM沿图5的II-II′线的截面图；和
图7a至7o和7a′至7o′分别是沿图5的I-I′和II-II′线的截面图，示出根据本发明优选实施例的SRAM单元的制造方法。
现在详细参照本发明的优选实施例，附图中说明其实例。
如图5所示，本发明的SRAM单元包括相互平行且隔开的第一和第二激活区50和50a，分别形成在第一和第二激活区50和50a上且与第一和第二激活区50和50a相对的第一和第二激励晶体管栅电极51和52，一个与第一和第二激活区50和50a成直角的存取晶体管栅电极53。
第一激励晶体管的源极和漏极区形成在第一激活区50中，第二激励晶体管的源极和漏极区形成在第一激活区50a中。因此，第一和第二激励晶体管的源极共同具有形成第一和第二激活区的衬底。在垂直方向对角地形成第一和第二激励晶体管的栅电极51和52。
因此，第一激励晶体管的漏极和第二激励晶体管的栅电极52位于一条直线；第二激励晶体管的漏极和第一激励晶体管的栅电极51位于一条直线。与此同时，形成第一导电材料层54与第一激励晶体管的栅电极51和第二激励晶体管的漏极电接触。另外，形成第二导电材料层54a与第二激励晶体管栅电极52和第一激励晶体管的漏极电接触。与此同时，第一和第二导电材料层54和54a与第一和第二激活区56和56a成直角。
第一和第二负载电阻层55a和55通过形成在激励晶体管栅电极51和52上的接触孔与第一和第二导电材料层54和54a电接触。与此同时，平行形成第一和第二负载电阻层55a和55，与第一和第二激活区50和50a成直角。
第一和第二位线56和56a通过接触孔与存取晶体管的源极接触并与存取晶体管栅电极53成直角。第一和第二电力线57和57a通过形成在激励晶体管的漏极上的接触孔与第一和第二负载电阻层55a和55电接触。
形成一个栅电极材料以掩盖沟道然后构图以形成第一和第二激励晶体管栅电极51和52。
图6a-图6b是分别沿图5的I-I′线和II-II′线的截面图。
参照图6a，本发明的SRAM单元包括在其中限定场区和激活区的第一导电型半导体衬底61预定深度内的第二导电型阱61a；形成到第一导电型半导体衬底61并跨越第二导电型阱61a的一个沟道；形成在沟道中并围绕该沟道的第一激励晶体管栅电极62；在第一激励晶体管栅电极62的一侧形成在第一导电型半导体衬底61上的存取晶体管栅电极63；在第一激励晶体管栅电极62和存取晶体管栅电极63两侧形成在衬底中的第一导电型的第一和第二杂质区64和64a；分别通过接触孔分别接触第一激励晶体管栅电极62和第一导电型的第二杂质区64a的第一和第二导电材料层65和65a；在形成在第一导电材料层65上的绝缘层上形成的第一负载电阻层66；通过接触孔与第二导电材料层65a接触的第二负载电阻层66a；在存取晶体管栅电极63两侧与形成在衬底中的第一导电型的第一杂质区64接触的第一位线67；相互隔开并形成在第一位线67上的另一绝缘层上的第一和第二电力线68和68a。
栅极绝缘层69位于存取晶体管栅电极63和第一激励晶体管栅电极62之间，以及第一激励晶体管栅电极62和第二导电型阱61a之间。第一激励晶体管栅电极62形成在跨越第二导电型阱61a的垂直结构上。第一激励晶体管栅电极62借助第一导电材料层65与第二激励晶体管(未示出)的漏极电接触，同时第二激励晶体管栅电极(未示出)借助第二导电材料层65a与第一激励晶体管的漏极电接触。沟道深度比第二导电型阱61a深，从而露出衬底61。
参照图6b，该图是沿图5的II-II′线的截面图，SRAM单元包括在限定场区以及第一和第二激活区的第一导电型半导体衬底61中形成预定深度的第二导电型阱61a；形成到第一导电型半导体衬底61并在第一激活区跨越第二导电型阱61a的沟道；形成在沟道表面上并在围绕该沟道的第一激活区预定部分上的栅极绝缘层69；在栅极绝缘层69两侧形成在第一和第二激活区中的第一导电型的第一和第二杂质区64和64a；形成在沟道中和围绕该沟道的第一激活区上的第二激励晶体管栅电极62；使第二激励晶体管栅电极62通过一个接触孔与第一导电型的第二杂质区64a接触的第二导电材料层65a；通过一个接触孔在第一导电型的第二杂质区64a上与第二导电材料层65a接触的第二负载电阻层66a；在形成在第二负载电阻层66a的绝缘层上形成预定宽度并且相互隔开的第一和第二位线67和67a；和通过形成在包括第一和第二位线67和67a在内的整个表面上的绝缘层的一个接触孔与第二负载电阻层66a接触的第二电力线68a。
与此同时，沟道比第二导电型阱61a深，以便露出第一导电型半导体衬底。形成并部分地去除该绝缘层以形成一个接触孔。第一激励晶体管漏电极借助第二负载电阻层66a通过该接触孔与第二电力线68接触。
下面参照附图说明具有上述结构的SRAM单元。
图7a至70和7a′至70′分别是沿图5的I-I′线和II-II′线的截面图，示出根据本发明优选实施例制造SRAM单元的方法。
首先，如图7a和7a′所示，将第二导电型杂质离子注入第一导电型半导体衬底71，以形成预定深度的第二导电型阱71a。
此后，如图7b和7b′所示，对第二导电型阱71a进行场离子注入处理，从而形成一个场氧化层72以限定一个激活区。
然后，如图7c和7c′所示，将该激活区的第二导电型阱71a蚀刻预定深度，以形成比阱71a深的沟道73。从而露出第一导电型半导体衬底71。
接下来，如图7d和7d′所示，栅极绝缘层74形成在包括沟道73在内的激活区上，然后，第一导电层75形成在包括栅极绝缘层74在内的整个表面上。
此后，如图7e和7e′所示，对第一导电层75构图以形成存取晶体管栅电极75a和激励晶体管栅电极75b。然后，用栅电极75a和75b作为掩膜，将第一导电型的第一和第二杂质区76和76a形成在第二导电型阱71a中。与此同时，如图7e所示，第一导电型的第一杂质区76为存取晶体管的漏极，而第一导电型的第二杂质区76a为第一激励晶体管的漏极。第一导电型的第二杂质区76a为第一激励晶体管的漏极，如图7e′所示。
然后，如图7f和7f所示，第一绝缘层77形成在包括衬底71在内的整个表面上，然后有选择地蚀刻到第一导电型的第一和第二杂质区76和76a表面，以形成一个接触孔。接下来，第二绝缘层78形成在包括该接触孔在内的整个表面上。同样，如图7f所示，有选择地去除第一绝缘层77以便露出第二杂质区76a，然后形成第二绝缘层78。
此后，如图7g和7g′所示，部分地去除激励晶体管栅电极75b上的第一和第二绝缘层77和78和第二杂质区76a上的第二绝缘层78，以形成接触孔79。
接下来，如图7h和7h′所示，形成第一和第二导电材料层80和80a分别通过接触孔79接触激励晶体管栅电极75b和第二杂质区76a。此时，图7h示出这两个第一和第二导电材料层80和80a。而作为跨越II-II′线的截面图的图7h′仅示出与激励晶体管栅电极75a和另一个激励晶体管(未示出)漏极电接触的第二导电层80a。
此后，如图7i和7i′所示，在包括第一和第二导电材料层80和80a在内的整个表面上依次形成第三和第四绝缘层81和81a。然后，如图7i′所示，部分地深蚀刻第四绝缘层81a。由于第四绝缘层81a被深蚀刻，图7i未将其示出。
接下来，如图7j和7j′所示，有选择地去除第三绝缘层以形成第二接触孔82a。此时，如图7j所示，有选择地去除第三绝缘层81以露出与第一导电型的第二杂质区76a电接触的第二导电材料层80a。同样，如图7j′所示，有选择地去除第三绝缘层81以露出与第一导电型的第二杂质区76a电接触的第二导电材料层80a。
此后，如图7k和7k′所示，形成第一和第二负载电阻层83和83a，以便通过第二接触孔82a分别与第一和第二导电材料层80和80a电接触。就是说，在第二导电材料层80a上形成第二负载电阻层83a，而在形成在第一导电材料层80上的第三绝缘层81上形成的第一负载电阻层83，如图7k所示。第一负载电阻层83通过形成在第二激励晶体管漏极上的接触孔与第一导电材料层80电接触。如图7k′所示，借助第二激励晶体管栅电极75b电接触第一激励晶体管的漏极，第二导电材料层80a通过形成在第一激励晶体管漏极上的接触孔接触第二负载电阻层83a。
接下来，如图71和71′所示，在包括第一和第二负载电阻层83和83a的整个表面上形成第五绝缘层84，接下来，如图71所示，有选择地去除第五绝缘层84以露出杂质区76作为在存取晶体管栅电极75a两侧形成在激活区中的源极，从而形成第三接触孔85。
此后，如图7m和7m′所示，在包括第三接触孔85在内的整个表面上形成导电材料，然后构图以形成第一和第二位线86和86a。此时，图7m′示出不但通过接触孔与第一存取晶体管的源极接触的第一位线86而且还有通过该接触孔与第二存取晶体管(未示出)的源极接触的第二位线86a，而图7m仅示出第一位线86。
接下来，如图7n和7n′所示，在包括第一和第二位线86和86a在内的整个表面上形成第六绝缘层87，然后，有选择地去除第五和第六绝缘层84和86以便围绕第二激励晶体管的栅极露出第二负载电阻层83a的预定部分，从而形成第四接触孔88。
最后，如图7o和7o′所示，在包括第四接触孔88在内的第六绝缘层87的整个表面上形成电力线材料，然后构图以形成第一和第二电力线89和89a。
本发明的SRAM单元及其制造方法具有下列优点。
第一，由于以垂直结构构成激励晶体管，可减小单元尺寸，从而改善其存储密度。
第二，增加激励晶体管的宽度以增加电流驱动，从而改善单元稳定性。
第三，以一个半导体衬底作为接地端，以减小接地端电阻。
第四，改善激励晶体管的不对称性。
很显然，本领域的技术人员在不脱离本发明精神或范围的情况下可对本发明的SRAM单元及其制造方法做出各种改进和变化。因此，本发明意在覆盖包括在权利要求和其等同物范围中本发明的改进和变化。
Claims (27)
1.一种静态随机存取存储器(SRAM)单元，包括：
一个形成在第一导电型半导体衬底中的第二导电型阱；
限定在第二导电型阱中的第一和第二激活区；
与第一和第二激活区成直角形成的第一和第二存取晶体管；和
在第一和第二存取晶体管的漏极区中具有跨越第二导电阱的沟道型栅极的第一和第二激励晶体管。
2.根据权利要求1所述的SRAM单元，其中在一个方向平行地形成所述第一和第二激活区。
3.根据权利要求2所述的SRAM单元，进一步包括：
与第一和第二激活区成直角平行地形成的第一和第二负载电阻。
4.根据权利要求1所述的SRAM单元，其中对角地形成第一和第二激励晶体管的栅极，与第一和第二激活区垂直。
5.根据权利要求1所述的SRAM单元，其中依次形成第一和第二存取晶体管。
6.根据权利要求1所述的SRAM单元，其中第一和第二激励晶体管的漏极区分别连接第一和第二存取晶体管的漏极区。
7.根据权利要求1所述的SRAM单元，其中第一和第二激励晶体管的源极区共同拥有第一导电型衬底。
8.一种SRAM单元，包括：
在第一导电型半导体利底中的一深度内形成的第二导电型阱；
在第二导电型阱中的一个方向上平行地限定的第一第二激活区；
分别与第一和第二激活区成直角的第一和第二存取晶体管的栅极；
用第一和第二存取晶体管的栅极以及第一和第二激励晶体管的栅极作为掩膜通过注入第一导电型杂质离子在第一和第二激活区中形成的第一和第二杂质区；
通过在第一杂质区的一侧露出预定区域的第一接触孔与第二激励晶体管的栅极电接触的第一导电层；
通过在第二杂质区的一侧露出预定区域的第二接触孔与第一激励晶体管的栅极电接触的第二导电层；
通过第一接触孔与第一导电层电接触的第一负载电阻层；和
通过第二接触孔与第一导电层接触的第二负载电阻层。
9.根据权利要求8所述的SRAM单元，其中依次形成第一和第二存取晶体管的栅极。
10.根据权利要求8所述的SRAM单元，其中第一和第二导电类型分别为n型和p型。
11.根据权利要求8所述的SRAM单元，其中在同一层中形成第一和第二导电层，并在同一层中形成第一和第二负载电阻层。
12.根据权利要求8所述的SRAM单元，其中第一和第二激励晶体管的源极区共同拥有第一导电型半导体衬底。
13.根据权利要求8所述的SRAM单元，其中跨越第二导电阱构成第一和第二激励晶体管的栅极，以便第一和第二激励晶体管实际上具有垂直结构。
14.根据权利要求8所述的SRAM单元，其中对角地形成第一和第二激励晶体管的栅极，与第一和第二激活区垂直。
15.根据权利要求8所述的SRAM单元，其中与第一和第二导电层平行形成第一和第二存取晶体管的栅极。
16.一种制造SRAM单元的方法，包括步骤：
向第一导电型半导体衬底的预定深度注入第二导电型杂质离子以形成一个第二导电型阱；
氧化该半导体衬底的预定区域以便形成场氧化层区和在与该场氧化层区平行方向形成第一和第二激活区；
有选择地蚀刻第二导电型阱以便在第一和第二激活区形成第一和第二沟道；
在包括第一和第二沟道的整个表面上依次形成一个栅极氧化层和第一导电层，和有选择地蚀刻该栅极氧化层和第一导电层，以便与第一和第二激活区垂直形成第一和第二存取晶体管的栅极以及在第一和第二沟道上形成第一和第二激励晶体管的栅极；
用第一和第二存取晶体管的栅极以及第一和第二激励晶体管的栅极作为掩模将第一导电型杂质离子注入到第一和第二激活区，以形成第一和第二杂质区；
在整个表面上形成第一绝缘层并有选择地蚀刻第一绝缘层以便露出第一和第二激励晶体管，和形成在第一杂质区的一侧露出预定区域的第一接触孔，在第一杂质区的另一侧露出预定区域的第三接触孔，在第二杂质区的一侧露出预定区域的第二接触孔，和在第二杂质区的另一侧露出预定区域的第四接触孔；
在该衬底的整个表面上形成第二导电层并有选择地蚀刻第二导电层以形成将第一激励晶体管与第二接触孔电连接和将第二激励晶体管与第一接触孔电连接的构图；
在衬底的整个表面上形成第二绝缘层并有选择地蚀刻第二绝缘层以便在第一和第二接触孔以及第三和第四接触孔上露出第一导电层；
在衬底的整个表面上形成负载电阻层并有选择地蚀刻负载电阻层以形成分别通过第一和第二接触孔分别与第一和第二导电层连接的第一和第二负载构图；
形成第三绝缘层并有选择地蚀刻第三绝缘层以便露出第三和第四接触孔；和
在整个表面上形成第三导电层并有选择地蚀刻第三导电层以形成分别通过第三和第四接触孔分别与第一和第二杂质区的另一侧电连接的第一和第二位线。
17.根据权利要求16所述的方法，其中形成第一和第二激励晶体管的栅极以便分别在第一和第二激活区中包括第一和第二沟道的预定区域。
18.根据权利要求16所述的方法，其中以半导体衬底的视点看去，第一和第二激励晶体管实际具有垂直结构。
19.根据权利要求16所述的方法，其中对角地形成第一和第二激励晶体管的栅极，与第一和第二激活区垂直。
20.根据权利要求16所述的方法，其中第一导电型衬底作为第一和第二激励晶体管的共同源极区。
21.根据权利要求16所述的方法，其中在同一层中形成第一和第二存取晶体管的栅极，与第一和第二激活区垂直。
22.根据权利要求16所述的方法，其中平行形成第一和第二导电层以及第一和第二负载电阻层，与第一和第二激活区垂直。
23.一种制造SRAM单元的方法，包括步骤：
向第一导电型半导体衬底的预定深度注入第二导电型杂质离子以形成一个第二导电型阱；
氧化该半导体衬底的预定区域以便形成场氧化层区和在与相同方向平行形成第一和第二激活区；
在第一和第二激活区中跨越第二导电型阱形成第一和第二沟道；
在包括第一和第二沟道在内的衬底整个表面上依次形成一个绝缘层和一个导电层；
有选择地蚀刻该绝缘层和该导电层，以便分别与第一和第二激活区垂直形成第一和第二存取晶体管的栅极，和在第一和第二沟道中形成第一和第二激励晶体管的栅极；和
用第一和第二存取晶体管的栅极以及第一和第二激励晶体管的栅极作为掩模将第一导电型杂质离子注入到第一和第二激活区，以形成第一和第二杂质区；
24.根据权利要求23所述的方法，其中对角地形成第一和第二激励晶体管，与第一和第二激活区垂直。
25.根据权利要求23所述的方法，其中第一激励晶体管的漏极区和第一存取晶体管的漏极区在第一杂质区的一侧共同拥有一预定区域，并且第二杂质区具有与第一杂质区相同的结构。
26.根据权利要求23所述的方法，其中第一导电型半导体衬底作为第一和第二激励晶体管的共同源极区。
27.根据权利要求23所述的方法，其中第一和第二激励晶体管的栅极包括分别围绕第一和第二激活区中第一和第二沟道的预定区域。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079245A KR100236090B1 (ko) | 1996-12-31 | 1996-12-31 | 에스 램(sram) 셀 및 이의 제조방법 |
| KR79245/1996 | 1996-12-31 | ||
| KR79245/96 | 1996-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1187042A true CN1187042A (zh) | 1998-07-08 |
| CN1107981C CN1107981C (zh) | 2003-05-07 |
Family
ID=19493093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN97114678A Expired - Fee Related CN1107981C (zh) | 1996-12-31 | 1997-07-16 | 静态随机存取存储器单元及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6081041A (zh) |
| JP (1) | JP3177771B2 (zh) |
| KR (1) | KR100236090B1 (zh) |
| CN (1) | CN1107981C (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1301557C (zh) * | 2002-11-26 | 2007-02-21 | 台湾积体电路制造股份有限公司 | 具有多重栅极晶体管的静态随机存取存储单元及其制造方法 |
| CN101989551B (zh) * | 2009-08-06 | 2012-01-25 | 中芯国际集成电路制造(上海)有限公司 | 不对称晶体管的形成方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19821901C2 (de) * | 1998-05-15 | 2002-05-08 | Infineon Technologies Ag | Integrierte elektrische Schaltung mit wenigstens einer vertikalen SRAM-Speicherzelle und Verfahren zu ihrer Herstellung |
| GB0028598D0 (en) * | 2000-11-23 | 2001-01-10 | Ricardo Consulting Eng | Improvements in hybrid power sources |
| US7697595B2 (en) * | 2006-05-11 | 2010-04-13 | Tensorcomm Incorporated | Interference cancellation in variable codelength systems for multi-access communication |
| KR100577610B1 (ko) | 2003-07-15 | 2006-05-10 | 삼성전자주식회사 | 반도체 장치, 반도체 장치의 제조 방법 및 에스램 장치,에스램 장치 제조 방법. |
| US7643865B2 (en) * | 2004-06-30 | 2010-01-05 | Given Imaging Ltd. | Autonomous in-vivo device |
| JP5138274B2 (ja) * | 2007-05-25 | 2013-02-06 | 三菱電機株式会社 | 半導体装置 |
| KR102440205B1 (ko) * | 2022-02-22 | 2022-09-05 | 최태현 | 트렌치 구조를 갖는 씨모스 에스램 셀 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01265558A (ja) * | 1988-04-15 | 1989-10-23 | Sony Corp | 半導体メモリ |
| JPH0513714A (ja) * | 1990-01-25 | 1993-01-22 | Texas Instr Inc <Ti> | 溝型トランジスタ使用の双安定論理デバイス |
| JP3231345B2 (ja) * | 1991-03-08 | 2001-11-19 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
| JPH05114714A (ja) * | 1991-03-30 | 1993-05-07 | Nippon Steel Corp | 半導体装置 |
| JPH0590539A (ja) * | 1991-09-27 | 1993-04-09 | Nec Yamagata Ltd | 半導体記憶装置 |
| US5422296A (en) * | 1994-04-25 | 1995-06-06 | Motorola, Inc. | Process for forming a static-random-access memory cell |
| DE4437581C2 (de) * | 1994-10-20 | 1996-08-08 | Siemens Ag | Verfahren zur Herstellung einer Festwertspeicherzellenanordnung mit vertikalen MOS-Transistoren |
-
1996
- 1996-12-31 KR KR1019960079245A patent/KR100236090B1/ko not_active IP Right Cessation
-
1997
- 1997-07-16 CN CN97114678A patent/CN1107981C/zh not_active Expired - Fee Related
- 1997-10-21 JP JP28844197A patent/JP3177771B2/ja not_active Expired - Fee Related
- 1997-12-30 US US09/000,609 patent/US6081041A/en not_active Expired - Fee Related
-
2000
- 2000-04-11 US US09/547,138 patent/US6238962B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1301557C (zh) * | 2002-11-26 | 2007-02-21 | 台湾积体电路制造股份有限公司 | 具有多重栅极晶体管的静态随机存取存储单元及其制造方法 |
| CN101989551B (zh) * | 2009-08-06 | 2012-01-25 | 中芯国际集成电路制造(上海)有限公司 | 不对称晶体管的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6081041A (en) | 2000-06-27 |
| JPH10209298A (ja) | 1998-08-07 |
| JP3177771B2 (ja) | 2001-06-18 |
| KR100236090B1 (ko) | 1999-12-15 |
| KR19980059899A (ko) | 1998-10-07 |
| CN1107981C (zh) | 2003-05-07 |
| US6238962B1 (en) | 2001-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1034840C (zh) | 半导体器件及其制造方法 | |
| CN1300841C (zh) | 制造半导体集成电路的方法及由此制造的半导体集成电路 | |
| KR920010846B1 (ko) | 반도체 장치의 그의 제조방법 | |
| CN1302554C (zh) | 静态随机存取存储单元的布置及其器件 | |
| CN1790722A (zh) | 6f2存取晶体管配置和半导体存储器件 | |
| KR950009810B1 (ko) | 반도체기억장치의 제조방법 | |
| KR890008992A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| CN1034896C (zh) | 半导体存储器及其制造方法 | |
| CN1107981C (zh) | 静态随机存取存储器单元及其制造方法 | |
| JPH05315567A (ja) | 半導体装置およびその製造方法 | |
| US4833647A (en) | Semiconductor memory device having high capacitance and improved radiation immunity | |
| EP2951862A1 (en) | Non-volatile memory with silicided bit line contacts | |
| CN1107980C (zh) | 数据线与电源线平行的静态半导体存储器件 | |
| CN1218325C (zh) | 动态随机存取存储器单元装置及其制造方法 | |
| CN1200558A (zh) | 具有邻近驱动晶体管源极小区域的静态随机存取存储器 | |
| CN1239325A (zh) | 半导体器件的制造方法 | |
| JP2622425B2 (ja) | 半導体装置の製造方法 | |
| JP2000236074A5 (zh) | ||
| JPH0365904B2 (zh) | ||
| CN1127760C (zh) | 用于制造非易失存储器件的方法 | |
| JP2702909B2 (ja) | 半導体集積回路装置 | |
| CN1507061A (zh) | 具形成于网区选择性晶体管之积体半导体内存 | |
| KR940000510B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| JPH03153085A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS58147147A (ja) | メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |