CN1185658C - 具有地址扰频的存储器阵列 - Google Patents

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Abstract

本发明涉及包括存储器的存储器阵列，该存储器具有多个存储单元(10)和选择装置(14)，该选择装置(14)根据利用地址总线(20)馈送的逻辑地址(23)为物理存取选择存储单元(10)。该选择装置(14)包括扰频装置(15)，该扰频装置(15)以不可预期的方式通过扰频将存储器阵列中的存储单元(10)分配给被传送到选择装置(14)的逻辑地址(23)之一，然后所述存储器单元被物理地存取。

Description

具有地址扰频的存储器阵列
技术领域
本发明涉及一种具有存储器的存储器阵列，该存储器具有多个存储单元和一个选择装置，该选择装置因为经由地址总线馈送的逻辑地址来选择存储单元，然后所述单元被物理地存取。
背景技术
这种类型的存储器阵列是所有公用微型计算机的一部分，并在例如“Chipund System，”R.Zaks，SYBEX-Verlag，1984，pp.113ff中进行了描述。基本上，类似的微型计算机也用于安全相关的应用中，例如用于执行金融交易的智能卡。可是，在这些情况下，经常采取附加的措施以利用微型计算机防止对安全的攻击。这种措施的一个例子可在“Chipkarten，”Karlheinz Fietta，Huthig Verlag，1989，pp.68-72中看到。在其中描述的THOMSON的TS1834芯片中，利用接口将地址总线和数据总线做成从外部不可见。另一个用于增加防止对微型计算机的篡改的措施可以在EP 694 846 A1中看到。这里提供了经数据总线传送的数据可能被扰频几次，使得即使有人成功地读取了数据，也不可能评价并因此利用它们。
发明内容
尽管公知的措施已经保证了高度的安全，考虑到与执行金融交易相关使用的微型计算机的安全的特殊重要性，还是期望进一步提高它们防止篡改的能力。本发明就是基于提供实现这个目的的进一步措施的问题。
这个问题通过一种存储器阵列和方法得到了解决。
因此，本发明提供一种具有存储器的存储器阵列，该存储器具有多个存储单元和一个选择装置，该选择装置因为经由地址总线馈送的逻辑地址选择存储单元，然后所述单元被物理地存取，该选择装置包括一个扰频装置，当已经触发扰频时，该扰频装置以不可预期的方式将存储单元分配给被传送到选择装置的逻辑地址，然后所分配的存储单元被物理地存取，其特征在于：该扰频装置以不可预期的方式执行该逻辑地址到存储单元的分配。
本发明还提供一种用于在存储器中存储数据内容的方法，存储器被分为存储单元，被存储的数据的每一个包含数据内容和用于指明存储器中的存储单元的逻辑地址，执行扰频，其中通过扰频从逻辑地址获得存储单元的地址，并且将数据内容存储在存储器中由该扰频产生的地址，其特征在于：周期性地或响应于特定事件的发生并且以不可预期的方式执行扰频。
根据本发明，扰频装置处于微型计算机中出现的至少一个随机存取存储器之前，该扰频装置以不可预期的方式向经由地址总线传送的逻辑地址分配存储器中的单元，然后所述单元实际上被物理地占用。因此，本发明的存储器阵列提供了下列优点，即使通过分析随机存取存储器的存储单元的内容来利用微型计算机成为不可能。实现扰频装置所需要的逻辑需要极少的空间并且可以容易地包括在公用微型计算机构造中。最好是，对应于所定义的事件，定期地重复扰频。
附图说明
下面参照附图更详细地说明本发明的示例。
附图说明了微型计算机的存储器阵列。
具体实施方式
附图作为微型计算机的总体结构的细节说明了微型计算机的存储器阵列。标号11指明了一个随机存取存储器，即在通常情况下是易失性RAM，或者逐渐地还可以是非易失性RAM，其可以被分为多个寄存器存储体(bank)12。每个寄存器存储体12被依次分为有限数目的存储单元10，存储单元10在存储体12内的物理位置在所有情况下都由所分配的地址13清楚地指明。每个存储单元10存储一个字节的信息，寄存器存储体12常常包括8个存储单元10或其整数倍。
存储器11通过数据总线21与微控制器25相连。其基本功能是执行以通常的方式存储于最好是非易失性的存储器装置中的程序指令26、27、28。程序指令的执行包括存储器11的写入和读取访问。这里，数据总线21用于传输写入存储器11或从存储器11读出的数据内容。存储器11经由第二总线连接器19还与选择装置14相连。选择装置14将经由数据总线21传送的数据内容分配给存储单元10，数据内容被物理地存储于数据单元10或从其中读出。对于分配，选择装置14同样地经由第二总线，地址总线与微控制器25相连。对于每个数据内容，选择单元14由此以逻辑地址23的形式经由地址总线20获得关于将要存取哪一个存储单元10的信息。
选择装置14还包括扰频装置15。后者以不可预期的方式将存储器11中的地址13分配给经由地址总线20提供的逻辑地址23，然后，所述地址实际上被物理地存取，即写入或读出。该分配最好在任何时间是可重新定义的。为了触发再分配，扰频装置15经由控制线16与微控制器25相连。
下面将参照示例性指令序列说明上述阵列的功能模式。假设指令序列包括两个指令27、28(不必要是连续的)，第一个在寄存器R2中初始设置值“1”，第二个在后面的时间再次调用寄存器R2的内容以将其写入到被称作“结果寄存器”的寄存器中。
第一个指令27可以象征性地表示为“MOV R2，#1”；这里“MOV”代表将执行的移动(Move)功能，R2逻辑地指明存储器11中的存储单元10的地址，这里由“#”标记的值1是将设置的值。第二个指令28的对应的符号表示为“MOV erg，R2”；这里“MOV”再次指明移动(Move)功能，“erg”指明结果寄存器的逻辑地址23，R2指明将要读取的存储器11中的存储单元。假设指令序列27、28是程序的一部分，或是未详细示出的整个指令序列29的一部分，该指令序列29总体上用来实现微处理器的功能或由微处理器控制的装置的功能。另外指令26处于指令序列29的前面，用于启动选择装置14中的扰频。所述指令可以被编程或根据触发事件由微控制器自动地形成。
在开始执行指令序列29前，微控制器25执行启动指令26并经由控制线16传送用于启动扰频装置15的信号。在选择装置14中，启动信号触发扰频处理，存储器11中的物理地址通过该扰频处理被分配给经由地址总线20传送的逻辑地址23。扰频方便地使存储器11中的一个地址13分配给在所有情况下所有可能的逻辑地址23。通过扰频获得的分配被保留用于程序序列29中的后续执行，因此对指令27、28也是有效的。当因此执行指令27时，微控制器25经由地址总线20将逻辑地址R2传送给选择装置14。然后，选择装置14确定在存储器11中所分配的存储单元10。假设扰频装置15物理地分配具有地址R5的存储单元10给存储器11中的逻辑地址R2。因此选择装置将具有地址R5的单元10确定为分配给逻辑地址R2的存储单元，并向其写入用指令27传送的数据内容，例如值1。
当在指令序列29中执行到指令28时，微控制器25将目标寄存器的逻辑地址23传送到选择装置14，在这种情况下是结果寄存器的地址“erg”，并且用符号表示，是将被装入到目标寄存器的地址，即寄存器R2的内容。然后，选择装置14再次确定对应于逻辑地址23 R2的存储器11中的地址13，即存储单元R5，然后经由数据总线21读取它的内容。
当已经执行了程序序列29时，可以立即再次假设通过扰频装置15触发分配扰频，即传送启动指令26。甚至相同程序序列28的多次执行周期性地涉及存储器11中的存储单元10的改变占用。或者，扰频装置15的再启动可以仅在执行例如预定次数的几次程序序列29或其它之后，例如仅在微控制器25的再启动之后提供。
本发明的实现可以在较宽的范围内变化，而保留它本质的思想，即通过一个扰频装置不可预期地进行存储器11中的实际上作为目标的地址13物理地分配给用在程序指令中的逻辑地址23。因此，可以选择具有完全不同结构的另一类型的存储器，或者分配的扰频可以与各组存储单元10相关。除了单独的地址总线20，可以选择另一个方法用于将逻辑地址23传送给选择装置14。通过扰频装置15的重复扰频的时间和频次还可以由其它事件触发并用另一种方法控制。另外，本阵列和方法不仅适用于为简单起见所采用的串行指令，也同样适用于例如根据面向对象的概念所创建的程序指令序列。

Claims (6)

1.一种具有存储器的存储器阵列，该存储器具有多个存储单元(10)和一个选择装置(14)，该选择装置(14)根据经由地址总线(20)馈送的逻辑地址(23)选择存储单元(10)，然后所述单元被物理地存取，该选择装置(14)包括一个扰频装置(15)，当已经触发扰频时，该扰频装置(15)以不可预期的方式将存储单元(10)分配给被传送到选择装置(14)的逻辑地址(23)，然后所分配的存储单元(10)被物理地存取，其特征在于：该扰频装置(15)以不可预期的方式执行该逻辑地址到存储单元(10)的分配，并且该选择装置(14)在形成一个程序的指令序列(29)的执行期间保留由扰频处理执行的分配。
2.如权利要求1所述的存储器阵列，其特征在于：该选择装置(14)具有可以经由其启动扰频装置(15)的控制输入(16)。
3.如权利要求1所述的存储器阵列，其特征在于：该扰频装置(15)在执行一次或多次程序序列之后，或在计算机重新启动之后，响应于启动信号(26)，为存储器(11)中的所有单元(10)执行对逻辑地址(13)的分配。
4.如权利要求1所述的存储器阵列，其特征在于：该存储器(11)是随机存取存储器。
5.如权利要求1所述的存储器阵列，其特征在于：该存储器(11)是易失性存储器。
6.一种用于在存储器(11)中存储数据内容的方法，存储器(11)被分为存储单元(10)，被存储的数据的每一个包含数据内容和用于指明存储器(11)中的存储单元(10)的逻辑地址(23)，执行扰频，其中通过扰频从逻辑地址(23)获得存储单元(10)的地址(13)，并且将数据内容存储在存储器(11)中由该扰频产生的地址(13)，其特征在于：周期性地或响应于特定事件的发生并且以不可预期的方式执行扰频，并且在形成一个程序的指令序列(29)的执行期间保留由扰频处理执行的分配。
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