CN117476743A - 一种氮化镓外延片及其制备方法 - Google Patents

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Abstract

本申请公开了一种氮化镓外延片及其制备方法。本申请的氮化镓外延片包括硅衬底，硅衬底具有第一表面；外延层，外延层设置于第一表面上，外延层包括GaN；硅衬底具有第一翘曲度B1，第一翘曲度B1的范围满足：‑5.0μm≤B1≤7.5μm。本申请采用具有翘曲度的抛光片为衬底，用于控制制备的外延片的第二翘曲度B2，改善硅基氮化镓外延片严重的翘曲问题，有利于提升器件的良品率。

Description

一种氮化镓外延片及其制备方法
技术领域
本申请涉及半导体技术领域，具体涉及一种氮化镓外延片及其制备方法。
背景技术
硅基氮化镓功率器件具备比硅功率器件更高的能量密度，且具有比硅器件更高的能量转换效率，硅基氮化镓外延片的性能是决定功率器件成本和性能的关键，然而外延片翘曲以及由此引发的表面裂纹导致器件的良品率大幅度下降。
发明内容
本申请的目的在于提供一种氮化镓外延片及其制备方法，可以解决上述技术问题。
本申请实施例提供一种氮化镓外延片，所述氮化镓外延片包括硅衬底，所述硅衬底具有第一表面；
外延层，所述外延层设置于所述第一表面上，所述外延层包括GaN；
所述硅衬底具有第一翘曲度B1，所述第一翘曲度B1的范围满足：-5.0μm≤B1≤7.5μm。
在一些实施例中，所述第一翘曲度B1的范围满足：5.0μm≤B1≤7.5μm。
在一些实施例中，所述氮化镓外延片具有第二翘曲度B2，所述第二翘曲度B2的范围满足：40μm≤B2≤80μm。
在一些实施例中，所述硅衬底为重掺硼硅衬底，所述硅衬底的电阻率为0.005Ω·cm～0.01Ω·cm。
在一些实施例中，所述硅衬底的厚度为1130μm～1170μm。
在一些实施例中，所述外延层的厚度为2μm～6μm。
相应的，本申请的实施例提供了一种氮化镓外延片的制备方法，包括以下步骤：
提供硅衬底，所述硅衬底具有第一表面；
形成外延层，所述外延层位于所述第一表面上，所述外延层包括GaN；
所述硅衬底具有第一翘曲度B1，所述第一翘曲度B1的范围满足：-5.0μm≤B1≤7.5μm。
在一些实施例中，所述硅衬底通过以下方法制备：
提供晶棒；
切割所述晶棒，得到所述硅衬底；
所述切割包括第一阶段和第二阶段，沿着所述晶棒的第一切割方向，所述第一阶段具有第一台速V1 mm min-1，所述第二阶段具有第二台速V2 mm min-1，满足：0.4V1≤V2≤0.7V1。
在一些实施例中，所述第一台速V1的范围为1.2mm min-1～1.3mm min-1。
在一些实施例中，所述第二台速V2的范围为0.5mm min-1～0.8mm min-1。
在一些实施例中，所述第二台速V2的范围为0.6mm min-1～0.8mm min-1。
在一些实施例中，在所述第二阶段之后，所述切割还包括第三阶段；所述晶棒具有直径D0 mm，所述第一阶段的第一切割深度D1满足：0＜D1≤0.25D0，所述第二阶段的第二切割深度D2满足：0.25D0＜D2≤0.75D0，所述第三阶段的第三切割深度D3满足：0.75D0＜D3≤D0。
在一些实施例中，在所述第二阶段之后，所述切割还包括第三阶段；所述第三阶段具有第三台速V3 mm min-1，所述第三台速V3的范围为0.9mmmin-1～1.0mm min-1。
在一些实施例中，所述晶棒为重掺硼硅单晶棒，所述晶棒的电阻率范围为0.005Ω·cm～0.01Ω·cm。
在一些实施例中，所述晶棒通过以下方法制备：
采用直拉法制备所述晶棒，所述直拉法过程中，控制所述晶棒的提拉速度为35mmh-1～50mm h-1。
本申请的有益效果在于：本申请公开了一种氮化镓外延片及其制备方法。本申请的氮化镓外延片包括硅衬底，硅衬底具有第一表面；外延层，外延层设置于第一表面之上，外延层包括GaN；硅衬底具有第一翘曲度B1，第一翘曲度的范围满足：-5.0μm≤B1≤7.5μm。本申请采用具有翘曲度的抛光片为硅衬底，用于控制制备的外延片的第二翘曲度B2，改善硅基氮化镓外延片严重的翘曲问题，提升了器件的良品率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请中硅基氮化镓的原子结构示意图；
图2为本申请中硅基氮化镓的热膨胀状态的原子结构示意图；
图3为本申请实施例中制备的硅衬底的结构示意图；
图4为本申请实施例中制备的氮化镓外延片的结构示意图；
图5为本申请实施例中硅衬底的切割示意图；
图6为本申请实施例中晶棒切割阶段示意图；
附图标记：1-氮化镓外延片，100-硅衬底，101-第一表面，200-外延层，2-晶棒，3-线锯，4-辊轴。
具体实施方式
下面将结合本申请实施例对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。另外，在本申请的描述中，术语“包括”是指“包括但不限于”。用语第一、第二、第三等仅仅作为标示使用，并没有强加数字要求或建立顺序。本申请的各种实施例可以以一个范围的型式存在；应当理解，以一范围型式的描述仅仅是因为方便及简洁，不应理解为对本申请范围的硬性限制；因此，应当认为所述的范围描述已经具体公开所有可能的子范围以及该范围内的单一数值。例如，应当认为从1到6的范围描述已经具体公开子范围，例如从1到3，从1到4，从1到5，从2到4，从2到6，从3到6等，以及所数范围内的单一数字，例如1、2、3、4、5及6，此不管范围为何皆适用。另外，每当在本文中指出数值范围，是指包括所指范围内的任何引用的数字(分数或整数)。
硅基氮化镓外延片的翘曲和表面裂纹产生的根本原因为硅和氮化镓之间的晶格失配和热失配。硅的有效晶格常数大于氮化镓，导致外延生长过程中外延片向上翘曲，如图1所示；此外，氮化镓的热膨胀系数大于硅，导致在降温的过程中，氮化镓的收缩幅度大于硅，使外延片进一步向上翘曲，如图2所示。为了解决上述技术问题，本申请实施例中提供了一种氮化镓外延片，氮化镓外延片1包括硅衬底100，硅衬底100具有第一表面101；外延层200，外延层200设置于第一表面101上，外延层200包括GaN；硅衬底100具有第一翘曲度B1，第一翘曲度B1的范围满足：-5.0μm≤B1≤7.5μm。如第一翘曲度B1的取值为-5.0、-4.0、-3.0、-2.0、-1.0、0、1、2、3、4、5、6、7、7.5中的任意值或者任意两值组成的范围，如第一翘曲度B1的范围为-5.0μm～5μm，或5.0μm～7.5μm。在一些实施例中，第一翘曲度B1的范围为1.1μm～1.2μm，或5.3μm～7.1μm。本申请通过控制硅衬底100的翘曲度进而控制氮化镓外延片的翘曲度，解决氮化镓外延片翘曲严重的问题。
本申请的半导体基片包括了硅衬底100和氮化镓外延片1。硅衬底100的翘曲度(BOW)是指硅衬底100正面向上放置，当硅衬底的中心O1高于硅衬底的边缘，则硅衬底BOW值为正值；当硅衬底的中心O1低于硅衬底100的边缘，则硅衬底100的BOW值为负值。硅基氮化镓外延片1的翘曲度是指氮化镓外延片1正面向上放置，当氮化镓外延片1的中心低于外延片的边缘，则外延片BOW值为正值；当氮化镓外延片1的中心高于氮化镓外延片1的边缘，则氮化镓外延片1的BOW值为负值。
如图3所示，硅衬底100的第一翘曲度硅B1的绝对值增加时，则认为硅衬底100的翘曲增大。硅衬底100第一翘曲度硅B1的取值与硅衬底100的翘曲方向有关，硅衬底100具有第一厚度方向M，硅衬底100沿着第一厚度方向M凸起，则第一翘曲度B1大于零，硅衬底100沿着相反于第一厚度方向M的方向凸起，则第一翘曲度B1小于零。当硅衬底100无翘曲发生，硅衬底100为平整结构，则硅衬底100的第一翘曲度B1等于零。
在一些实施例中，控制硅衬底100的第一翘曲度B1(BOW值)的范围为-5μm～5μm，该硅衬底100为低翘曲硅片。
在一些实施例中，控制硅衬底100的第一翘曲度B1(BOW值)的范围为5μm～7.5μm，该硅衬底100为高翘曲硅片。
与6英寸产品制造相比，8英寸产品制造可以降低30％～40％的器件成本，然而，与6英寸氮化镓外延片相比，8英寸外延片翘曲较大，更易于产生表面裂纹，导致器件制备良率下降，并增加裂片的风险。在一些实施例中，硅衬底100的第一翘曲度B1的范围满足：5.0μm≤B1≤7.5μm。当硅衬底100的第一翘曲度B1在该范围内，可以大幅降低外延片的翘曲，尤其是针对8英寸的外延片，可大幅降低8英寸外延片的表面裂纹。
在一些实施例中，氮化镓外延片1有第二翘曲度B2，第二翘曲度B2的范围满足：40μm≤B2≤80μm。如第二翘曲度B2的取值为40、50、60、70、80中的任意值或者任意两值组成的范围。
如图4所示，氮化镓外延片1的第二翘曲度硅B2的取值与氮化镓外延片1的翘曲方向有关，氮化镓外延片1具有第二厚度方向N，氮化镓外延片1沿着相反于第二厚度方向N凸起，则第二翘曲度B2大于零，氮化镓外延片1沿着第二厚度方向N方向凸起，则第二翘曲度B2小于零。当氮化镓外延片1无翘曲，氮化镓外延片1为平整结构，则氮化镓外延片1的第二翘曲度B2等于零。其中，第一厚度方向M和第二厚度方向N同向。
在一些实施例中，硅衬底100的尺寸为8英寸，制备的氮化镓外延片1的第二翘曲度B2的取值范围为40μm～50μm，如氮化镓外延片1的第二翘曲度B2的取值为40、41、42、43、44、45、46、47、48、49、50中的任意值或者任意两值组成的范围。
在一些实施例中，通过控制晶棒2在切割过程中的切割台速，进而控制硅衬底100的翘曲度。
在一些实施例中，第一翘曲度通过测量第一翘曲度B1的长度确定。第二翘曲度通过测量第二翘曲度B2的长度确认。翘曲度的长度如图3或如图4所示，是指半导体基片中心与半导体基片边缘的高度差。
硅衬底100中掺杂有硼元素，采用在硅衬底100中大量掺杂硼的方式可以增加硅衬底100的硬度，从而减小外延片的翘曲。但硼原子能够促进原生氧沉淀，即硅氧化合物(SiOx)的形成，SiOx的体积大于硅原子，迫使相邻的硅原子失去位置，成为间隙硅，大量的间隙硅聚集形成氧诱生堆垛层错(OISF)。在重掺硼的硅单晶中OISF不可避免，为保证硅衬底均匀性，可采用整面OISF的硅单晶作为氮化镓衬底，但受单晶中心与边缘降温速度(热历史)差异的影响，OISF沿硅衬底100径向的分布并不均匀，导致外延工艺中衬底各部位热胀冷缩尺度不一致，不利于外延片翘曲的改善，且容易导致外延片表面产生裂纹。本申请进一步控制硅衬底100的电阻率为0.005Ω·cm～0.01Ω·cm。在该范围内，硅衬底100的硬度得到了提高，同时可以降低外延片的翘曲以及改善由此引发的表面裂纹导致的器件制备工序的良率大幅度下降的问题。
在一些实施例中，硅衬底100的厚度为1130μm～1170μm，如硅衬底100的厚度的取值为1130、1140、1150、1160、1170中的任意值或者任意两值组成的范围。
在一些实施例中，外延层200的厚度为2μm～6μm，如外延层200的厚度的取值为2、3、4、5、6中的任意值或者任意两值组成的范围。
在一些实施例中，硅衬底100中的含氧量的范围为14ppma～22ppma，如硅衬底100的含氧量的取值为14、15、16、17、18、19、20、21、22中的任意值或者任意两值组成的范围。
在一些实施例中，本申请的实施例提供了一种氮化镓外延片的制备方法，包括以下步骤：提供硅衬底100，硅衬底100具有第一表面101；形成外延层200，外延层200位于第一表面101上，外延层200包括GaN；硅衬底100具有第一翘曲度B1，第一翘曲度B1的范围满足：-5.0μm≤B1≤7.5μm。
在一些实施例中，本申请通过控制晶棒2的切割过程，得到翘曲度为正值的硅衬底100，硅衬底100的第一翘曲度B1的范围满足：5.0μm≤B1≤7.5μm。硅衬底100的第一翘曲度B1在该范围内，尤其是针对8英寸硅片，可以控制最终制备的氮化镓外延片1的翘曲，降低氮化镓外延片1的翘曲程度，提高了产品的质量。
在一些实施例中，硅衬底100通过以下方法制备：提供晶棒2；切割晶棒2，得到硅衬底100。
在一些实施例中，外延层200采用金属有机物化学气相沉积法(MOCVD)制备，气相沉积的温度为1150℃～1200℃。
在一具体实施例中，晶棒2切割为硅衬底100的过程中，在线锯3对于晶棒2切割成硅片，得到的硅片还需要进行倒角、减薄、抛光、清洗后，得到硅衬底100。
如图5所示，晶棒2切割过程中具有第一切割方向X和第二切割方向Y，其中，第一切割方向X为台速的方向，第二切割方向Y为金刚线的线割速度的方向，X-Y平面为晶棒2的剖面，也是晶棒2的切割平面，晶棒2的直径为D0 mm。晶棒2的直径D0 mm的值可以为150mm或200mm。其中，第一切割方向X和第二切割方向Y相交。在一些实施例中，第一切割方向X和第二切割方向Y垂直。
在一些实施例中，切割晶棒2的线锯3环绕于辊轴4，辊轴4沿着第一切割方向X移动的速度为本申请中的台速。在一些实施例中，线锯3可以采用金刚线作为晶棒2的切割线锯。
在一些实施例中，切割具有第一阶段和第二阶段，沿着晶棒的第一切割方向，第一阶段具有第一台速V1 mm min-1，第二阶段具有第二台速V2 mm min-1，满足：0.4V1≤V2≤0.7V1。在一些实施例中，第一台速V1的范围为1.2mmmin-1～1.3mm min-1。在一些实施例中，第二台速V2的范围为0.5mm min-1～0.8mm min-1。进一步的，第二台速V2的范围为0.6mmmin-1～0.8mm min-1。
在一些实施例中，在第二阶段之后，切割还包括第三阶段。一些实施例中，切割的不同阶段以线锯3的切割深度为划分标准，切割设备中的辊轴4沿着第一切割方向X移动，使得线锯3沿着第一切割方向X切割晶棒2，将晶棒2切割成多片硅衬底100。本申请中，以线锯3的切割深度划分不同的切割阶段，切割深度以线锯3的切割位置与线锯3的初始切割位置的距离。在一些实施中，第一阶段的第一切割深度D1满足：0＜D1≤0.25D0，第一阶段的切割距离为0.25D0，第二阶段的第二切割深度D2满足：0.25D0＜D2≤0.75D0，第二阶段的切割距离为0.5D0，第三阶段的第三切割深度D3满足0.75D0＜D3≤1.0D0，第三阶段的切割距离为0.25D0。第一阶段、第二阶段和第三阶段的切割距离总和为晶棒2的直径。
在具体的应用例中，以制备8英寸的硅衬底100为例，晶棒2的磨削后的直径为200mm，则第一阶段的切割深度D1为0＜D1≤50mm，第二阶段的切割深度D2为50mm＜D2≤150mm，第三阶段的切割深度D3为150mm＜D3≤200mm。在第一阶段，线锯3的切割晶棒2的距离为50mm，在第二阶段，线锯3切割晶棒2的距离为100mm，在第三阶段，线锯3切割晶棒2的距离为50mm。
在一些实施例中，沿着晶棒2的第一切割方向X，第一阶段具有第一台速V1 mm min-1，第二阶段具有第二台速V2 mm min-1，满足：0.4V1≤V2≤0.7V1，如V2的取值为0.4V1、0.5V1、0.6V1、0.7V1中的任意值或者任意两值组成的范围，如0.5V1≤V2≤0.7V1。本申请通过控制第二阶段的第二台速V2和第一台速V1的范围在0.5V1≤V2≤0.7V1,可以增加硅衬底100的翘曲度,进而控制最终制备的氮化镓外延片1的翘曲程度,避免氮化镓外延片1表面裂纹的存在。
在一些实施例中，第一台速V1的范围为1.2mm min-1～1.3mm min-1 ，如第一台速V1的取值为1.2、1.21、1.22、1.23、1.24、1.25、1.26、1.27、1.28、1.29、1.3中的任意值或者任意两值组成的范围。
在一些实施例中，第二台速V2的范围为0.5mm min-1～0.8mm min-1，如第二台速V2的取值为0.5、0.6、0.7、0.8中的任意值或者任意两值组成的范围，如第二台速V2的范围为0.6mm min-1～0.8mm min-1。
在一些实施例中，第三阶段具有第三台速V3 mm min-1，第三台速V3的范围为0.9mmmin-1～1.0mm min-1，如第三台速V3的取值为0.9、0.91、0.92、0.93、0.94、0.95、0.96、0.97、0.98、0.99、1.0中的任意值或者任意两值组成的范围。
本申请通过控制切割晶棒2的台速进而控制所得硅衬底100的翘曲度。
在一些实施例中，线锯3沿着第二切割方向Y的切割速度为25m s-1～35ms-1，如线锯3的切割速度为25、26、27、28、29、30、31、32、33、34、35中的任意值或者任意两值组成的范围。
在一些实施例中，晶棒2通过以下方法制备：采用直拉法制备晶棒2，直拉法过程中，控制晶棒2的提拉速度为35mm h-1～50mm h-1，如提拉速度为45mm h-1～50mm h-1。
在一些具体实施例中，制备上述的氮化镓外延片1的方法包括以下步骤：
重掺硼晶棒的制备：以硅块和硼颗粒为原料，在热场下拉制8英寸硅单晶，将拉速控制在45mm h-1～50mm h-1，所得晶棒2滚磨后直径为200mm，晶向为(111)，氧含量为14ppma～22ppma，电阻率为0.005Ω·cm～0.01Ω·cm；
线切：将晶棒2进行线切，切割台速控制为1.2mm min-1(第一阶段)——(0.5～0.6)mm min-1(第二阶段)——1.0mm min-1(第三阶段)，线锯3的线割速度为25m s-1～35m s-1，得到硅衬底100；
将得到的硅衬底100依次进行倒角、减薄、抛光、清洗处理；
在硅衬底100的表面生长GaN外延层得到氮化镓外延片，GaN外延层生长温度为1150℃～1200℃。
实施例1
实施例采用的硅衬底100为(111)晶向8英寸重掺硼硅单晶抛光片，通过以下方法制备氮化镓外延片：
S1：以硅块和硼颗粒为原料，在热场下拉制8英寸硅单晶，将拉速控制在45mm h-1～50mm h-1，所得晶棒2滚磨后直径200mm，晶向为(111)，氧含量为14ppma～22ppma，电阻率为0.005Ω·cm～0.01Ω·cm。
S2：将晶棒2进行线切，线切的台速控制为1.2mm min-1(V1)——0.5mmmin-1(V2)——1.0mm min-1(V3)，得到的硅衬底100的第一翘曲度B1为1.2μm，作为第一硅衬底；线切的台速控制为1.2mm min-1(V1)——0.6mmmin-1(V2)——1.0mm min-1(V3)，得到的硅衬底100的第一翘曲度B1为5.3μm，作为第二硅衬底。
S3：将S2中得到的第一硅衬底和第二硅衬底依次进行倒角、减薄、抛光、清洗处理，第一硅衬底的BOW值(第一翘曲度B1)为1.2μm，第二硅衬底的BOW值(第一翘曲度B1)为5.3μm，第一硅衬底和第二硅衬底的厚度均控制在1130μm～1170μm。
S4：在相同的生长条件下：在S3中得到的第一硅衬底的表面生长厚度为4μm的GaN外延层，得到第一氮化镓外延片；在第二硅衬底的表面生长厚度为4μm的GaN外延层，得到第二氮化镓外延片。
S5：量测S4中第一氮化镓外延片和第二氮化镓外延片的翘曲(第二翘曲度B2)，结果显示第一硅衬底表面生长的GaN外延片的翘曲为80μm，在第二硅衬底表面生长的GaN外延片翘曲为50μm，说明翘曲度较大的硅衬底，尤其是翘曲度≥5.0μm的硅衬底100抑制了GaN外延片翘曲。
S6：使用显微镜，对S4中得到的第一氮化镓外延片和第二氮化镓外延片的表面形貌进行检测，结果表明，第一硅衬底表面生长的GaN外延片表面存在裂纹，第二硅衬底表面生长的GaN外延片表面无裂纹，说明翘曲度较大的硅衬底尤其是翘曲度≥5.0μm的硅衬底100有助于避免硅基氮化镓外延片1表面产生裂纹。
表1实施例1制备的氮化镓外延片的制备参数和测试结果
如表1所示，本申请通过调节线切时的台速，使硅衬底100翘曲度大于5μm，抑制了硅基氮化镓外延片1的翘曲，避免了表面裂纹。
实施例2
实施例采用的硅衬底100为(111)晶向8英寸重掺硼硅单晶抛光片，通过以下方法制备氮化镓外延片：
S1：以硅块和硼颗粒为原料，在热场下拉制8英寸硅单晶，将拉速控制在45mm h-1～50mm h-1，所得单晶滚磨后直径200mm，晶向为(111)，氧含量为14～22ppma，电阻率为0.005Ω·cm～0.01Ω·cm。
S2：将单晶棒进行线切，线切的台速控制为1.2mm min-1(V1)——0.5mmmin-1(V2)——1.0mm min-1(V3)，对应产品为第三硅衬底；线切的台速控制为1.2mm min-1(V1)——0.8mm min-1(V2)——1.0mm min-1(V3)，对应产品为第四硅衬底。
S3：将S2中第三硅衬底和第四硅衬底依次进行倒角、减薄、抛光、清洗处理，第三硅衬底的BOW值(第一翘曲度B1)为1.1μm，第四硅衬底的BOW值(第一翘曲度B1)为7.1μm，第三硅衬底和第四硅衬底的厚度均控制在1130μm～1170μm。
S4：在相同的生长条件下：在S3中得到的第三硅衬底的表面生长厚度为4μm的GaN外延层，得到第三氮化镓外延片；在第四硅衬底的表面生长厚度为4μm的GaN外延层，得到第四氮化镓外延片。
S5：量测S4中两种外延片翘曲，结果显示第三硅衬底表面生长的GaN外延片翘曲为80μm，第四硅衬底表面生长的GaN外延片翘曲为40μm，说明翘曲度较大的硅衬底抑制了GaN外延片翘曲。
S6：使用显微镜，对S4中两种外延片的表面形貌进行检测，结果表明，第三硅衬底表面生长的GaN外延片表面存在裂纹，第四硅衬底表面生长的GaN外延片表面无裂纹，说明翘曲度较大的硅衬底尤其是翘曲度≥5.0μm的硅衬底100有助于避免硅基氮化镓表面产生裂纹。
表2实施例2制备的氮化镓外延片的制备参数和测试结果
如表2所示，本申请通过调节线切时的台速，使硅衬底100翘曲度大于5μm，抑制了硅基氮化镓外延片1的翘曲，避免了表面裂纹。
从表1和表2的结果可以看出，以本申请中以翘曲度为5μm～7.5μm的抛光片为硅衬底100所制备的外延片的翘曲(BOW值)被控制在约40～50μm，低于以低翘曲抛光片为硅衬底100制备的外延片(约80μm)，改善了8英寸硅基氮化镓外延片1严重的翘曲问题，有利于提升器件制备工序的良品率。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种氮化镓外延片及其制备方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (15)

1.一种氮化镓外延片，其特征在于，所述氮化镓外延片(1)包括硅衬底(100)，所述硅衬底(100)具有第一表面(101)；
外延层(200)，所述外延层(200)设置于所述第一表面(101)上，所述外延层(200)包括GaN；
所述硅衬底(100)具有第一翘曲度B1，所述第一翘曲度B1的范围满足：-5.0μm≤B1≤7.5μm。
2.根据权利要求1所述的氮化镓外延片，其特征在于，所述第一翘曲度B1的范围满足：5.0μm≤B1≤7.5μm。
3.根据权利要求1所述的氮化镓外延片，其特征在于，所述氮化镓外延片(1)具有第二翘曲度B2，所述第二翘曲度B2的范围满足：40μm≤B2≤80μm。
4.根据权利要求1所述的氮化镓外延片，其特征在于，所述硅衬底(100)为重掺硼硅衬底，所述硅衬底(100)的电阻率为0.005Ω·cm～0.01Ω·cm。
5.根据权利要求1所述的氮化镓外延片，其特征在于，所述硅衬底(100)的厚度为1130μm～1170μm。
6.根据权利要求1所述的氮化镓外延片，其特征在于，所述外延层(200)的厚度为2μm～6μm。
7.一种氮化镓外延片的制备方法，其特征在于，包括以下步骤：
提供硅衬底(100)，所述硅衬底(100)具有第一表面(101)；
形成外延层(200)，所述外延层(200)位于所述第一表面(101)上，所述外延层(200)包括GaN；
所述硅衬底(100)具有第一翘曲度B1，所述第一翘曲度B1的范围满足：-5.0μm≤B1≤7.5μm。
8.根据权利要求7所述的氮化镓外延片的制备方法，其特征在于，所述硅衬底(100)通过以下方法制备：
提供晶棒(2)；
切割所述晶棒(2)，得到所述硅衬底(100)；
所述切割包括第一阶段和第二阶段，沿着所述晶棒(2)的第一切割方向(X)，所述第一阶段具有第一台速V1 mm min-1，所述第二阶段具有第二台速V2 mm min-1，满足：0.4V1≤V2≤0.7V1。
9.根据权利要求8所述的氮化镓外延片的制备方法，其特征在于，所述第一台速V1的范围为1.2mm min-1～1.3mm min-1。
10.根据权利要求8所述的氮化镓外延片的制备方法，其特征在于，所述第二台速V2的范围为0.5mm min-1～0.8mm min-1。
11.根据权利要求10所述的氮化镓外延片的制备方法，其特征在于，所述第二台速V2的范围为0.6mm min-1～0.8mm min-1。
12.根据权利要求8所述的氮化镓外延片的制备方法，其特征在于，在所述第二阶段之后，所述切割还包括第三阶段；
所述晶棒(2)具有直径D0 mm，所述第一阶段的第一切割深度D1满足：0＜D1≤0.25D0，所述第二阶段的第二切割深度D2满足：0.25D0＜D2≤0.75D0，所述第三阶段的第三切割深度D3满足：0.75D0＜D3≤D0。
13.根据权利要求8所述的氮化镓外延片的制备方法，其特征在于，在所述第二阶段之后，所述切割还包括第三阶段；
所述第三阶段具有第三台速V3 mm min-1，所述第三台速V3的范围为0.9mm min-1～1.0mm min-1。
14.根据权利要求8所述的氮化镓外延片的制备方法，其特征在于，所述晶棒(2)为重掺硼硅单晶棒，所述晶棒(2)的电阻率范围为0.005Ω·cm～0.01Ω·cm。
15.根据权利要求8所述的氮化镓外延片的制备方法，其特征在于，所述晶棒(2)通过以下方法制备：
采用直拉法制备所述晶棒(2)，所述直拉法过程中，控制所述晶棒(2)的提拉速度为35mm h-1～50mm h-1。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116785A (ja) * 2003-10-08 2005-04-28 Nippon Telegr & Teleph Corp <Ntt> 半導体材料薄膜の成長法
US20090302432A1 (en) * 2008-06-05 2009-12-10 Sumco Corporation Silicon epitaxial wafer and the production method thereof
CN101901752A (zh) * 2009-05-25 2010-12-01 夏普株式会社 半导体层积结构体的制造方法
KR20120008141A (ko) * 2010-07-16 2012-01-30 유니모포트론 주식회사 반도체 소자 제조용 기판 및 반도체 소자 제조방법
JP2013201397A (ja) * 2012-03-26 2013-10-03 Fujitsu Ltd 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板
JP2018041851A (ja) * 2016-09-08 2018-03-15 クアーズテック株式会社 窒化物半導体基板
CN108183065A (zh) * 2017-12-29 2018-06-19 北京品捷电子科技有限公司 一种消除晶圆翘曲的方法及复合衬底
CN115206785A (zh) * 2022-06-06 2022-10-18 中国电子科技集团公司第十三研究所 外延片翘曲度的控制方法及衬底托盘

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116785A (ja) * 2003-10-08 2005-04-28 Nippon Telegr & Teleph Corp <Ntt> 半導体材料薄膜の成長法
US20090302432A1 (en) * 2008-06-05 2009-12-10 Sumco Corporation Silicon epitaxial wafer and the production method thereof
CN101901752A (zh) * 2009-05-25 2010-12-01 夏普株式会社 半导体层积结构体的制造方法
KR20120008141A (ko) * 2010-07-16 2012-01-30 유니모포트론 주식회사 반도체 소자 제조용 기판 및 반도체 소자 제조방법
JP2013201397A (ja) * 2012-03-26 2013-10-03 Fujitsu Ltd 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板
JP2018041851A (ja) * 2016-09-08 2018-03-15 クアーズテック株式会社 窒化物半導体基板
CN108183065A (zh) * 2017-12-29 2018-06-19 北京品捷电子科技有限公司 一种消除晶圆翘曲的方法及复合衬底
CN115206785A (zh) * 2022-06-06 2022-10-18 中国电子科技集团公司第十三研究所 外延片翘曲度的控制方法及衬底托盘

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