CN117396945A - 显示基板及显示装置 - Google Patents

显示基板及显示装置 Download PDF

Info

Publication number
CN117396945A
CN117396945A CN202280001005.9A CN202280001005A CN117396945A CN 117396945 A CN117396945 A CN 117396945A CN 202280001005 A CN202280001005 A CN 202280001005A CN 117396945 A CN117396945 A CN 117396945A
Authority
CN
China
Prior art keywords
line
substrate
display
display area
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280001005.9A
Other languages
English (en)
Inventor
王琦伟
徐元杰
刘聪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN117396945A publication Critical patent/CN117396945A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

一种显示基板(91)，包括：衬底基板(100)、多个像素电路、多个第一发光元件(13)、多个第二发光元件(14)以及沿第一方向(X)延伸的至少一条第一信号线(21)。衬底基板(100)包括第一显示区(A1)和至少一个第二显示区(A2a，A2b)。第一显示区(A1)至少部分围绕第二显示区(A2a，A2b)。第一信号线(21)位于第一显示区(A1)并与第一显示区(A1)的多个像素电路电连接。第一信号线(21)被至少一个第二显示区(A2a，A2b)隔断为至少两条第一子信号线(211，212，213)。至少两条第一子信号线(211，212，213)中的相邻第一子信号线通过第一转接线(41)电连接。第一转接线(41)的至少部分线段位于多个第一像素电路(11)之间。

Description

显示基板及显示装置 技术领域
本文涉及但不限于显示技术领域，尤指一种显示基板及显示装置。
背景技术
有机发光二极管(OLED，Organic Light Emitting Diode)和量子点发光二极管(QLED，Quantum-dot Light Emitting Diode)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。屏下摄像头技术是为了提高显示装置的屏占比所提出的一种全新的技术。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种显示基板及显示装置。
一方面，本公开实施例提供一种显示基板，包括：衬底基板、多个像素电路、多个第一发光元件、多个第二发光元件以及沿第一方向延伸的至少一条第一信号线。衬底基板包括：第一显示区和至少一个第二显示区，所述第一显示区至少部分围绕所述至少一个第二显示区。多个像素电路和多个第一发光元件位于所述第一显示区。所述多个像素电路包括多个第一像素电路和多个第二像素电路，所述多个第二像素电路包括：多个第二有效像素电路和多个无效像素电路。多个第二发光元件位于所述至少一个第二显示区。所述多个第一像素电路中的至少一个第一像素电路与所述多个第一发光元件中的至少一个第一发光元件电连接，所述至少一个第一像素电路被配置为驱动所述至少一个第一发光元件发光。所述多个第二有效像素电路中的至少一个第二有效像素电路与所述多个第二发光元件中的至少一个第二发光元件电连接，所述至少一个第二有效像素电路被配置为驱动所述至少一个第二发光元件发 光。沿第一方向延伸的至少一条第一信号线，位于所述第一显示区并与所述第一显示区的多个像素电路电连接，所述第一信号线被所述至少一个第二显示区隔断为至少两条第一子信号线。所述至少两条第一子信号线中的相邻第一子信号线通过第一转接线电连接；所述第一转接线的至少部分线段位于所述多个第一像素电路之间。
在一些示例性实施方式中，所述第一转接线在所述衬底基板的正投影满足以下至少之一：所述第一转接线在所述衬底基板的正投影与所述第一显示区的至少一个无效像素电路在所述衬底基板的正投影存在交叠；所述第一转接线在所述衬底基板的正投影位于所述多个第一像素电路和所述多个第二像素电路之间；所述第一转接线在所述衬底基板的正投影位于所述至少一个第二显示区的边缘区域。
在一些示例性实施方式中，所述第一转接线至少包括：依次连接的第一线段、第二线段和第三线段；所述第一线段和第三线段的延伸方向相同，所述第二线段的延伸方向与所述第一线段的延伸方向交叉。
在一些示例性实施方式中，所述第一线段和第三线段在所述衬底基板的正投影与所述第一显示区的多个无效像素电路在所述衬底基板的正投影存在交叠，所述第二线段在所述衬底基板的正投影位于多个像素电路之间；或者，所述第一线段、所述第二线段和所述第三线段在所述衬底基板的正投影与所述第一显示区的多个无效像素电路在所述衬底基板的正投影存在交叠。
在一些示例性实施方式中，所述第一线段、所述第二线段和所述第三线段为同层结构；或者，所述第一线段和所述第三线段为同层结构，所述第一线段和第二线段位于不同的导电层。
在一些示例性实施方式中，在垂直于显示基板的方向上，所述像素电路至少包括：设置在所述衬底基板上的有源层、第一栅金属层、第二栅金属层和第一源漏金属层；所述无效像素电路的有源层、第一栅金属层和第二栅金属层均间断设置。所述第一转接线的第二线段在所述衬底基板的正投影位于所述无效像素电路所在区域，且所述第二线段在所述衬底基板的正投影与所述无效像素电路的有源层、第一栅金属层和第二栅金属层在所述衬底基板的正投影没有交叠。
在一些示例性实施方式中，与所述第一转接线的所述第一线段或所述第三线段在所述衬底基板的正投影存在交叠的无效像素电路的第一源漏金属层与所述无效像素电路的有源层、第一栅金属层以及第二栅金属层没有电性连接。
在一些示例性实施方式中，所述第一转接线的所述第一线段和所述第三线段位于所述第一源漏金属层远离所述衬底基板的一侧，所述第二线段与所述第一栅金属层或者所述第二栅金属层为同层结构。
在一些示例性实施方式中，当所述第一转接线在所述衬底基板的正投影位于所述第二显示区的边缘区域，所述第二显示区的边缘区域设置有屏蔽走线，所述屏蔽走线在所述衬底基板的正投影覆盖所述第一转接线在所述衬底基板的正投影。
在一些示例性实施方式中，所述至少一条第一信号线包括以下至少之一：发光控制线、第一复位控制线、第二复位控制线、扫描线、第一初始信号线、第二初始信号线。
在一些示例性实施方式中，显示基板还包括：位于所述第一显示区且沿第二方向延伸的至少一条第二信号线，所述第二方向与所述第一方向交叉。其中，所述第二信号线被所述至少一个第二显示区隔断为至少两条第二子信号线，所述至少两条第二子信号线中的相邻第二子信号线通过第二转接线电连接。
在一些示例性实施方式中，所述至少一条第二信号线包括：数据线。
在一些示例性实施方式中，在垂直于显示基板的方向上，所述第二转接线位于所述第二信号线靠近所述衬底基板的一侧。
在一些示例性实施方式中，所述第一转接线位于所述第二转接线远离所述第二显示区的一侧。
在一些示例性实施方式中，所述第二转接线在所述衬底基板的正投影位于所述第二显示区的边缘区域；所述第二显示区的边缘区域设置有屏蔽走线，所述屏蔽走线在所述衬底基板的正投影覆盖所述第二转接线在所述衬底基板的正投影。
在一些示例性实施方式中，所述屏蔽走线与第一电源线电连接。
在一些示例性实施方式中，多条第一信号线被划分为两组，所述第二显示区在第二方向上具有相对的第一侧和第二侧，第一组第一信号线通过所述第一转接线从所述第二显示区的第一侧绕过所述第二显示区，第二组第一信号线通过所述第一转接线从所述第二显示区的第二侧绕过所述第二显示区；所述第二方向与所述第一方向交叉。
在一些示例性实施方式中，所述衬底基板包括两个第二显示区，所述两个第二显示区在所述第一方向对齐。
在一些示例性实施方式中，所述第一信号线被所述两个第二显示区隔断为三条第一子信号线；第一条第一子信号线和第二条第一子信号线通过第一条第一转接线电连接，第二条第一子信号线和第三条第一子信号线通过第二条第一转接线电连接。所述第一条第一转接线绕过第一个第二显示区，所述第二条第一转接线绕过第二个第二显示区。
在一些示例性实施方式中，所述第一条第一转接线和第二条第一转接线在第二方向上位于所述两个第二显示区的相同侧，所述第二方向与第一方向交叉。
另一方面，本公开实施例提供一种显示装置，包括如上所述的显示基板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为本公开至少一实施例的显示基板的示意图；
图2为本公开至少一实施例的像素电路的等效电路图；
图3为图2所示的像素电路的工作时序图；
图4为本公开至少一实施例的第一显示区的局部走线示意图；
图5为本公开至少一实施例的第一显示区的像素电路的排布示意图；
图6为本公开至少一实施例的第一信号线的排布示意图；
图7为本公开至少一实施例的第一信号线的另一排布示例图；
图8为图7中区域P1的显示基板的局部俯视示意图；
图9为图8中沿R-R’方向的局部剖面示意图；
图10A为图8中形成半导体层后的显示基板的局部俯视示意图；
图10B为图8中形成第一导电层后的显示基板的局部俯视示意图；
图10C为图8中形成第二导电层后的显示基板的局部俯视示意图；
图10D为图8中形成第三绝缘层后的显示基板的局部俯视示意图；
图10E为图8中形成第三导电层后的显示基板的局部俯视示意图；
图10F为图8中形成第四绝缘层后的显示基板的局部俯视示意图；
图11为本公开至少一实施例的第二信号线的排布示意图；
图12为本公开至少一实施例的第二信号线的另一排布示意图；
图13为图12中区域P2的显示基板的局部俯视示意图；
图14为图13中形成第三导电层后的显示基板的局部俯视示意图；
图15为本公开至少一实施例的第一初始信号线和第二初始信号线的排布示意图；
图16为本公开至少一实施例的第一显示区的像素电路的另一排布示意图；
图17为本公开至少一实施例的显示基板的另一示意图；
图18为图17中区域P3的透明导电线的走线示意图；
图19为本公开至少一实施例的第一信号线的另一走线排布示意图；
图20为本公开至少一实施例的显示基板的局部俯视图；
图21为本公开至少一实施例的显示基板的另一局部俯视图；
图22为本公开至少一实施例的第一转接线的第一线段和第二线段的连接位置的局部放大示意图；
图23为本公开至少一实施例的第一信号线的另一排布示意图；
图24为本公开至少一实施例的显示基板的另一示意图；
图25为图24中的第一信号线的示意图；
图26为本公开至少一实施例的显示基板的另一示意图；
图27为图26中的第二信号线的示意图；
图28为本公开至少一实施例的显示基板的另一示意图；
图29为本公开至少一实施例的显示装置的示意图。
具体实施方式
下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理 解上述术语在本公开中的含义。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。
在本说明书中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏极、第二极可以为源极，或者第一极可以为源极、第二极可以为漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。另外，栅极还可以称为控制极。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开中的“光透过率”指的是光线透过介质的能力，是透过透明或半透明体的光通量与其入射光通量的百分率。
本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。在本公开中，“大致相同”是指数值相差10％以内的情况。
本公开实施例提供一种显示基板，包括：衬底基板、多个像素电路、多 个第一发光元件、多个第二发光元件以及至少一条第一信号线。衬底基板包括第一显示区和至少一个第二显示区，第一显示区至少部分围绕至少一个第二显示区。多个像素电路和多个第一发光元件位于第一显示区。多个像素电路包括多个第一像素电路和多个第二像素电路，多个第二像素电路包括：多个第二有效像素电路和多个无效像素电路。多个第二发光元件位于至少一个第二显示区。多个第一像素电路中的至少一个第一像素电路与多个第一发光元件中的至少一个第一发光元件电连接，所述至少一个第一像素电路被配置为驱动所述至少一个第一发光元件发光。多个第二有效像素电路中的至少一个第二有效像素电路与多个第二发光元件中的至少一个第二发光元件电连接，所述至少一个第二有效像素电路被配置为驱动所述至少一个第二发光元件发光。沿第一方向延伸的至少一条第一信号线位于第一显示区并与第一显示区的多个像素电路电连接，第一信号线被至少一个第二显示区隔断为至少两条第一子信号线。至少两条第一子信号线中的相邻第一子信号线通过第一转接线电连接。第一转接线的至少部分线段位于多个第一像素电路之间。
本实施例提供的显示基板，利用第一转接线连接第一信号线的相邻第一子信号线，可以确保第一信号线的信号传输，例如可以支持双边驱动。而且，第一转接线的至少部分线段位于多个第一像素电路之间，例如可以排布在无效像素电路所在区域、或者像素电路的间隔位置、或者第二显示区的边缘区域，可以合理安排空间，并保证第二显示区的尺寸。
在一些示例性实施方式中，第一转接线在衬底基板的正投影可以满足以下至少之一：第一转接线在衬底基板的正投影与第一显示区的至少一个无效像素电路在衬底基板的正投影存在交叠；第一转接线在衬底基板的正投影位于多个第一像素电路和多个第二像素电路之间；第一转接线在衬底基板的正投影位于至少一个第二显示区的边缘区域。
在一些示例中，至少一条第一转接线在衬底基板的正投影可以与至少一个无效像素电路在衬底基板的正投影存在交叠。在另一些示例中，至少一条第一转接线在衬底基板的正投影可以位于相邻像素电路之间。在另一些示例中，至少一条第一转接线在衬底基板的正投影可以位于第二显示区的边缘区域。在另一些示例中，至少一条第一转接线的一部分在衬底基板的正投影可 以与至少一个无效像素电路在衬底基板的正投影存在交叠，另一部分在衬底基板的正投影可以位于相邻像素电路之间。在另一些示例中，至少一条第一转接线的一部分在衬底基板的正投影可以与至少一个无效像素电路在衬底基板的正投影存在交叠，另一部分在衬底基板的正投影可以位于第二显示区的边缘区域。在另一些示例中，至少一条第一转接线的一部分在衬底基板的正投影可以位于相邻像素电路之间，另一部分在衬底基板的正投影可以位于第二显示区的边缘区域。在一些示例中，第二显示区的边缘区域可以指第二显示区的发光元件的周边且没有设置像素电路的区域。
在一些示例中，第二显示区的数目可以为一个、两个或者更多个。然而，本实施例对此并不限定。
在一些示例中，通过设置第一转接线在衬底基板的正投影与至少一个无效像素电路在衬底基板的正投影存在交叠，使得第一转接线无需占用有效像素电路的排布空间，也不会占用第二显示区的空间，既保证了给像素电路提供驱动信号，又保证了第二显示区的尺寸。
在一些示例性实施方式中，第一转接线可以至少包括：依次连接的第一线段、第二线段和第三线段。其中，第一线段和第三线段的延伸方向可以相同，第二线段的延伸方向与第一线段的延伸方向可以交叉。例如，第二线段的延伸方向可以垂直于第一线段的延伸方向。
在一些示例性实施方式中，第一转接线的第一线段和第三线段在衬底基板的正投影可以与多个无效像素电路在衬底基板的正投影存在交叠，第二线段在所述衬底基板的正投影位于多个像素电路之间。或者，第一线段、第二线段和第三线段在衬底基板的正投影与第一显示区的多个无效像素电路在衬底基板的正投影存在交叠。例如，第一线段和第三线段可以为同层结构，第二线段可以位于第一线段靠近衬底基板的一侧。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一转接线的第一线段、第二线段和第三线段可以位于第一信号线远离衬底基板的一侧。例如，第一转接线的第一线段、第二线段和第三线段可以为同层结构。换言之，第一转接线可以为一体结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，在垂直于显示基板的方向上，像素电路可以包括：设置在衬底基板的有源层、第一栅金属层、第二栅金属层和第一源漏金属层。无效像素电路的有源层、第一栅金属层和第二栅金属层均可以间断设置。无效像素电路的有源层可以是不连续的，第一栅金属层可以是不连续的，第二栅金属层也可以是不连续的。第一转接线的第二线段在衬底基板的正投影可以位于无效像素电路所在区域，且第一转接线的第二线段在衬底基板的正投影可以与无效像素电路的有源层、第一栅金属层和第二栅金属层在衬底基板的正投影没有交叠。在一些示例中，第一栅金属层可以包括像素电路的晶体管的栅极和存储电容的第一电容极板，第二栅金属层可以包括像素电路的存储电容的第二电容极板，第一源漏金属层可以包括多个连接电极。本示例中，通过去除无效像素电路的部分膜层结构，可以给第二线段提供排布空间，并减小第二线段的电容。
在一些示例性实施方式中，与第一转接线的第一线段或第三线段在衬底基板的正投影存在交叠的无效像素电路的第一源漏金属层与该无效像素电路的有源层、第一栅金属层以及第二栅金属层可以没有电性连接。本示例通过去除无效像素电路的部分膜层结构，可以给第一线段提供排布空间，并减小第一线段的电容。
在一些示例性实施方式中，第一转接线的第一线段和第三线段可以位于第一源漏金属层远离衬底基板的一侧，第二线段可以与第一栅金属层或者第二栅金属层为同层结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，至少一条第一信号线可以包括：以下至少之一：发光控制线、第一复位控制线、第二复位控制线、扫描线、第一初始信号线、第二初始信号线。例如，第一信号线可以包括：发光控制线和第一复位控制线。
在一些示例性实施方式中，第一转接线在衬底基板的正投影可以位于第二显示区的边缘区域。第二显示区的边缘区域可以设置有屏蔽走线，屏蔽走线在衬底基板的正投影可以覆盖第一转接线在衬底基板的正投影。在本示例中，第一信号线可以在第二显示区的边缘区域实现绕线，可以减小第一信号线的负载，从而提高显示均一性；而且，通过屏蔽走线对第二显示区的边缘 区域的第一转接线进行遮挡，可以改善由于多条第一转接线之间的缝隙导致的干涉情况。
在一些示例性实施方式中，显示基板还可以包括：位于第一显示区且沿第二方向延伸的至少一条第二信号线。第二方向可以与第一方向交叉。其中，第二信号线可以被至少一个第二显示区隔断为至少两条第二子信号线。至少两条第二子信号线中的相邻第二子信号线可以通过第二转接线电连接。本示例通过第二转接线可以使得第二信号线绕过第二显示区，可以避免占用第二显示区的空间。
在一些示例性实施方式中，至少一条第二信号线可以包括：数据线。然而，本实施例对此并不限定。在另一些示例中，第二信号线可以包括初始信号线(例如，包括第一初始信号线、第二初始信号线)。
在一些示例性实施方式中，在垂直于衬底基板的方向上，第二转接线可以位于第二信号靠近衬底基板的一侧。然而，本实施例对此并不限定。例如，第二转接线可以位于第二信号线远离衬底基板的一侧。
在一些示例性实施方式中，第一转接线可以位于第二转接线远离第二显示区的一侧。本示例可以有效避免走线交叉。
在一些示例性实施方式中，第二转接线在衬底基板的正投影可以位于第二显示区的边缘区域。第二显示区的边缘区域可以设置有屏蔽走线。屏蔽走线在衬底基板的正投影可以覆盖第二转接线在衬底基板的正投影。在本示例中，第二信号线可以在第二显示区的边缘区域实现绕线，可以减小第二信号线的负载，从而提高显示均一性；而且，通过屏蔽走线对第二显示区的边缘区域的第二转接线进行遮挡，可以改善由于多条第二转接线之间的缝隙导致的干涉情况。
在一些示例性实施方式中，屏蔽走线可以与第一电源线电连接。然而，本实施例对此并不限定。例如，屏蔽走线可以与其他传输直流电压信号的走线电连接。
在一些示例性实施方式中，多条第一信号线可以被划分为两组，第二显示区在第二方向上具有相对的第一侧和第二侧。第一组第一信号线可以通过第一转接线从第二显示区的第一侧绕过所述第二显示区，第二组第一信号线 通过第一转接线从所述第二显示区的第二侧绕过所述第二显示区。第二方向与第一方向交叉。在一些示例中，通过设置多条第一信号线从第二显示区的上下两侧绕过第二显示区，有利于多条第一信号线和第一转接线的排布，避免走线过于密集产生不良影响。
在一些示例性实施方式中，衬底基板可以包括两个第二显示区，所述两个第二显示区在第一方向可以对齐。然而，本实施例对此并不限定。例如，两个第二显示区可以沿第一方向依次排布，且在第二方向上可以存在一些错位。
下面通过一些示例对本实施例的方案进行举例说明。
图1为本公开至少一实施例的显示基板的示意图。在一些示例性实施方式中，如图1所示，显示基板可以包括：显示区域AA和围绕在显示区域AA外围的周边区域BB。显示基板的显示区域AA可以包括：第一显示区A1和两个第二显示区(例如，第二显示区A2a和A2b)。第一显示区A1可以位于两个第二显示区A2a和A2b的至少一侧。例如，第一显示区A1可以围绕在两个第二显示区A2a和A2b的四周。然而，本实施例对此并不限定。例如，第一显示区A1可以围绕在第二显示区A2a的四周，且部分围绕第二显示区A2b；或者，第一显示区A1可以部分围绕第二显示区A2a，且部分围绕第二显示区A2b。
在一些示例性实施方式中，如图1所示，显示区域AA可以为矩形，例如圆角矩形。第二显示区A2a和A2b可以为矩形，例如圆角矩形。然而，本实施例对此并不限定。例如，显示区域AA可以为圆形、椭圆形或五边形等其他形状。又如，第二显示区可以为圆形、椭圆形、半圆形、五边形等其他形状。
在一些示例性实施方式中，如图1所示，两个第二显示区A2a和A2b可以沿第一方向X依次排布。例如，两个第二显示区A2a和A2b的形状和大小可以相同，可以在第一方向X上对齐，且在第二方向Y上可以没有错位。比如，第二显示区A2a和A2b的上边缘至显示区域AA的上边缘的距离可以相同。在一些示例中，第一方向X与第二方向Y交叉，例如，第一方向X可以垂直于第二方向Y。然而，本实施例对此并不限定。例如，两个第二显 示区A2a和A2b的形状或者大小可以不同。又如，两个第二显示区A2a和A2b在第二方向Y上可以存在错位，比如，第二显示区A2a的上边缘至显示区域AA的上边缘的距离可以小于或等于第二显示区A2b的上边缘至显示区域AA的上边缘的距离。
在一些示例性实施方式中，如图1所示，两个第二显示区A2a和A2b可以为透光显示区，还可以称为屏下摄像头(UDC，Under Display Camera)区域；第一显示区A1可以为非透光显示区，还可以称为正常显示区。例如，感光传感器(如，摄像头等硬件)在显示基板上的正投影可以位于显示基板的第二显示区A2a和A2b内。在一些示例中，如图1所示，第二显示区A2a可以为矩形(例如圆角矩形)，感光传感器在显示基板上的正投影的尺寸可以小于或等于第二显示区A2a的内切圆的尺寸。然而，本实施例对此并不限定。在另一些示例中，第二显示区可以为圆形，感光传感器在显示基板上的正投影的尺寸可以小于或等于第二显示区的尺寸。
在一些示例性实施方式中，如图1所示，两个第二显示区A2a和A2b可以位于显示区域AA的顶部正中间位置。第一显示区A1可以围绕在第二显示区A2a和A2b的四周。然而，本实施例对此并不限定。例如，两个第二显示区A2a和A2b可以位于显示区域AA的左上角或者右上角等其他位置。例如，第一显示区A1可以围绕在第二显示区A2a的至少一侧，第一显示区A1可以围绕在第二显示区A2b的至少一侧。
在一些示例性实施方式中，显示区域AA可以设置有多个子像素。至少一个子像素可以包括像素电路和发光元件。像素电路可以配置为驱动所连接的发光元件。例如，像素电路可以配置为提供驱动电流以驱动发光元件发光。像素电路可以包括多个晶体管和至少一个电容，例如，像素电路可以为3T1C(即3个晶体管和1个电容)结构、7T1C(即7个晶体管和1个电容)结构、5T1C(即5个晶体管和1个电容)结构、8T1C(即8个晶体管和1个电容)结构或者8T2C(即8个晶体管和2个电容)结构等。在一些示例中，发光元件可以为有机发光二极管(OLED)，发光元件在其对应的像素电路的驱动下发出红光、绿光、蓝光、或者白光等。发光元件发光的颜色可根据需要而定。在一些示例中，发光元件可以包括：阳极、阴极以及位于阳极和阴极 之间的有机发光层。发光元件的阳极可以与对应的像素电路电连接。然而，本实施例对此并不限定。
在一些示例性实施方式中，显示区域AA的一个像素单元可以包括三个子像素，三个子像素可以分别为红色子像素、绿色子像素和蓝色子像素。然而，本实施例对此并不限定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素可以分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。
在一些示例性实施方式中，发光元件的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时，三个子像素的发光元件可以采用水平并列、竖直并列或品字方式排列；一个像素单元包括四个子像素时，四个子像素的发光元件可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。
图2为本公开至少一实施例的像素电路的等效电路图。图3为图2提供的像素电路的工作时序图。本示例性实施例的像素电路以7T1C结构为例进行说明。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图2所示，本示例的像素电路可以包括六个开关晶体管(T1、T2、T4至T7)、一个驱动晶体管T3和一个存储电容Cst。六个开关晶体管分别为数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6、第一复位晶体管T1、以及第二复位晶体管T7。发光元件EL可以包括阳极、阴极和设置在阳极和阴极之间的有机发光层。
在一些示例性实施方式中，驱动晶体管和六个开关晶体管可以是P型晶体管，或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示基板的工艺难度，提高产品的良率。在一些可能的实现方式中，驱动晶体管和六个开关晶体管可以包括P型晶体管和N型晶体管。
在一些示例性实施方式中，驱动晶体管和六个开关晶体管可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low Temperature Poly-Silicon)，氧化物薄膜晶体管的 有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(LTPO，Low Temperature Polycrystalline Oxide)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在一些示例性实施方式中，如图2所示，显示基板可以包括扫描线GL、数据线DL、第一电源线PL1、第二电源线PL2、发光控制线EML、第一初始信号线INIT1、第二初始信号线INIT2、第一复位控制线RST1和第二复位控制线RST2。在一些示例中，第一电源线PL1可以配置为向像素电路提供恒定的第一电压信号VDD，第二电源线PL2可以配置为向像素电路提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。扫描线GL可以配置为向像素电路提供扫描信号SCAN，数据线DL可以配置为向像素电路提供数据信号DATA，发光控制线EML可以配置为向像素电路提供发光控制信号EM，第一复位控制线RST1可以配置为向像素电路提供第一复位控制信号RESET1，第二复位控制线RST2可以配置为向像素电路提供第二复位控制信号RESET2。在一些示例中，在第n行像素电路中，第一复位控制线RST1可以与第n-1行像素电路的扫描线GL电连接，以被输入扫描信号SCAN(n-1)，即第一复位控制信号RESET1(n)与扫描信号SCAN(n-1)相同。第二复位控制线RST2可以与第n行像素电路的扫描线GL电连接，以被输入扫描信号SCAN(n)，即第二复位控制信号RESET2(n)与扫描信号SCAN(n)相同。在一些示例中，第n行像素电路所电连接的第二复位控制线RST2与第n+1行像素电路所电连接的第一复位控制线RST1可以为一体结构。其中，n为大于0的整数。如此，可以减少显示基板的信号线，实现显示基板的窄边框设计。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一初始信号线INIT1可以配置为向像素电路提供第一初始信号，第二初始信号线INIT2可以配置为向像素电路提供第二初始信号。例如，第一初始信号可以不同于第二初始信号。第一初始信号和第二初始信号可以为恒压信号，其大小例如可以介于第一电压信号VDD和第二电压信号VSS之间，但不限于此。在另一些示例中，第一初始信号与 第二初始信号可以相同，可以仅设置第一初始信号线来提供第一初始信号。
在一些示例性实施方式中，如图2所示，驱动晶体管T3与发光元件EL电连接，并在扫描信号SCAN、数据信号DATA、第一电压信号VDD、第二电压信号VSS等信号的控制下输出驱动电流以驱动发光元件EL发光。数据写入晶体管T4的栅极与扫描线GL电连接，数据写入晶体管T4的第一极与数据线DL电连接，数据写入晶体管T4的第二极与驱动晶体管T3的第一极电连接。阈值补偿晶体管T2的栅极与扫描线GL电连接，阈值补偿晶体管T2的第一极与驱动晶体管T3的栅极电连接，阈值补偿晶体管T2的第二极与驱动晶体管T3的第二极电连接。第一发光控制晶体管T5的栅极与发光控制线EML电连接，第一发光控制晶体管T5的第一极与第一电源线PL1电连接，第一发光控制晶体管T5的第二极与驱动晶体管T3的第一极电连接。第二发光控制晶体管T6的栅极与发光控制线EML电连接，第二发光控制晶体管T6的第一极与驱动晶体管T3的第二极电连接，第二发光控制晶体管T6的第二极与发光元件EL的阳极电连接。第一复位晶体管T1与驱动晶体管T3的栅极电连接，并配置为对驱动晶体管T3的栅极进行复位，第二复位晶体管T7与发光元件EL的阳极电连接，并配置为对发光元件EL的阳极进行复位。第一复位晶体管T1的栅极与第一复位控制线RST1电连接，第一复位晶体管T1的第一极与第一初始信号线INIT1电连接，第一复位晶体管T1的第二极与驱动晶体管T3的栅极电连接。第二复位晶体管T7的栅极与第二复位控制线RST2电连接，第二复位晶体管T7的第一极与第二初始信号线INIT2电连接，第二复位晶体管T7的第二极与发光元件EL的阳极电连接。存储电容Cst的第一电容极板与驱动晶体管T3的栅极电连接，存储电容Cst的第二电容极板与第一电源线PL1电连接。
在本示例中，第一节点N1为存储电容Cst、第一复位晶体管T1、驱动晶体管T3和阈值补偿晶体管T2的连接点，第二节点N2为第一发光控制晶体管T5、数据写入晶体管T4和驱动晶体管T3的连接点，第三节点N3为驱动晶体管T3、阈值补偿晶体管T2和第二发光控制晶体管T6的连接点，第四节点N4为第二发光控制晶体管T6、第二复位晶体管T7和发光元件EL的连接点。
下面参照图3对图2示意的像素电路的工作过程进行说明。以图2所示的像素电路包括的多个晶体管均为P型晶体管为例进行说明。
在一些示例性实施方式中，如图3所示，在一帧显示时间段，像素电路的工作过程可以包括：第一阶段S1、第二阶段S2和第三阶段S3。
第一阶段S1，称为复位阶段。第一复位控制线RST1提供的第一复位控制信号RESET1为低电平信号，使第一复位晶体管T1导通，第一初始信号线INIT1提供的第一初始信号被提供至第一节点N1，对第一节点N1进行初始化，清除存储电容Cst中原有数据电压。扫描线GL提供的扫描信号SCAN为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，使数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6以及第二复位晶体管T7断开。此阶段发光元件EL不发光。
第二阶段S2，称为数据写入阶段或者阈值补偿阶段。扫描线GL提供的扫描信号SCAN为低电平信号，第一复位控制线RST1提供的第一复位控制信号RESET1和发光控制线EML提供的发光控制信号EM均为高电平信号，数据线DL输出数据信号DATA。此阶段由于存储电容Cst的第一电容极板为低电平，因此，驱动晶体管T3导通。扫描信号SCAN为低电平信号，使阈值补偿晶体管T2、数据写入晶体管T4和第二复位晶体管T7导通。阈值补偿晶体管T2和数据写入晶体管T4导通，使得数据线DL输出的数据电压Vdata经过第二节点N2、导通的驱动晶体管T3、第三节点N3、导通的阈值补偿晶体管T2提供至第一节点N1，并将数据线DL输出的数据电压Vdata与驱动晶体管T3的阈值电压之差充入存储电容Cst，存储电容Cst的第一电容极板(即第一节点N1)的电压为Vdata-|Vth|，其中，Vdata为数据线DL输出的数据电压，Vth为驱动晶体管T3的阈值电压。第二复位晶体管T7导通，使得第二初始信号线INIT2提供的第二初始信号提供至发光元件EL的阳极，对发光元件EL的阳极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光元件EL不发光。第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号，使第一复位晶体管T1断开。发光控制信号线EML提供的发光控制信号EM为高电平信号，使第一发光控制晶 体管T5和第二发光控制晶体管T6断开。
第三阶段S3，称为发光阶段。发光控制信号线EML提供的发光控制信号EM为低电平信号，扫描线GL提供的扫描信号SCAN和第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号。发光控制信号线EML提供的发光控制信号EM为低电平信号，使第一发光控制晶体管T5和第二发光控制晶体管T6导通，第一电源线PL1输出的第一电压信号VDD通过导通的第一发光控制晶体管T5、驱动晶体管T3和第二发光控制晶体管T6向发光元件EL的阳极提供驱动电压，驱动发光元件EL发光。
在像素电路驱动过程中，流过驱动晶体管T3的驱动电流由其栅极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|，因而驱动晶体管T3的驱动电流为：
I＝K×(Vgs-Vth) 2＝K×[(VDD-Vdata+|Vth|)-Vth] 2＝K×[VDD-Vdata] 2。
其中，I为流过驱动晶体管T3的驱动电流，也就是驱动发光元件EL的驱动电流，K为常数，Vgs为驱动晶体管T3的栅极和第一极之间的电压差，Vth为驱动晶体管T3的阈值电压，Vdata为数据线DL输出的数据电压，VDD为第一电源线PL1输出的第一电压信号。
由上式中可以看到流经发光元件EL的电流与驱动晶体管T3的阈值电压无关。因此，本实施例的像素电路可以较好地补偿驱动晶体管T3的阈值电压。
在一些示例性实施方式中，如图1所示，第一显示区A1可以设置有多个第一发光元件13和多个像素电路，第二显示区A2a和A2b均可以设置有多个第二发光元件14。第一显示区A1的多个像素电路可以包括：多个第一像素电路11和多个第二像素电路。多个第二像素电路可以包括：多个第二有效像素电路12和多个无效像素电路。第一显示区A1的至少一个第一像素电路11与至少一个第一发光元件13电连接，至少一个第一像素电路11被配置为驱动至少一个第一发光元件13发光。第一显示区A1的至少一个第一像素电路11在衬底基板的正投影与至少一个第一发光元件13在衬底基板的正投影可以至少部分交叠。例如，第一像素电路11与第一发光元件13可以为一一对应关系。第一显示区A1的至少一个第二有效像素电路12与第二显示区 A2a或A2b中的至少一个第二发光元件14可以通过透明导电线L电连接，至少一个第二有效像素电路12被配置为驱动至少一个第二发光元件14发光。无效像素电路可以有利于提高多个膜层的部件在刻蚀工艺中的均一性。例如，无效像素电路可以与其所在行或所在列的第一像素电路11和第二有效像素电路12的结构相同，只是其不与任何发光元件相连。
在一些示例性实施方式中，如图1所示，透明导电线L的一端可以与第二有效像素电路12电连接，另一端可以与第二发光元件14电连接。透明导电线L可以从第一显示区A1延伸至第二显示区A2a或从第一显示区A1延伸至第二显示区A2b。例如，透明导电线L可以沿第一方向X从第一显示区A1延伸至第二显示区A2a；或者，透明导电线L可以先在第一显示区A1沿第二方向Y延伸，再沿第一方向X延伸至第二显示区A2a。透明导电线L可以采用透明导电材料，例如，可以采用导电氧化物材料，比如，氧化铟锡(ITO)。然而，本实施例对此并不限定。在一些示例中，多个透明导电线L可以排布在一个透明导电层中，或者，多个透明导电线L可以排布在两个或三个透明导电层中。例如，每一条透明导电线L可以连接一个第二有效像素电路12和一个第二发光元件14。又如，一个第二有效像素电路12和一个第二发光元件14可以通过多条依次连接的透明导电线L实现电连接。
在一些示例性实施方式中，第一显示区A1的光透过率可以小于第二显示区A2a和A2b的光透过率。仅在第一显示区A1设置像素电路，第二显示区A2a和A2b不设置像素电路，可以提高第二显示区A2a和A2b的光透过率。
在一些示例性实施方式中，为了提高显示效果，第二显示区A2a和A2b内的第二发光元件14的密度可以小于或等于第一显示区A1内的第一发光元件13的密度。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一显示区A1的分辨率可以小于或等于第二显示区A2a和A2b的分辨率。然而，本实施例对此并不限定。
图4为本公开至少一实施例的第一显示区的局部走线示意图。在一些示例性实施方式中，如图1和图4所示，显示基板的第一显示区A1可以设置有沿第一方向X延伸的多条第一信号线21和多条第三信号线22、以及沿第 二方向Y延伸的多条第二信号线31和多条第四信号线32。第一信号线21和第三信号线22可以在第一方向X上与依次排布的多个像素电路电连接。第二信号线31在第二方向Y上被第二显示区A2a或A2b隔断。第四信号线32可以与在第二方向Y依次排布的多个第一像素电路11电连接，或者，可以与多个无效像素电路电连接。第一信号线21在第一方向X上被第二显示区A2a和A2b隔断为三条第一子信号线，且相邻第一子信号线可以通过第一转接线41电连接。在一些示例中，第一信号线21和第三信号线22可以包括：扫描线和发光控制线；第二信号线31和第四信号线32可以包括数据线。第三信号线22的一端可以与位于显示区域AA的左侧周边区域内的栅极驱动电路电连接，另一端可以与位于显示区域AA的右侧周边区域内的栅极驱动电路电连接。如此一来，可以实现对第一显示区的像素电路的双边驱动，以提高显示效果。
下面以一条第一信号线21为例进行说明。在一些示例中，如图4所示，第一信号线21在第一方向X上被两个第二显示区A2a和A2b隔断为沿第一方向X延伸的三条第一子信号线，例如包括第一条第一子信号线211、第二条第一子信号线212和第三条第一子信号线213。第一条第一子信号线211可以与第二显示区A2a的左侧周边区域内的栅极驱动电路电连接，还可以与第二显示区A2a左侧的第一显示区A1内的一行像素电路电连接。第二条第一子信号线212可以与第二显示区A2a和A2b之间的第一显示区A1内的一行像素电路电连接。第三条第一子信号线213可以与第二显示区A2b的右侧周边区域内的栅极驱动电路电连接，还可以与第二显示区A2b右侧的第一显示区A1内的一行像素电路电连接。在一些示例中，第一条第一子信号线211、第二条第二子信号线212和第三条第一子信号线312所连接的像素电路可以位于同一行。在本示例中，第一条第一子信号线211、第二条第一子信号线212和第三条第一子信号线213依次电连接，可以实现双边驱动，从而提高显示效果。第一条第一子信号线211与第二条第一子信号线212可以通过一条第一转接线41电连接，同理，第二条第一子信号线212和第三条第一子信号线213可以通过另一条第一转接线41电连接。
在一些示例中，如图4所示，电连接在第一条第一子信号线211和第二 条第一子信号线212之间的第一转接线41可以至少包括：沿第二方向Y延伸的第一线段411和第三线段413、以及沿第一方向X延伸的第二线段412。第二线段412连接在第一线段411和第三线段413之间。例如，第一线段411的一端可以与第一条第一子信号线211电连接，另一端可以与第二线段412的第一端电连接；第三线段413的一端可以与第二条第一子信号线212电连接，另一端可以与第二线段412的第二端电连接。
在一些示例中，如图4所示，第二显示区A2a在第一方向X的中心线为第一中线OO’，在第二方向Y的中心线为第二中线QQ’。被第二显示区A2a隔断的多条第一信号线21可以被划分为两组。两组内第一信号线21的数目可以相同或可以不同。例如，可以利用第二中线QQ’，将多条第一信号线21划分为两组，第一组可以包括位于第二中线QQ’上侧的多条第一信号线21，第二组可以包括位于第二中线QQ’下侧的多条第一信号线21。其中，第一组第一信号线21可以利用第一转接线41从第二显示区A2a在第二方向Y上的第一侧(例如，上侧)绕过第二显示区A2a，另一组第一信号线21可以利用第一转接线41从第二显示区A2a在第二方向Y上的第二侧(例如，下侧)绕过第二显示区A2a。在本示例中，通过从第二显示区的上下两侧对第一信号线进行转接，可以避免走线密集排布而影响显示效果。在一些示例中，在第二中线QQ’一侧的区域内，靠近第二中线QQ’的第一信号线21所电连接的第一转接线41，可以位于远离第二中线QQ’的第一信号线21所电连接的第一转接线41靠近第二显示区A2a的一侧。如此一来，可以避免第一转接线交叉。
关于第二条第一子信号线212和第三条第一子信号线213之间的连接方式与第一条第一子信号线211和第二条第一子信号线212之间的连接方式大致相同，故于此不再赘述。其中，第一条第一子信号线211连接的第一转接线和第三条第一子信号线213连接的第一转接线可以位于第二显示区A2a和A2b在第二方向Y上的相同侧。然而，本实施例对此并不限定。在另一些示例中，第一条第一子信号线211连接的第一转接线和第三条第一子信号线213连接的第一转接线可以位于第二显示区A2a和A2b在第二方向Y上的不同侧。例如，第一条第一子信号线211连接的第一转接线可以在第二方向Y上 位于第二显示区A2a的上侧，第三条第一子信号线213连接的第一转接线可以在第二方向Y上位于第二显示区A2b的下侧。
下面以一条第三信号线31为例进行说明。在一些示例中，如图4所示，第三信号线31在第二方向Y上被第二显示区A2a隔断。第三信号线31可以包括三条第二子信号线(例如，第一条第二子信号线311、第二条第二子信号线312和第三条第二子信号线313)。第一条第二子信号线311可以与第二显示区A2a下侧的第一显示区内的多个第一像素电路电连接。第二条第二子信号线312可以与第二显示区A2a左侧的第一显示区内的多个第二有效像素电路电连接。第三条第二子信号线313可以与第二显示区A2a上侧的第一显示区内的多个第一像素电路电连接。例如，同一条第二信号线31的第一条第二子信号线311和第三条第二子信号线313电连接的像素电路可以位于同一列，同一条第二信号线31的第二条第二子信号线312电连接的第二有效像素电路所电连接的第二发光元件可以与第一条第二子信号线311电连接的第一像素电路所电连接的第一发光元件位于同一列。第一条第二子信号线311和第二条第二子信号线312可以通过第二转接线42a电连接，第三条第二子信号线313和第二条第二子信号线312可以通过第二转接线42b电连接。三条第二子信号线311、312和313可以均沿第二方向Y延伸，第二转接线42a和42b可以均沿第一方向X延伸。
在一些示例中，如图4所示，被第二显示区A2a隔断的多条第二信号线31可以被划分为两组，两组内的第二信号线31的数目可以相同或可以不同。例如，可以利用第一中线OO’，将多条第二信号线31划分为两组，第一组可以包括位于第一中线OO’左侧的多条第二信号线31，第二组可以包括位于第一中线OO’右侧的多条第二信号线31。其中，第一组第二信号线31可以从第二显示区A2a在第一方向X上的一侧(例如左侧)绕过第二显示区A2a，第二组第二信号线31可以从第二显示区A2a在第一方向X上的另一侧(例如右侧)绕过第二显示区A2a。本示例通过从第二显示区的左右两侧对第二信号线进行转接，可以避免走线密集排布。在一些示例中，在第一中线OO’一侧的区域内，靠近第一中线OO’的第二信号线31与靠近第二显示区A2a的一列第二有效像素电路电连接，远离第一中线OO’的第二信号线31与远 离第二显示区A2a的一列第二有效像素电路电连接；靠近第一中线QQ’的第二信号线31所电连接的第二转接线，可以位于远离第二中线OO’的第二信号线31所电连接的第二转接线靠近第二显示区A2a的一侧。然而，本实施例对此并不限定。例如，在第一中线OO’一侧的区域内，远离第一中线OO’的第二信号线所电连接的第二转接线，可以位于靠近第一中线OO’的第二信号线所电连接的第二转接线靠近第二显示区A2a的一侧。
关于被第二显示区A2b隔断的第二信号线的转接方式与被第二显示区A2a隔断的第二信号线的转接方式大致相同，故于此不再赘述。
在一些示例中，如图4所示，第一信号线21所电连接的第一转接线41可以位于第二信号线31所电连接的第二转接线42a和42b的外围。即，第一转接线41可以位于第二转接线42a或第二转接线42b远离第二显示区A2a的一侧。本示例通过将第二有效像素电路排布在第二显示区的邻近区域，可以避免电连接第二有效像素电路和第二发光元件之间的透明导电线过长，从而确保显示效果。
图5为本公开至少一实施例的第一显示区的像素电路的排布示意图。在一些示例性实施方式中，如图5所示，第一显示区的多个像素电路可以阵列排布。沿第一方向X依次排布的多个像素电路可以称为一行像素电路，沿第二方向Y依次排布的多个像素电路可以称为一列像素电路。
在一些示例中，如图5所示，沿第一方向X排布的多个第一像素电路11之间可以设置至少一个第二像素电路10。第二像素电路10可以排布在多列第一像素电路11之间。例如，每M列第一像素电路11之间可以设置一列第二像素电路10。相较于仅设置第一像素电路的第一显示区，可以将原来的每M列第一像素电路通过沿第一方向X压缩，从而新增一列第二像素电路10的排布空间，且压缩前的M列像素电路和压缩后的M+1列像素电路所占用的空间可以是相同的。其中，M可以为大于或等于2的整数。在本示例中，如图5所示，M可以为2，即可以将原来的两列第一像素电路通过沿第一方向X压缩来新增一列第二像素电路的排布空间，且压缩前的两列像素电路和压缩后的三列像素电路所占用的空间可以是相同的。在另一些示例中，M可以为4或者可以8。然而，本实施例对此并不限定。在另一些示例中，可以 沿第二方向Y来压缩第一像素电路，来新增排布第二像素电路的空间。例如，可以将原来的R行第一像素电路通过沿第二方向Y压缩，从而新增一行第二像素电路的排布空间，且压缩前的R行像素电路和压缩后的R+1行像素电路所占用的空间可以是相同的。R可以为大于1的整数。
在一些示例中，一列第二像素电路10可以包括：多个第二有效像素电路和多个无效像素电路，或者，可以包括多个无效像素电路。第二有效像素电路可以位于第二显示区周边的第一显示区内。
图6为本公开至少一实施例的第一信号线的排布示意图。图6中仅以若干条第一信号线为例进行示意，且省略示意了排布在第二显示区周边的第二有效像素电路。在一些示例中，如图6所示，第一信号线21可以与第一显示区内的一行像素电路电连接，并通过第一转接线41从第二显示区的上侧或下侧绕过第二显示区，以实现信号传输。第一信号线21电连接的第一转接线41的第一线段411和第三线段413在衬底基板的正投影可以与多个无效像素电路15在衬底基板的正投影存在交叠。第一转接线41的第二线段412在衬底基板的正投影可以位于相邻像素电路行之间。在本示例中，通过在无效像素电路所在区域排布第一转接线41的第一线段411和第三线段413，可以避免占用有效像素电路的空间，而且可以避免在第二显示区内绕线而占用第二显示区的空间，从而可以保证第二显示区的大小。然而，本实施例对此并不限定。在另一些示例中，当通过对第一像素电路沿第二方向压缩来新增第二像素电路时，第一转接线的第一线段和第三线段可以排布在相邻像素电路列之间，第二线段在衬底基板的正投影可以与多个无效像素电路在衬底基板的正投影存在交叠。
在一些示例中，如图6所示，不同第一信号线21所电连接的第一转接线41在衬底基板的正投影可以与不同的无效像素电路在衬底基板的正投影存在交叠。比如，多个无效像素电路所在区域可以排布一条第一转接线。然而，本实施例对此并不限定。例如，多条第一转接线可以排布在同一列的无效像素电路所在区域。
图7为本公开至少一实施例的第一信号线的另一排布示例图。图7中以第二显示区A2a周边的第一信号线为例进行示意。图7中省略示意了透明导 电线和发光元件。本示例的像素电路以7T1C像素电路为例进行说明。在本示例中，第i行像素电路接收的第一复位控制信号与第i-1行像素电路接收的扫描线信号可以相同，即，第i行像素电路的第一复位晶体管T1和第i-1行像素电路的阈值补偿晶体管T2的栅极可以接收相同的信号。第i行像素电路接收的第二复位控制信号与第i行像素电路接收的扫描信号可以相同，即，像素电路的阈值补偿晶体管T2的栅极、数据写入晶体管T4的栅极和第二复位晶体管T7的栅极可以接收相同的信号。本示例中，第i行像素电路电连接的第一复位控制线RST1(i)与第i-1行像素电路电连接的扫描线GL(i)可以传输相同的信号。其中，i为大于0的整数。
在一些示例中，如图7所示，本示例的第一信号线可以包括：第一复位控制线和发光控制线。第一信号线被第二显示区A2a隔断。在图7中被第二显示区A2a隔断的第一复位控制线以第一复位控制线RST1(i)和RST1(i+1)为例进行说明。在图7中被第二显示区域A2a隔断的发光控制线以发光控制线EML(i)为例进行说明。例如，第一复位控制线RST1(i)可以通过电连接第一转接线41a从第二显示区A2a的上侧绕过第二显示区A2a，发光控制线EML(i)可以通过电连接第一转接线41b从第二显示区A2a的上侧绕过第二显示区A2a，第一复位控制线RST1(i+1)可以通过电连接第一转接线41c从第二显示区A2a的上侧绕过第二显示区A2a。本示例的第三信号线可以包括：第一复位控制线、扫描线和发光控制线。第三信号线没有被第二显示区隔断。在图7中，没有被第二显示区A2a隔断的第一复位控制线以第一复位控制线RST1(i-1)为例进行说明。
在一些示例中，显示基板还可以包括：第五信号线。第五信号线被第二显示区隔断且没有通过第一转接线绕过第二显示区。第五信号线可以通过第三转接线与相邻的传输相同信号的第一信号线或第三信号线电连接，从而无需连接从第二显示区上侧或下侧绕过第二显示区的第一转接线。
在一些示例中，第五信号线可以包括：扫描线。在图7中，被第二显示区A2a隔断且没有通过第一转接线绕过第二显示区A2a的扫描线以扫描线GL(i)为例进行说明。在一些示例中，扫描线GL(i)可以包括：被两个第二显示区隔断形成的三条第五子信号线。在图7中以被第二显示区A2a隔断形成 的第一条第五子信号线231和第二条第五子信号线232为例进行示意。扫描线GL(i)的第一条第五子信号线231的一端可以与左侧周边区域的扫描驱动电路电连接，以接收扫描信号，第一条第五子信号线231的另一端可以延伸至靠近第二显示区A2a的边缘；第三条第五子信号线的一端可以与右侧周边区的扫描驱动电路电连接，以接收扫描信号，第三条第五子信号线的另一端可以延伸至靠近第二显示区A2b的边缘。第二条第五子信号线232可以位于第二显示区A2a和A2b之间的第一显示区内。在本示例中，第一信号线以第一复位控制线RST1(i+1)为例，第一复位控制线RST1(i+1)可以包括：被两个第二显示区隔断形成的三条第一子信号线，在图7中以被第二显示区A2a隔断形成的第一条第一子信号线211和第二条第二子信号线212为例进行示意。第一条第一子信号线211可以通过第一转接线41c与第二条第一子信号线212的一端电连接，第二条第一子信号线212的另一端可以通过另一条第一转接线与第三条第一子信号线电连接。扫描线GL(i)的第二条第五子信号线232的一端(例如靠近第二显示区A2a的一端)可以通过第三转接线43与第一复位控制线RST1(i+1)的第二条第一子信号线212的一端(例如靠近第二显示区A2a的一端)电连接。例如，扫描线GL(i)的第二条第五子信号线232、第一复位控制线RST1(i+1)的第二条第一子信号线212和第三转接线43可以为一体结构。在一些示例中，第三转接线43可以位于扫描线GL(i)的第二条第五子信号线232靠近第二显示区A2a的边缘。在另一些示例中，扫描线GL(i)的第二条第五子信号线232的靠近第二显示区A2b的一端，可以通过第三转接线与第一复位控制线RST1(i+1)的第二条第一子信号线212的靠近第二显示区A2b的一端电连接，第三转接线可以位于靠近第二显示区A2b的边缘。在另一些示例中，扫描线GL(i)的第二条第五子信号线232的两端可以分别通过第三转接线与第一复位控制线RST1(i+1)的第二条第一子信号线212的两端电连接。然而，本实施例对此并不限定。在另一些示例中，第三转接线43与扫描线GL(i)的第二条第五子信号线232和第一复位控制线RST1(i+1)的第二条第一子信号线212可以位于不同的导电层，例如，可以位于扫描线GL(i)和第一复位控制线RST1(i+1)远离衬底基板的一侧。本示例中，被第二显示区隔断的扫描线可以通过与相邻的传输相同信号的第一信号线电连接，来实现信号传输，可以减少转接线的数量。
在另一些示例中，第一信号线可以包括扫描线和发光控制线，第五信号线可以包括第一复位控制线。其中，被第二显示区隔断的扫描线可以通过第一转接线来进行转接以绕过第二显示区，被第二显示区隔断的第一复位控制线可以通过与相邻的传输相同信号的扫描线电连接来实现信号传输。然而，本实施例对此并不限定。
在一些示例中，如图7所示，第一转接线41a、第二转接线41b和第三转接线41c在衬底基板的正投影可以与相同的多个无效像素电路在衬底基板的正投影存在交叠。其中，一列无效像素电路所在区域可以排布多条第一转接线。
图8为图7中区域P1的显示基板的局部俯视示意图。图9为图8中沿R-R’方向的局部剖面示意图。图10A为图8中形成半导体层后的显示基板的局部俯视示意图。图10B为图8中形成第一导电层后的显示基板的局部俯视示意图。图10C为图8中形成第二导电层后的显示基板的局部俯视示意图。图10D为图8中形成第三绝缘层后的显示基板的局部俯视示意图。图10E为图8中形成第三导电层后的显示基板的局部俯视示意图。图10F为图8中形成第四绝缘层后的显示基板的局部俯视示意图。
在一些示例中，如图7和图8所示，第一显示区在第一方向X上间隔排布有第一电路区A11和第二电路区A12。第一电路区A11设置多列第一像素电路11(例如，两列第一像素电路11)，第二电路区A12设置一列第二像素电路(例如包括多个无效像素电路15，或者可以包括多个第二有效像素电路和多个无效像素电路)。图8中以两行和多列像素电路为例进行示意。
在一些示例中，如图8和图9所示，在垂直于显示基板的方向上，第一显示区A1的显示基板可以包括：衬底基板100以及设置在衬底基板100上的电路结构层。电路结构层可以包括：依次设置在衬底基板100上的半导体层50、第一导电层51、第二导电层52、第三导电层53和第四导电层54。半导体层50和第一导电层51之间设置第一绝缘层101，第一导电层51和第二导电层52之间设置第二绝缘层102，第二导电层52和第三导电层53之间设置第三绝缘层103，第三导电层53和第四导电层54之间设置第四绝缘层104。在一些示例中，第一绝缘层101至第四绝缘层104可以均为无机绝缘层。或 者，第一绝缘层101至第三绝缘层103可以为无机绝缘层，第四绝缘层104可以为有机绝缘层。在一些示例中，在电路结构层远离衬底基板100一侧可以设置有至少一个透明导电层和发光结构层。透明导电层可以包括多条透明导电线。透明导电线可以配置为电连接第二有效像素电路和第二发光元件的阳极。发光结构层可以包括多个第一发光元件和多个第二发光元件。发光结构层可以包括依次设置的阳极层、像素定义层、有机发光层和阴极层。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图8至图10A所示，第一显示区A1的半导体层50可以至少包括：多个像素电路的多个晶体管的有源层(例如包括：无效像素电路15的第一复位晶体管151的有源层1510、阈值补偿晶体管152的有源层1520、驱动晶体管153的有源层1530、数据写入晶体管154的有源层1540、第一发光控制晶体管155的有源层1550、第二发光控制晶体管156的有源层1560、以及第二复位晶体管157的有源层1570；以及第一像素电路11的第一复位晶体管111的有源层1110、阈值补偿晶体管112的有源层1120、驱动晶体管113的有源层1130、数据写入晶体管114的有源层1140、第一发光控制晶体管115的有源层1150、第二发光控制晶体管116的有源层1160以及第二复位晶体管117的有源层1170)。在本示例中，一个像素电路的七个晶体管的有源层可以为一体结构。在一些示例中，至少一个有源层可以包括至少一个沟道区和多个掺杂区。沟道区可以不掺杂杂质，并具有半导体特性。多个掺杂区可以在沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型而变化。在一些示例中，有源层的掺杂区可以被解释为晶体管的源电极或漏电极。晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线，可以用于电连接晶体管。
在一些示例性实施方式中，如图8至图10B所示，第一显示区A1的第一导电层51可以包括：多个像素电路的多个晶体管的栅极和存储电容的第一电容极板(例如包括：无效像素电路15的第一复位晶体管151的栅极1511、阈值补偿晶体管152的栅极1521、驱动晶体管153的栅极1531、数据写入晶体管154的栅极1541、第一发光控制晶体管155的栅极1551、第二发光控制晶体管156的栅极1561、第二复位晶体管157的栅极1571和存储电容158 的第一电容极板1581；以及第一像素电路11的第一复位晶体管111的栅极1111、阈值补偿晶体管112的栅极1121、驱动晶体管113的栅极1131、数据写入晶体管114的栅极1141、第一发光控制晶体管115的栅极1151、第二发光控制晶体管116的栅极1161、第二复位晶体管117的栅极1171和存储电容118的第一电容极板1181)、多条扫描线(例如，扫描线GL(i-1)和GL(i))、多条发光控制线(例如，发光控制线EML(i-1)和EML(i))、以及多条第一复位控制线(例如，第一复位控制线RST1(i-1)、RST1(i)和RST1(i+1))。
在一些示例中，如图10B所示，第一复位控制线RST1(i)可以与第i行的无效像素电路15的第一复位晶体管151的栅极1511、第i行的第一像素电路11的第一复位晶体管111的栅极1111以及第i-1行像素电路的第二复位晶体管的栅极可以为一体结构。第一复位控制线RST1(i+1)可以与第i行的无效像素电路15的第二复位晶体管157的栅极1571、第i行的第一像素电路11的第二复位晶体管117的栅极1171以及第i+1行的像素电路的第一复位晶体管的栅极可以为一体结构。扫描线GL(i)可以与第i行的无效像素电路15的数据写入晶体管154的栅极1541和阈值补偿晶体管152的栅极1521、以及第i行的第一像素电路11的数据写入晶体管114的栅极1141和阈值补偿晶体管112的栅极1121可以为一体结构。发光控制线EML(i)可以与第i行的无效像素电路15的第一发光控制晶体管155的栅极1551和第二发光控制晶体管156的栅极1561、以及本行的第一像素电路11的第一发光控制晶体管115的栅极1151和第二发光控制晶体管116的栅极1161可以为一体结构。无效像素电路15的存储电容158的第一电容极板1581和驱动晶体管153的栅极1531可以为一体结构。第一像素电路11的存储电容118的第一电容极板1181和驱动晶体管113的栅极1131可以为一体结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图8至图10C所示，第一显示区A1的第二导电层52可以包括：多个像素电路的存储电容的第二电容极板(例如包括：无效像素电路15的存储电容158的第二电容极板1582、第一像素电路11的存储电容118的第二电容极板1182)、多条第一初始信号线(例如包括第一初始信号线INIT1(i-1)和INIT1(i))和多条第二初始信号线(例如包括第二初 始信号线INIT2(i-1)、INIT2(i)和INIT2(i+1))。第一像素电路11的存储电容118的第二电容极板1182具有一个镂空区域，驱动晶体管113的栅极1131在衬底基板上的正投影可以覆盖该镂空区域在衬底基板上的正投影。该镂空区域在衬底基板上的正投影可以为多边形。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图8至图10D所示，第一显示区A1的第三绝缘层103开设有多个过孔，例如可以包括：第一过孔V1至第九过孔V9以及第十一过孔V11和第十二过孔V12。第一过孔V1至第五过孔V5内的第三绝缘层103、第二绝缘层102和第一绝缘层101被去掉，暴露出半导体层50的表面。第六过孔V6、第十一过孔V11和第十二过孔V12内的第三绝缘层103和第二绝缘层102被去掉，暴露出第一导电层51的表面。第七过孔V7至第九过孔V9内的第三绝缘层103被去掉，暴露出第二导电层52的表面。
在一些示例性实施方式中，如图8至图10E所示，第一显示区A1的第三导电层53可以包括：多个连接电极(例如包括：第一连接电极CP1至第六连接电极CP6)、以及多个第一转接线(例如，第一转接线41a、41b和41c)。第一连接电极CP1可以通过第一过孔V1与第一像素电路11的第一复位晶体管111的有源层1110的第一掺杂区电连接，还可以通过第七过孔V7与第一初始信号线INIT(i)电连接。第二连接电极CP2可以通过第二过孔V2与第一像素电路11的阈值补偿晶体管112的有源层1120的第一掺杂区电连接，还可以通过第六过孔V6与驱动晶体管113的栅极1131电连接。第三连接电极CP3可以通过第三过孔V3与数据写入晶体管114的有源层1140的第一掺杂区电连接。第四连接电极CP4可以通过第四过孔V4与第一发光控制晶体管115的有源层1150的第一掺杂区电连接，还可以通过第八过孔V8与存储电容118的第二电容极板1182电连接。第五连接电极CP5可以通过第五过孔V5与第二发光控制晶体管116的有源层1160的第二掺杂区电连接。第六连接电极CP6可以通过第九过孔V9与第二初始信号线INIT2(i+1)电连接，还可以与第二复位晶体管117的有源层1170的第一掺杂区电连接。
在一些示例中，如图7和10E所示，第一转接线41a可以包括：依次连接的第四线段414a、第一线段411a、第二线段、第三线段和第五线段。第一 转接线41b可以包括：依次连接的第四线段414b、第一线段411b、第二线段、第三线段和第五线段。第一转接线41c可以包括：依次连接的第一线段、第二线段和第三线段。其中，第一线段和第三线段均沿第二方向Y延伸，第二线段沿第一方向X延伸。
在一些示例中，如图7和图10E所示，第一转接线41a的第四线段414a的一端可以通过第十一过孔V11与第一复位控制线RST1(i)电连接，另一端可以与沿第二方向Y延伸的第一线段411a电连接。第一转接线41a的第四线段414a先沿第二方向Y向远离发光控制线EML(i)一侧延伸，再沿第一方向X向靠近第二显示区A2a的一侧延伸。第四线段414a在衬底基板的正投影可以为L型。第一线段411a位于一个第二电路区A12，第四线段414a与第一复位控制线RST1(i)的连接位置可以位于与第一线段411a所在的第二电路区A12相邻的另一个第二电路区A12。然而，本实施例对此并不限定。例如，第一线段411a所在的第二电路区与第四线段414a和第一复位控制线RST1(i)的连接位置所在的第二电路区之间可以间隔至少一个第二电路区。
在一些示例中，如图7和图10E所示，第一转接线41b的第四线段414b的一端可以通过第十二过孔V12与发光控制线EML(i)电连接，另一端可以与沿第二方向Y延伸的第一线段411b电连接。第一转接线41b的第四线段414b先沿第二方向Y向远离第一复位控制线RST1(i)的一侧延伸，再沿第一方向X向靠近第二显示区A2a的一侧延伸。第四线段414b在衬底基板的正投影可以为L型。第一线段411b可以位于一个第二电路区A12，第四线段414b与发光控制线EML(i)的连接位置可以位于与第一线段411b所在的第二电路区A12相邻的另一个第二电路区A12。然而，本实施例对此并不限定。
在本示例中，利用位于第三导电层的第一转接线电连接被第二显示区隔断的第一信号线，第一转接线采用金属材料制备，可以减小电阻对信号传输的影响。
关于第一转接线的第三线段和第五线段的排布可以参照第一线段和第四线段的排布，故于此不再赘述。例如，一个第一转接线的第一线段和第三线段可以关于第二显示区在第一方向的第一中线大致对称，第四线段和第五线段可以关于第二显示区在第一方向的第一中线大致对称。
在一些示例性实施方式中，如图8至图10F所示，第一显示区A1的第四绝缘层104开设有多个过孔，例如可以包括：第十三过孔V13至第十五过孔V15。第十三过孔V13至第十五过孔V15内的第四绝缘层104被去掉，暴露出第三导电层53的表面。
在一些示例性实施方式中，如图8至图9所示，第一显示区A1的第四导电层54可以包括：多条数据线(例如包括：数据线DL(j)和DL(j-2))、多条第一电源线(例如包括第一电源线PL1(j)和PL1(j-2))、多个阳极连接电极(例如，阳极连接电极CP7)。阳极连接电极CP7可以通过第十五过孔V15与第五连接电极CP5电连接。数据线DL(j)可以通过第十三过孔V13与第三连接电极CP3电连接。第一电源线PL1(j)可以通过第十四过孔V14与第四连接电极CP4电连接。
在本示例中，与第一转接线在衬底基板的正投影存在交叠的无效像素电路所在的第二电路区A12可以仅在第三绝缘层开设与第一转接线电连接的过孔，且与所述无效像素电路电连接的第三导电层的连接电极可以被去除，以留出设置第一转接线的空间。其余的第二电路区A12的无效像素电路的膜层结构可以与第一像素电路的膜层结构大致相同，故于此不再赘述。
图11为本公开至少一实施例的第二信号线的排布示意图。图11中仅以第二显示区A2a隔断的若干条第二信号线为例进行示意。在一些示例中，如图11所示，第二信号线31可以包括：沿第二方向Y延伸的第一条第二子信号线311和第三条第二子信号线313以及沿第二方向Y延伸的第二条第二子信号线312。第二条第二子信号线312可以与一列像素电路(例如包括多个第二有效像素电路和多个无效像素电路，或者，可以仅包括多个第二有效像素电路)电连接，第一条第二子信号线311和第三条第二子信号线313可以与同一列第一像素电路11电连接。第一条第二子信号线311和第二条第二子信号线312可以通过第二转接线42a电连接，第三条第二子信号线313和第二条第二子信号线312可以通过第二转接线42b电连接。第二转接线42a和第二转接线42b可以沿第一方向X延伸，且可以位于相邻像素电路行之间。
图12为本公开至少一实施例的第二信号线的另一排布示意图。图12中以第二显示区A2a周边的数据线为第二信号线为例进行示意。图12中省略 示意了透明导电线和发光元件。在一些示例中，如图12所示，第二信号线以数据线DL(k)和数据线DL(k+1)为例来进行说明。数据线DL(k)可以包括：三条第二子信号线311a、312a和313a；数据线DL(k+1)可以包括三条第二子信号线311b、312b和313b。数据线DL(k)的第一条第二子信号线311a和第三条第二子信号线313a可以与同一列第一像素电路11电连接，第二条第二子信号线312a可以与一列第二有效像素电路12电连接。数据线DL(k+1)的第一条第二子信号线311b和第三条第二子信号线313b可以与同一列第一像素电路11电连接，第二条第二子信号线312b可以与一列第二有效像素电路12电连接。数据线DK(k)的第一条第二子信号线311a和第二条第二子信号线312a可以通过第二转接线42a电连接，第二条第二子信号线312a和第三条第二子信号线313a可以通过第二转接线42b电连接。数据线DK(k+1)的第一条第二子信号线311b和第二条第二子信号线312b可以通过第二转接线42c电连接，第二条第二子信号线312b和第三条第二子信号线313b可以通过第二转接线42d电连接。例如，第二转接线42a、42b、42c和42d可以均沿第一方向X延伸。
在一些示例中，如图12所示，第二显示区A2a在第一方向X具有第一中线OO’。在第一中线OO’一侧的区域(例如第一中线OO’的左侧区域)，数据线DL(k)的第一条第二子信号线311a位于数据线DL(k+1)的第一条第二子信号线311b远离第一中线OO’的一侧。数据线DL(k)的第二条第二子信号线312a位于数据线DL(k+1)的第二条第二子信号线312b靠近第二显示区A2a的一侧。数据线DL(k)的第二条第二子信号线312a电连接的第二转接线42a可以位于数据线DL(k+1)的第二条第二子信号线312b电连接的第二转接线42c靠近第二显示区A2a的一侧。第二转接线42a沿第一方向X的长度可以小于第二转接线42c沿第一方向X的长度。数据线DL(k)的第二条第二子信号线312a电连接的第二转接线42b可以位于数据线DL(k+1)的第二条第二子信号线312b电连接的第二转接线42d靠近第二显示区A2a的一侧。第二转接线42b沿第一方向X的长度可以小于第二转接线42d沿第一方向X的长度。
图13为图12中区域P2的显示基板的局部俯视示意图。图14为图13中形成第三导电层后的显示基板的局部俯视示意图。本示例中，第二有效像 素电路12的第一复位晶体管121、阈值补偿晶体管122、驱动晶体管123、数据写入晶体管124、第一发光控制晶体管125、第二发光控制晶体管12、第二复位晶体管127和存储电容128的膜层结构，与第一像素电路11的第一复位晶体管111、阈值补偿晶体管112、驱动晶体管113、数据写入晶体管114、第一发光控制晶体管115、第二发光控制晶体管116、第二复位晶体管117和存储电容118的膜层结构大致相同，故于此不再赘述。
在一些示例中，如图12至图14所示，第二转接线42a可以位于第三导电层，第二转接线42a的一端可以通过第四绝缘层上开设的第十七过孔V17与数据线DL(k)的第一条第二子信号线311a电连接，第二转接线42a的另一端可以通过第四绝缘层上开设的第十六过孔V16与第二条第二子信号线312a电连接。第二转接线42c可以位于第三导电层，第二转接线42c的一端可以通过第四绝缘层上开设的第十九过孔V19与数据线DL(k+1)的第一条第二子信号线311b电连接，第二转接线42c的另一端可以通过第四绝缘层上开设的第十八过孔V18与第二条第二子信号线312b电连接。
在一些示例中，第二转接线42a与第一条第二子信号线311a的连接位置、第二转接线42a与第二条第二子数据线312a的连接位置在衬底基板的正投影可以与同一条第一复位控制线在衬底基板的正投影存在交叠。第二转接线42c与第一条第二子信号线311b的连接位置、第二转接线42c与第二条第二子信号线312b的连接位置在衬底基板的正投影可以与同一条第一复位控制线在衬底基板的正投影存在交叠。
图15为本公开至少一实施例的第一初始信号线和第二初始信号线的排布示意图。在一些示例中，如图15所示，在第一初始信号线INIT1提供的第一初始信号不同于第二初始信号线INIT2提供的第二初始信号时，第一初始信号线INIT1和第二初始信号线INIT2可以沿着第二显示区A2a和第二显示区A2b的外边缘走线，以绕过两个第二显示区，避免占用第二显示区的空间，而且不会干扰周边的像素电路。在第一初始信号线INIT1提供的第一初始信号和第二初始信号线INIT2提供的第二初始信号相同时，可以在第二显示区A2a和A2b的外边缘均设置一个连接电极，以连接位于第二显示区A2a在第一方向X的两侧的第一初始信号线INIT1。然而，本实施例对此并不限定。
下面对显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在衬底基板上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。
在一些示例性实施方式中，显示基板的制备过程可以包括如下操作。
(1)、形成半导体层。
在一些示例性实施方式中，在衬底基板100上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，在第一显示区A1形成半导体层50，如图10A所示。一个像素电路的七个晶体管的有源层可以为相互连接的一体结构。在一些示例中，半导体层50的材料例如可以包括多晶硅。然而，本实施例对此并不限定。
在一些示例性实施方式中，衬底基板100可以为刚性基板，例如玻璃基板。然而，本实施例对此并不限定。例如，衬底基板可以为柔性基板。
(2)、形成第一导电层。
在一些示例性实施方式中，在形成前述结构的衬底基板100上，依次沉积第一绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层50的第一绝缘层101，以及在第一显示区A1设置在第一绝缘层101上的第一导电层51，如图10B所示。第一导电层51可以包括像素电路的第一栅金属层(包括栅极和电容极板)、扫描线、第一复位控制线以及发光控制线。
(3)、形成第二导电层。
在一些示例性实施方式中，在形成前述结构的衬底基板100上，依次沉积第二绝缘薄膜和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层51的第二绝缘层102，以及在第一显示区A1设置在第二绝缘层102上的第二导电层52，如图10C所示。第二导电层52可以包括像素电路的第二栅金属层(例如包括电容极板)、第一初始信号线和第二初始信号线。
(4)、形成第三绝缘层。
在一些示例性实施方式中，在形成前述图案的衬底基板100上沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层103，如图10D所示。
(5)、形成第三导电层。
在一些示例性实施方式中，在形成前述图案的衬底基板上沉积第三导电薄膜，通过图案化工艺对第三导电薄膜进行图案化，在第一显示区A1的第三绝缘层103上形成第三导电层53，如图10E和图14所示。第三导电层53可以包括像素电路的第一源漏金属层(例如包括多个连接电极)、第一转接线以及第二转接线。
(6)、形成第四绝缘层。
在一些示例性实施方式中，在形成前述图案的衬底基板100上沉积第四绝缘薄膜，通过图案化工艺对第四绝缘薄膜进行图案化，形成第四绝缘层104，如图10F所示。
(7)、形成第四导电层。
在一些示例性实施方式中，在形成前述图案的衬底基板上沉积第四导电薄膜，通过图案化工艺对第四导电薄膜进行图案化，在第一显示区A1的第四绝缘层104上形成第四导电层54，如图8和图13所示。第四导电层54可以包括数据线以及第一电源线。
至此，制备完成第一显示区A1的电路结构层。第二显示区A2a和A2b可以包括：衬底基板100以及叠设在衬底基板100上的第一绝缘层101、第二绝缘层102、第三绝缘层103和第四绝缘层104。
(8)、依次形成第一平坦层、第一透明导电层、第二平坦层、第二透明导电层、第三平坦层、第三透明导电层、第四平坦层、阳极层、像素定义层、有机发光层以及阴极层。
在一些示例性实施方式中，在形成前述图案的衬底基板100上涂覆第一平坦薄膜，通过图案化工艺对第一平坦薄膜进行图案化，形成第一平坦层。随后，在形成前述图案的衬底基板上沉积第一透明导电薄膜，通过图案化工艺对第一透明导电薄膜进行图案化，形成第一透明导电层。随后，在形成前述图案的衬底基板上涂覆第二平坦薄膜，通过图案化工艺对第二平坦薄膜进行图案化，形成第二平坦层。随后，在形成前述图案的衬底基板上沉积第二透明导电薄膜，通过图案化工艺对第二透明导电薄膜进行图案化，形成第二透明导电层。随后，在形成前述图案的衬底基板上涂覆第三平坦薄膜，通过图案化工艺对第三平坦薄膜进行图案化，形成第三平坦层。随后，在形成前述图案的衬底基板上沉积第三透明导电薄膜，通过图案化工艺对第三透明导电薄膜进行图案化，形成第三透明导电层。然而，本实施例对此并不限定。在另一些示例中，可以仅设置一个或两个透明导电层。
随后，在形成前述图案的衬底基板上沉积阳极薄膜，通过图案化工艺对阳极薄膜进行图案化，形成阳极层。随后，在形成前述图案的衬底基底上涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层。像素定义层形成有暴露出阳极层的多个像素开口。随后，在前述形成的像素开口内形成有机发光层，有机发光层与阳极连接。随后，沉积阴极薄膜，通过图案化工艺对阴极薄膜进行图案化，形成阴极层，阴极层分别与有机发光层和第二电源线电连接。在一些示例中，在阴极层上形成封装层，封装层可以包括无机材料/有机材料/无机材料的叠层结构。
在一些示例性实施方式中，第一导电层51、第二导电层52、第三导电层53和第四导电层54可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层101、第二绝缘层102、第三绝缘层103和第四绝缘层104可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON) 中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层101和第二绝缘层102可以称之为栅绝缘(GI)层，第三绝缘层103可以称之为层间绝缘(ILD)层。第一平坦层至第四平坦层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极层可以采用金属等反射材料，阴极层可以采用透明导电材料。然而，本实施例对此并不限定。
本实施例的显示基板的结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，在第四导电层远离衬底基板一侧新增一个导电层，第一转接线和第二转接线可以设置在新增的导电层内。然而，本实施例对此并不限定。
本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与已有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
图16为本公开至少一实施例的第一显示区的像素电路的另一排布示意图。在一些示例中，如图16所示，第二像素电路10可以排布在多列第一像素电路11和多行第一像素电路11之间。在一些示例中，每a列第一像素电路11之间可以设置一列第二像素电路10，每b行第一像素电路11之间可以设置一行第二像素电路10，其中，a和b可以为大于或等于2的整数。相较于仅设置第一像素电路的第一显示区，可以将原来的按照a×b阵列排布的第一像素电路通过沿第一方向X和第二方向Y压缩，从而新增一行和一列第二像素电路10的排布空间，且压缩前的a×b阵列排布的像素电路和压缩后的(a+1)×(b+1)阵列排布的像素电路所占用的空间可以是相同的。在本示例中，如图16所示，a和b可以均为4。然而，本实施例对此并不限定。
图17为本公开至少一实施例的显示基板的另一示意图。图18为图17中区域P3的透明导电线的走线示意图。在一些示例性实施方式中，如图17所示，第二显示区A2a和A2b可以为圆形。以第二显示区A2a为例，第二显示区Aa可以沿第三方向F3和第四方向F4的中线被划分为四个子显示区。第三方向F3与第一方向X和第二方向Y均交叉，例如，第三方向F3沿顺时针方向与第一方向X之间的夹角可以约为30度至60度，比如，可以约为 45度；第四方向F4与第三方向F3交叉，例如，第四方向F4可以垂直于第三方向F3。例如，沿第一方向X排布的两个子显示区内的第二发光元件14可以通过透明导电线L与在第一方向X相邻的第一显示区A1内的第二有效像素电路电连接，沿第二方向Y排布的两个子显示区内的第二发光元件14可以通过透明导电线L与在第二方向Y相邻的第一显示区A1内的第二有效像素电路电连接。然而，本实施例对此并不限定。
图19为本公开至少一实施例的第一信号线的另一走线排布示意图。在一些示例中，如图17至图19所示，被第二显示区A2a和第二显示区A2b隔断的第一信号线21可以通过第一转接线41电连接。第一转接线41可以包括沿第一方向X延伸的第二线段412以及沿第二方向Y延伸的第一线段411和第三线段413。第一线段411和第三线段413在衬底基板的正投影可以与沿第二方向Y排布的多个无效像素电路15在衬底基板的正投影存在交叠，第二线段412在衬底基板的正投影可以与沿第一方向X排布的多个无效像素电路15在衬底基板的正投影存在交叠。在一些示例中，多条第一信号线21可以包括：第一复位控制线、发光控制线以及扫描线。然而，本实施例对此并不限定。在另一些示例中，多条第一信号线可以包括：第一复位控制线和发光控制线，被第二显示区隔断的扫描线的连接方式可以参照前一实施例的说明，故于此不再赘述。
图20和图21为本公开至少一实施例的显示基板的局部俯视图。图20中示意了第一转接线的第一线段与第一信号线的连接位置。图21示意了第一转接线的第一线段和第二线段的连接位置。图22为本公开至少一实施例的第一转接线的第一线段和第二线段的连接位置的局部放大示意图。
在一些示例性实施方式中，如图20至图22所示，第一显示区A1可以包括第一电路区A11和第二电路区A12。多个第一电路区A11在第一方向X和第二方向Y上均被第二电路区A12隔开。一个第一电路区A11设置有多个第一像素电路，例如一个第一电路区A11可以设置按照4×4阵列排布的第一像素电路。第二电路区A12设置有多个第二像素电路(例如包括多个无效像素电路，或者，包括多个第二有效像素电路和多个无效像素电路)。
在一些示例中，如图19至图22所示，一条第一转接线41可以包括：依 次连接的第一线段411、第二线段412和第三线段413。第一线段411和第三线段413可以为同层结构，例如位于第四导电层，第二线段412可以位于第一导电层。以发光控制线EML(i)为例来说明第一信号线与第一转接线的连接关系。如图20所示，第一转接线的第一线段411可以通过第二十一过孔V21与发光控制线EML(i)电连接，第二十一过孔V21内的第四绝缘层、第三绝缘层和第二绝缘层可以被去掉，暴露出第一导电层的发光控制线EML(i)的表面。第一线段411和发光控制线EML(i)的连接位置可以位于第二电路区A12。在本示例中，一个第二电路区A12在第一方向X上可以排布六条第一转接线的第一线段。与第一线段411在衬底基板的正投影存在交叠的无效像素电路所在的第二电路区A12的第四导电层的数据线和第一电源线可以去除，且该第二电路区A12的第三绝缘层开设的实现连接电极与其余膜层的过孔可以去除，从而可以提供第一线段411的排布空间，并避免对第一线段411的连接产生影响，并减少第一线段411的走线电容。然而，本实施例对此并不限定。例如，与第一线段在衬底基板的正投影存在交叠的无效像素电路所在的第二电路区的第四导电层、第三导电层均可以去除，且该第二电路区的第三绝缘层开设的实现连接电极与其余膜层的过孔可以去除。
在一些示例中，如图21和图22所示，第一线段411可以通过第二十二过孔V22与位于第一导电层的第二线段412电连接。第二十二过孔V22内的第四绝缘层、第三绝缘层和第二绝缘层可以被去掉。第二线段412在衬底基板的正投影可以与第二电路区A12的多个无效像素电路在衬底基板的正投影存在交叠。例如，沿第一方向X排布的多个无效像素电路的有源层、第一栅金属层和第二栅金属层可以间断设置。第二线段412在衬底基板的正投影与无效像素电路的晶体管的有源层和栅极在衬底基板的正投影可以没有交叠。与第二线段412在衬底基板的正投影存在交叠的无效像素电路的晶体管的有源层可以被第二线段412隔断，仅保留无效像素电路没有与第二线段412交叠的有源层，避免无效像素电路的有源层对第二线段412产生影响；而且，可以去除无效像素电路所电连接的位于第一导电层和第二导电层的走线，从而提供第二线段412的排布空间，并减小第二线段的走线电容。然而，本实施例对此并不限定。在另一些示例中，第二线段412可以位于第二导电层。关于第三线段的排布可以参照第一线段的说明，故于此不再赘述。
关于本实施例的显示基板的膜层结构可以参照前述实施例的说明，故于此不再赘述。
本示例提供的显示基板，通过将第一转接线排布在无效像素电路所在区域，无需占用有效的像素电路的空间，也不会占用第二显示区的空间，可以保证像素电路的驱动控制，又保证第二显示区的尺寸。而且，第一转接线可以包括位于第四导电层的第一线段和第三线段以及位于第一导电层或第二导电层的第二线段，第一转接线可以采用金属材料制备，可以减少电阻对栅驱动信号的传输影响。另外，对第一转接线的排布产生影响的无效像素电路的膜层结构可以全部去除或者部分去除，可以减少第一转接线的电容，确保信号传输。
图23为本公开至少一实施例的第一信号线的另一排布示意图。在一些示例中，如图23所示，第一信号线21所电连接的第一转接线41可以包括：沿第一方向X延伸的第二线段412、以及沿第二方向Y延伸的第一线段411和第三线段413。第一线段411和第三线段413可以排布在相邻像素电路列之间，第二线段412可以排布在相邻像素电路列之间。在本示例中，第一转接线41在衬底基板的正投影可以位于相邻像素电路之间。关于本实施例的显示基板的其余结构可以参照前述实施例的说明，故于此不再赘述。
图24为本公开至少一实施例的显示基板的另一示意图。图25为图24中的第一信号线的示意图。图24和图25仅示意了第二显示区A2a周边的第一信号线的排布。关于第二显示区A2b周边的走线排布与第二显示区A2a周边的走线排布类似，故于此不再赘述。
在一些示例性实施方式中，如图24和图25所示，第一信号线21可以包括：沿第一方向X延伸的三条第一子信号线(例如包括第一条第一子信号线211和第二条第一子信号线212)。第一条第一子信号线211可以通过第一转接线41与第二条第一子信号线211电连接，绕过第二显示区A2a，第二条第一子信号线211可以通过另一条第一转接线与第三条第一子信号线电连接，绕过第二显示区A2b。例如，第一转接线41可以先沿第二方向Y延伸，再沿第一方向X延伸，再沿第二方向Y延伸。在本示例中，第一转接线41可以位于第二显示区A2a的边缘区域。例如，第一条第一子信号线211、第二 条第一子信号线211和第一转接线41可以为一体结构，比如可以位于第一导电层或第二导电层。本示例的第一信号线通过在第二显示区的边缘区域设置的第一转接线来绕线，可以减小第一信号线的负载，以提高显示均一性。
在一些示例中，如图24和图25所示，第二显示区A2a的边缘区域可以设置有屏蔽走线61。屏蔽走线61在衬底基板的正投影可以覆盖多条第一转接线41在衬底基板的正投影。在一些示例中，屏蔽走线61在衬底基板的正投影可以为环形，例如矩形环或者圆环。本示例中，通过屏蔽走线61可以覆盖多条第一转接线41之间的缝隙，从而避免产生干涉现象。
在一些示例中，屏蔽走线61可以与第一电源线电连接。例如，屏蔽走线61可以与第二显示区A2a上侧和下侧的第一显示区内排布的第一电源线电连接。屏蔽走线61可以与第一电源线为同层结构。例如，屏蔽走线61可以位于第三导电层，第一信号线21可以位于第一导电层或第二导电层。在另一些示例中，屏蔽走线61可以与第一初始信号线或者第二初始信号线电连接。例如，屏蔽走线61可以与第二显示区A2a左侧和右侧的第一显示区内排布的第一初始信号线或第二初始信号线电连接。屏蔽走线61可以与第一初始信号线或第二初始信号线为同层结构，例如可以位于第二导电层；第一信号线21可以位于第一导电层。在另一些示例中，屏蔽走线61可以与第二电源线电连接。然而，本实施例对此并不限定。屏蔽走线可以与提供直流信号的其他走线电连接。
在一些示例中，多条第一信号线21可以包括：扫描线、第一复位控制线和发光控制线。在另一示例中，多条第一信号线21可以包括：扫描线、第一复位控制线、发光控制线、第一初始信号线和第二初始信号线。然而，本实施例对此并不限定。在另一些示例中，多条第一信号线21可以包括第一初始信号线和第二初始信号线，扫描线、第一复位控制线和发光控制线可以采用如前述实施例的方式进行排布。
图26为本公开至少一实施例的显示基板的另一示意图。图27为图26中的第二信号线的示意图。图26仅示意了第二显示区A2a周边的第一信号线和第二信号线的排布。关于第二显示区A2b周边的走线排布与第二显示区A2a周边的走线排布类似，故于此不再赘述。
在一些示例性实施方式中，如图26和图27所示，第二信号线31可以包括：两条第二子信号线(例如包括第一条第二子信号线311和第二条第二子信号线312)。第一条第二子信号线311可以与第二显示区A2a下侧的第一显示区内的一列第一像素电路11电连接，第二条第二子信号线312可以与第二显示区A2a上侧的第一显示区内的一列第一像素电路11电连接。一条第二信号线31的第一条第二子信号线311连接的第一像素电路和第二条第二子信号线312连接的第一像素电路可以位于同一列。第一条第二子信号线311和第二条第二子信号线312可以通过第二转接线42电连接。例如，第二转接线42可以先沿第一方向X延伸，再沿第二方向Y延伸，再沿第一方向X延伸。在本示例中，第二转接线42可以位于第二显示区A2a的边缘区域。在一些示例中，第二信号线31的第一条第二子信号线311、第二条第二子信号线312和第二转接线42可以为一体结构，例如，可以位于第三导电层或第四导电层。本示例的第二信号线通过在第二显示区的边缘区域的第二转接线来绕过第二显示区，可以减小第二信号线的负载，以提高显示均一性。
在一些示例中，如图26所示，第二显示区A2a的边缘区域可以设置有屏蔽走线61。屏蔽走线61在衬底基板的正投影可以覆盖多条第一转接线41和多条第二转接线42在衬底基板的正投影。关于屏蔽走线61和第一信号线21的说明可以参照前述实施例的描述，故于此不再赘述。本示例通过屏蔽走线61可以覆盖多条第一转接线41之间的缝隙以及多条第二转接线42之间的缝隙，从而避免产生干涉现象。
在一些示例中，第二信号线31可以包括数据线，该数据线可以电连接第二显示区A2a上侧和下侧的第一显示区内的同一列第一像素电路，第二显示区A2a内与该列第一像素电路同一列的第二发光元件所电连接的第二有效像素电路可以与另一条数据线电连接。然而，本实施例对此并不限定。在另一些示例中，第二信号线还可以包括：初始信号线(例如第一初始信号线、第二初始信号线)。
在一些示例性实施方式中，第二显示区A2a周边的第一信号线和第二显示区A2b周边的第一信号线可以采用相同的绕线方式，或者，可以采用不同的绕线方式。例如，第二显示区A2a周边的第一信号线可以采用图6或图19 所示的绕线方式，而第二显示区A2b周边的第一信号线可以采用图25所示的绕线方式。又如，第二显示区域A2a周边的第二信号线可以采用图11所示的绕线方式，而第二显示区A2b周边的第二信号线可以采用图27所示的绕线方式。然而，本实施例对此并不限定。
图28为本公开至少一实施例的显示基板的另一示意图。在一些示例中，如图28所示，显示基板的显示区域可以包括第一显示区A1和第二显示区A2。第一显示区A1可以包围第二显示区A2。被第二显示区A2隔断的第一信号线21可以通过在第二方向Y上的一侧绕过第二显示区A2的第一转接线41电连接，从而实现第二显示区A2左右两侧的同一行像素电路接收相同的信号。关于本实施例的第一转接线的排布方式、第二信号线的排布可以参照前述实施例的说明，故于此不再赘述。然而，本实施例对此并不限定。在另一些示例中，显示基板的显示区域可以包括三个或更多个的第二显示区。
本公开至少一实施例还提供一种显示装置，包括如上所述的显示基板。
图29为本公开至少一实施例的显示装置的示意图。如图29所示，本实施例提供一种显示装置，包括：显示基板91以及位于远离显示基板91的显示结构层的出光侧的感光传感器92。感光传感器92在显示基板91上的正投影与第二显示区A2a或A2b存在交叠。
在一些示例性实施方式中，显示基板91可以为柔性OLED显示基板、QLED显示基板、Micro-LED显示基板、或者Mini-LED显示基板。显示装置可以为：OLED显示器、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开实施例并不以此为限。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (21)

  1. 一种显示基板，包括：
    衬底基板，包括：第一显示区和至少一个第二显示区，所述第一显示区至少部分围绕所述至少一个第二显示区；
    多个像素电路和多个第一发光元件，位于所述第一显示区；所述多个像素电路包括多个第一像素电路和多个第二像素电路，所述多个第二像素电路包括：多个第二有效像素电路和多个无效像素电路；
    多个第二发光元件，位于所述至少一个第二显示区；所述多个第一像素电路中的至少一个第一像素电路与所述多个第一发光元件中的至少一个第一发光元件电连接，所述至少一个第一像素电路被配置为驱动所述至少一个第一发光元件发光；所述多个第二有效像素电路中的至少一个第二有效像素电路与所述多个第二发光元件中的至少一个第二发光元件电连接，所述至少一个第二有效像素电路被配置为驱动所述至少一个第二发光元件发光；
    沿第一方向延伸的至少一条第一信号线，位于所述第一显示区并与所述第一显示区的多个像素电路电连接，所述第一信号线被所述至少一个第二显示区隔断为至少两条第一子信号线；
    所述至少两条第一子信号线中的相邻第一子信号线通过第一转接线电连接；所述第一转接线的至少部分线段位于所述多个第一像素电路之间。
  2. 根据权利要求1所述的显示基板，其中，所述第一转接线在所述衬底基板的正投影满足以下至少之一：
    所述第一转接线在所述衬底基板的正投影与所述第一显示区的至少一个无效像素电路在所述衬底基板的正投影存在交叠；
    所述第一转接线在所述衬底基板的正投影位于所述多个第一像素电路和所述多个第二像素电路之间；
    所述第一转接线在所述衬底基板的正投影位于所述至少一个第二显示区的边缘区域。
  3. 根据权利要求1或2所述的显示基板，其中，所述第一转接线至少包括：依次连接的第一线段、第二线段和第三线段；所述第一线段和第三线段 的延伸方向相同，所述第二线段的延伸方向与所述第一线段的延伸方向交叉。
  4. 根据权利要求3所述的显示基板，其中，所述第一线段和第三线段在所述衬底基板的正投影与所述第一显示区的多个无效像素电路在所述衬底基板的正投影存在交叠，所述第二线段在所述衬底基板的正投影位于多个像素电路之间；或者，
    所述第一线段、所述第二线段和所述第三线段在所述衬底基板的正投影与所述第一显示区的多个无效像素电路在所述衬底基板的正投影存在交叠。
  5. 根据权利要求3或4所述的显示基板，其中，所述第一线段、所述第二线段和所述第三线段为同层结构；或者，所述第一线段和所述第三线段为同层结构，所述第一线段和第二线段位于不同的导电层。
  6. 根据权利要求4所述的显示基板，其中，在垂直于显示基板的方向上，所述像素电路至少包括：设置在所述衬底基板上的有源层、第一栅金属层、第二栅金属层和第一源漏金属层；所述无效像素电路的有源层、第一栅金属层和第二栅金属层均间断设置；
    所述第一转接线的第二线段在所述衬底基板的正投影位于所述无效像素电路所在区域，且所述第二线段在所述衬底基板的正投影与所述无效像素电路的有源层、第一栅金属层和第二栅金属层在所述衬底基板的正投影没有交叠。
  7. 根据权利要求6所述的显示基板，其中，与所述第一转接线的所述第一线段或所述第三线段在所述衬底基板的正投影存在交叠的无效像素电路的第一源漏金属层与所述无效像素电路的有源层、第一栅金属层以及第二栅金属层没有电性连接。
  8. 根据权利要求6或7所述的显示基板，其中，所述第一转接线的所述第一线段和所述第三线段位于所述第一源漏金属层远离所述衬底基板的一侧，所述第二线段与所述第一栅金属层或者所述第二栅金属层为同层结构。
  9. 根据权利要求2所述的显示基板，其中，当所述第一转接线在所述衬底基板的正投影位于所述第二显示区的边缘区域，所述第二显示区的边缘区域设置有屏蔽走线，所述屏蔽走线在所述衬底基板的正投影覆盖所述第一转 接线在所述衬底基板的正投影。
  10. 根据权利要求1至9中任一项所述的显示基板，其中，所述至少一条第一信号线包括以下至少之一：发光控制线、第一复位控制线、第二复位控制线、扫描线、第一初始信号线、第二初始信号线。
  11. 根据权利要求1至10中任一项所述的显示基板，还包括：位于所述第一显示区且沿第二方向延伸的至少一条第二信号线，所述第二方向与所述第一方向交叉；
    其中，所述第二信号线被所述至少一个第二显示区隔断为至少两条第二子信号线，所述至少两条第二子信号线中的相邻第二子信号线通过第二转接线电连接。
  12. 根据权利要求11所述的显示基板，其中，所述至少一条第二信号线包括：数据线。
  13. 根据权利要求11或12所述的显示基板，其中，在垂直于显示基板的方向上，所述第二转接线位于所述第二信号线靠近所述衬底基板的一侧。
  14. 根据权利要求11至13中任一项所述的显示基板，其中，所述第一转接线位于所述第二转接线远离所述第二显示区的一侧。
  15. 根据权利要求11至14中任一项所述的显示基板，其中，所述第二转接线在所述衬底基板的正投影位于所述第二显示区的边缘区域；所述第二显示区的边缘区域设置有屏蔽走线，所述屏蔽走线在所述衬底基板的正投影覆盖所述第二转接线在所述衬底基板的正投影。
  16. 根据权利要求9或15所述的显示基板，其中，所述屏蔽走线与第一电源线电连接。
  17. 根据权利要求1至16中任一项所述的显示基板，其中，多条第一信号线被划分为两组，所述第二显示区在第二方向上具有相对的第一侧和第二侧，第一组第一信号线通过所述第一转接线从所述第二显示区的第一侧绕过所述第二显示区，第二组第一信号线通过所述第一转接线从所述第二显示区的第二侧绕过所述第二显示区；所述第二方向与所述第一方向交叉。
  18. 根据权利要求1至17中任一项所述的显示基板，其中，所述衬底基 板包括两个第二显示区，所述两个第二显示区在所述第一方向对齐。
  19. 根据权利要求18所述的显示基板，其中，所述第一信号线被所述两个第二显示区隔断为三条第一子信号线；第一条第一子信号线和第二条第一子信号线通过第一条第一转接线电连接，第二条第一子信号线和第三条第一子信号线通过第二条第一转接线电连接；所述第一条第一转接线绕过第一个第二显示区，所述第二条第一转接线绕过第二个第二显示区。
  20. 根据权利要求19所述的显示基板，其中，所述第一条第一转接线和第二条第一转接线在第二方向上位于所述两个第二显示区的相同侧，所述第二方向与第一方向交叉。
  21. 一种显示装置，包括如权利要求1至20中任一项所述的显示基板。
CN202280001005.9A 2022-04-28 2022-04-28 显示基板及显示装置 Pending CN117396945A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2022/089823 WO2023206218A1 (zh) 2022-04-28 2022-04-28 显示基板及显示装置

Publications (1)

Publication Number Publication Date
CN117396945A true CN117396945A (zh) 2024-01-12

Family

ID=88516732

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280001005.9A Pending CN117396945A (zh) 2022-04-28 2022-04-28 显示基板及显示装置

Country Status (3)

Country Link
EP (1) EP4421786A1 (zh)
CN (1) CN117396945A (zh)
WO (1) WO2023206218A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010230797A (ja) * 2009-03-26 2010-10-14 Seiko Epson Corp 表示装置、および電子機器
CN114582949A (zh) * 2020-05-29 2022-06-03 京东方科技集团股份有限公司 显示基板和显示装置
CN113870767B (zh) * 2020-06-29 2023-02-07 京东方科技集团股份有限公司 像素电路、显示基板、显示面板和显示装置
CN111816118B (zh) * 2020-08-28 2020-12-15 京东方科技集团股份有限公司 显示面板及显示装置
CN112599580B (zh) * 2020-12-14 2023-11-24 合肥维信诺科技有限公司 显示面板及显示装置
CN113571570B (zh) * 2021-07-29 2024-07-05 合肥维信诺科技有限公司 显示面板及显示装置
CN114122025A (zh) * 2021-11-24 2022-03-01 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN114373774A (zh) * 2022-01-11 2022-04-19 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Also Published As

Publication number Publication date
EP4421786A1 (en) 2024-08-28
WO2023206218A1 (zh) 2023-11-02

Similar Documents

Publication Publication Date Title
CN112071882B (zh) 显示基板及其制备方法、显示装置
CN114373774A (zh) 显示基板及其制备方法、显示装置
WO2022042046A1 (zh) 显示基板及其制备方法、显示装置
WO2021237725A9 (zh) 显示基板和显示装置
CN114122025A (zh) 显示基板及其制备方法、显示装置
CN115004376B (zh) 显示基板及显示装置
CN115377165A (zh) 显示基板及显示装置
WO2024109358A1 (zh) 显示面板及其制备方法、显示装置
WO2023231740A1 (zh) 显示基板及显示装置
CN218998740U (zh) 显示面板及显示装置
WO2023066104A1 (zh) 显示基板及显示装置
CN117396945A (zh) 显示基板及显示装置
WO2023159509A1 (zh) 显示基板、显示面板及显示装置
WO2023184163A1 (zh) 显示基板及显示装置
WO2024168468A1 (zh) 显示基板及显示装置
WO2023201537A1 (zh) 显示基板及显示装置
WO2023000215A1 (zh) 显示基板及显示装置
US20240087536A1 (en) Display substrate and manufacturing method therefor, and display apparatus
US20240324372A1 (en) Display Substrate and Display Apparatus
US20240172480A1 (en) Display Substrate, Manufacturing Method Thereof, and Display Apparatus
WO2023122888A1 (zh) 显示基板及其制备方法、显示装置
US20240306442A1 (en) Display Substrate and Preparation Method therefor, and Display Apparatus
CN116867317A (zh) 显示基板及其制备方法、显示装置
CN117242920A (zh) 显示基板及显示装置
CN117293142A (zh) 显示基板及显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination