CN117293047A - 一种电修调方法、装置及芯片 - Google Patents
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Abstract
本发明公开了一种电修调方法、装置及芯片，涉及电修调领域，首先确定芯片中所有需要被熔断的电熔丝，利用芯片中的并行寄存器，并行将其中部分的待熔断电熔丝同时连通外接电源，以并行熔断多个待熔断电熔丝；在熔断后再获取本次进行熔断的这些待熔断电熔丝的状态信息并输出给上位机；重复上述步骤，直到所有需要被熔断的电熔丝均被熔断。通过处理器控制熔断的方式，不需要增加焊盘，不会额外占用芯片面积；避免了探针氧化或相互接触的情况，不会出现电熔丝熔不断的情况；可以在芯片制作完成之后再将本申请的方案写入处理器中，在芯片的成品测试阶段再执行电修调，不需要在晶圆测试阶段中实现电修调，降低了晶圆测试的成本。
Description
技术领域
本发明涉及电修调领域，特别是涉及一种电修调方法、装置及芯片。
背景技术
电修调指的是通过熔断芯片内部fuse（熔丝）的方式来改变芯片本身性能和功能的方法。在芯片的制作过程中，虽然芯片本身的制作工艺较为固定，但是不同制作厂商对于同种芯片的功能要求和性能要求等不同，因此需要在制作工艺中加入电修调步骤，传统的电修调方法是是通过熔断芯片中的某些特定的fuse（熔丝）以改变芯片内部电路的连接状态和工作状态，从而影响芯片的功能和性能，使芯片满足厂商制作的需求。
在现有技术中，为了熔断fuse，通常是在芯片的晶圆测试阶段，在需要熔断的fuse的两侧分别增加一个焊盘，通过给焊盘外接大电压和大电流以使该fuse熔断。这种方式虽然可以熔断fuse，但是存在以下几种问题：
1、焊盘的面积较大，随着fuse数量的增多，需要在芯片中增加大量的焊盘，导致焊盘占用过多的芯片面积。
2、由于焊盘需要外接电压源，可能会出现电压探针氧化或者相互接触的情况导致短路的情况，从而出现fuse熔不断的情况，导致电修调失败。
3、给焊盘外接电压源的方式只能在芯片的晶圆测试阶段中实现，增加了芯片的晶圆测试的成本。
发明内容
本发明的目的是提供一种电修调方法、装置及芯片，通过处理器控制熔断的方式，不需要增加焊盘，不会额外占用芯片面积；避免了探针氧化或相互接触的情况，不会出现电熔丝熔不断的情况；可以在芯片制作完成之后再将本申请的方案写入处理器中，在芯片的成品测试阶段再执行电修调，不需要在晶圆测试阶段中实现电修调，降低了晶圆测试的成本。
为解决上述技术问题，本发明提供了一种电修调方法，应用于芯片中的处理器，所述处理器分别连接所述芯片中的多个电熔丝，所述电修调方法包括：
当获取到熔断指令时，根据所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝，其中，N为小于所述芯片中电熔丝总数的正整数；
将所有所述待熔断电熔丝中的m个所述待熔断电熔丝的状态信息写入所述芯片的并行寄存器中，m为不大于N的正整数；
获取所述并行寄存器将m个所述状态信息合并成的并行状态信息，将m个所述待熔断电熔丝同时连通外接电源，以便并行对m个所述待熔断电熔丝进行熔断；
在经过预设时长后，断开所述外接电源与m个所述待熔断电熔丝的连接，获取进行熔断的m个所述待熔断电熔丝的状态信息并输出给上位机；
返回将所有所述待熔断电熔丝中的m个所述待熔断电熔丝的状态信息写入所述芯片的并行寄存器中的步骤，直到N个所述待熔断电熔丝均被熔断。
一方面，在根据所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝之前，还包括：
获取所述芯片中的所有所述电熔丝的状态信息；
将所有所述电熔丝的状态信息写入所述芯片的锁存器中；
判断是否接收到所述熔断指令；
若是，则进入根据所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝的步骤；
若否，则控制所述芯片进入正常工作状态。
一方面，获取所述芯片中的所有所述电熔丝的状态信息，将所有所述电熔丝的状态信息写入所述芯片的锁存器中，包括：
S21：激活所述芯片中的读使能信号和读时钟信号；
S22：按照预设顺序排序各个所述电熔丝；
S23：将排序中的第一个所述电熔丝作为待锁存电熔丝；
S24：当所述读使能信号和所述读时钟信号均为上升沿时，获取所述待锁存电熔丝的状态信息；
S25：将所述待锁存电熔丝的状态信息写入到所述锁存器中对应的锁存单元中，其中，所述锁存单元与所述待锁存电熔丝一一对应；
S26：判断所述待锁存电熔丝是否为最后一个所述电熔丝；若是，则进入判断是否接收到所述熔断指令的步骤；若否，则触发S27；
S27：将所述待锁存电熔丝的下一个所述电熔丝作为新的所述待锁存电熔丝，返回S24。
一方面，在控制所述芯片进入正常工作状态之前，还包括：
将所述锁存器中的所有所述电熔丝的状态信息发送给所述上位机。
一方面，所述电熔丝为所述芯片内部的电容。
一方面，根据所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝，包括：
确定所有的所述电熔丝的地址信息；
在所有的所述电熔丝中，根据所述地址信息与所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝。
一方面，还包括：
所述熔断指令包含多个子指令，每个所述子指令均包含1个不同的所述电熔丝的地址信息以及所述电熔丝的熔断信号电平状态；
其中，多个所述子指令按照预设顺序依次发送给所述芯片，所述子指令的数量与所述芯片中的电熔丝数量一致；
根据所述地址信息与所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝，包括：
S31：当所述芯片接收到第一个所述子指令时，将第一个所述子指令作为当前指令；
S32：将所述当前指令中的地址信息对应的所述电熔丝作为当前电熔丝；
S33：确定所述当前指令中包含的熔断信号电平状态；若为高电平，则进入S34；若为低电平，则进入S35；
S34：确定所述当前电熔丝作为所述待熔断电熔丝，进入S36；
S35：确定所述当前电熔丝不作为所述待熔断电熔丝，进入S36；
S36：判断所述当前指令是否为最后一个所述子指令；若是，则进入将所有所述待熔断电熔丝中的m个所述待熔断电熔丝的状态信息写入所述芯片的并行寄存器中的步骤；若否，则进入S37；
S37：在所述芯片接收到下一个所述子指令时，将下一个所述子指令作为当前指令，返回S32。
一方面，将所述当前指令中的地址信息对应的所述电熔丝作为当前电熔丝，包括：
获取所述芯片中的受到所述当前指令控制的移位寄存器产生的时钟信号；
根据预设的时钟信号与电熔丝之间的对应关系，将所述时钟信号对应的电熔丝作为所述当前电熔丝；
其中，每个所述子指令具体包含所述熔断信号电平状态以及用于控制所述移位寄存器产生不同时钟信号的指令。
本申请还提供一种电修调装置，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上述电修调方法的步骤。
本申请还提供一种芯片，包括芯片本体，还包括如上述的电修调装置；
所述芯片本体与所述电修调装置连接。
本申请的有益效果在于，提供了一种电修调方法、装置及芯片，当芯片中的处理器获取到熔断指令时，根据熔断指令确定芯片中所有需要被熔断的电熔丝，这些电熔丝中的m个待熔断电熔丝的状态信息写入芯片的并行寄存器中，然后根据并行寄存器将m个状态信息合并成的并行状态信息，将m个待熔断电熔丝同时连通外接电源，从而同时熔断m个待熔断电熔丝；在经过预设时长后，断开外接电源与m个待熔断电熔丝的连接，获取进行熔断的m个待熔断电熔丝的状态信息并输出给上位机；最后从剩余电熔丝中再选出m个重复上述步骤，直到所有需要被熔断的电熔丝均被熔断。通过处理器控制熔断的方式，不需要增加焊盘，不会额外占用芯片面积；避免了探针氧化或相互接触的情况，不会出现电熔丝熔不断的情况；可以在芯片制作完成之后再将本申请的方案写入处理器中，在芯片的成品测试阶段再执行电修调，不需要在晶圆测试阶段中实现电修调，降低了晶圆测试的成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请提供的一种电修调方法的流程图；
图2为本申请提供的一种处理器的连接示意图；
图3为本申请提供的一种熔断模式的流程图；
图4为本申请提供的一种读取模式的流程图；
图5为本申请提供的另一种电修调方法的流程图；
图6为本申请提供的一种芯片的读取功能部分的结构示意图；
图7为本申请提供的一种锁存模块的结构示意图；
图8为本申请提供的读取模式的信号示意图；
图9本申请提供的一种芯片的熔断功能部分的结构示意图；
图10为本申请提供的熔断模式的信号示意图；
图11为本申请提供的一种电修调装置的结构示意图。
具体实施方式
本发明的核心是提供一种电修调方法、装置及芯片，通过处理器控制熔断的方式，不需要增加焊盘，不会额外占用芯片面积；避免了探针氧化或相互接触的情况，不会出现电熔丝熔不断的情况；可以在芯片制作完成之后再将本申请的方案写入处理器中，在芯片的成品测试阶段再执行电修调，不需要在晶圆测试阶段中实现电修调，降低了晶圆测试的成本。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
芯片在制作过程中，根据不同厂商对于芯片的性能要求，需要对芯片本身结构进行Trim（修调），以改变芯片的性能，使芯片满足厂商的要求。例如，当厂商着重与芯片的计算能力时，可能会通过电修调的方式，将芯片中的一些附加功能模块给屏蔽掉，从而使得芯片的处理资源可以更多地分配在计算上。
在现有的电修调方法中，通常是在芯片的晶圆测试阶段，将芯片内部的每一条需要断开的线路的两侧都连接上焊盘（pad），再给焊盘施加大电压和大电流，通过过大的电流电压让该条线路上的芯片fuse被熔断，使得该条线路被断路，从而实现屏蔽某个功能模块的目的。
可以理解的是，芯片内部存在大量的线路和fuse，如果每个fuse都采用连接焊盘的方式，会导致焊盘占据芯片内部太多的面积；而且，通过焊盘施加外接电流电压的方法只能在晶圆测试阶段实现，由于晶圆测试是芯片制作过程中最重要的测试步骤之一，因此在晶圆测试阶段进行电修调会增加晶圆测试的成本；另外，晶圆测试中可能会出现探针氧化或者相互接触的情况导致短路的情况，在进行电修调的时候，现有技术会出现fuse熔不断的情况，影响芯片的良率。
请参照图1，图1为本申请提供的一种电修调方法的流程图，应用于芯片中的处理器，处理器分别连接芯片中的多个电熔丝，电修调方法包括：
S1：当获取到熔断指令时，根据熔断指令确定芯片中的N个电熔丝作为待熔断电熔丝，其中，N为小于芯片中电熔丝总数的正整数；
在本申请中，可以在芯片制作完成之后，在芯片的成品测试阶段给芯片内部的处理器写入一套逻辑来实现本申请的电修调方案，不需要在芯片的晶圆测试期间进行电修调，以此来降低晶圆测试的成本。
需要首先说明的是，本申请中所使用的电熔丝，并非等同于现有技术中的fuse，而是任何可以实现过流断路或者过压断路的元器件，除了可以是fuse以外，还可以是能够被击穿的电容或者半导体器件等。
在芯片每次上电的时候，处理器都会记录下芯片内部的每一个电熔丝的状态信息并锁存住，然后会检测一次是否接收到熔断指令，如果没有就进入芯片的正常工作状态；如果有接收到熔断指令，就会根据熔断指令将需要被熔断的电熔丝标记为待熔断电熔丝。
可以理解的是，芯片在每次上电的时候都会进行一次检测，这些电熔丝的状态信息会一直被锁存住，直到芯片断电；通过这种方式，即使是芯片在正常使用了一段时间后，若厂商或者用户的需求发生变化，还可以再次发送熔断指令来进行多次电修调，从而能够让芯片性能灵活地根据厂商需求或用户需求来变更。
S2：将所有待熔断电熔丝中的m个待熔断电熔丝的状态信息写入芯片的并行寄存器中，m为不大于N的正整数；
为了提高电修调效率，本申请中，还利用了芯片中的并行寄存器，因为考虑到部分芯片中的处理器无法仅靠自身来实现并行熔断的目的，所以在开始执行熔断之前，先把一部分（也就是m个）的待熔断电熔丝的状态信息依次预存到并行寄存器里，由并行寄存器将串行输入的m个待熔断电熔丝的状态信息整合成一条并行的指令，再由并行寄存器将该并行指令发送给处理器，处理器就可以根据该并行指令来执行并行熔断的功能。
需要说明的是，获取到的电熔丝的状态信息可以是多种信息，例如采集该线路上的电流电压，或者获取电熔丝的物理地址，又或者是获取和电熔丝在同一串联线路上的某些功能模块所产生的信息。可以理解的是，若能够正常采集到这些信息，都说明电熔丝还没熔断；若无法采集，说明电熔丝已经被熔断。
S3：获取并行寄存器将m个状态信息合并成的并行状态信息，将m个待熔断电熔丝同时连通外接电源，以便并行对m个待熔断电熔丝进行熔断；
为了实现熔断电熔丝，请参照图2，图2为本申请提供的一种处理器的连接示意图，VPP和VDD为处理器的电源引脚，prog为处理器的编程引脚，EN为使能引脚，read和write分别是读和写引脚，DI[n1：1]为数据输入引脚，PA[n2：1]为移位寄存器产生的时钟信号，DO[n1：1]为数据输出引脚。预先将处理器的供电引脚VPP和VDD连接外接电压，处理器根据并行寄存器发送过来的并行指令，在芯片中确定出该并行指令指定的m个待熔断电熔丝的地址和位置，然后将外接电压源与这m个待熔断电熔丝所在的线路连通，从而熔断这m个电熔丝。相比于现有技术中采用焊盘外接电压源的方式，本申请的熔断过程由处理器控制电压源的供电与否来实现，并非通过外接的探针以及直接通电的方式实现，避免了探针氧化或探针相互接触而出现的熔不断的情况。
S4：在经过预设时长后，断开外接电源与m个待熔断电熔丝的连接，获取进行熔断的m个待熔断电熔丝的状态信息并输出给上位机；
S5：返回S2，直到N个待熔断电熔丝均被熔断。
将熔断指令所要求的熔断时间定义为预设时长（一般是十几到几十毫秒），在连通电压源和m个待熔断电熔丝并经过了预设时长后，通常来说这m个待熔断电熔丝都已经被熔断；为了继续熔断芯片中其他的需要被熔断的电熔丝，在断开外接电压源和这m个待熔断电熔丝所在线路的连接后，重新从剩余的（N-x*m个，x为循环次数）待熔断电熔丝中选中m个的状态信息存储到并行寄存器中，以便对另外的m个待熔断电熔丝进行熔断，直到所有的待熔断电熔丝都被熔断之后，即可确定电修调结束。
此外，在熔断过程中，在每熔断m个待熔断电熔丝后，处理器就会再采集一次这m个待熔断电熔丝的状态信息，并将这m个状态信息发送给上位机，以便厂商或用户可以从上位机中直观地确定电修调的熔断过程是否顺利。
综上，当芯片中的处理器获取到熔断指令时，根据熔断指令确定芯片中所有需要被熔断的电熔丝，这些电熔丝中的m个待熔断电熔丝的状态信息写入芯片的并行寄存器中，然后根据并行寄存器将m个状态信息合并成的并行状态信息，将m个待熔断电熔丝同时连通外接电源，从而同时熔断m个待熔断电熔丝；在经过预设时长后，断开外接电源与m个待熔断电熔丝的连接，获取进行熔断的m个待熔断电熔丝的状态信息并输出给上位机；最后从剩余电熔丝中再选出m个重复上述步骤，直到所有需要被熔断的电熔丝均被熔断。通过处理器控制熔断的方式，不需要增加焊盘，不会额外占用芯片面积；避免了探针氧化或相互接触的情况，不会出现电熔丝熔不断的情况；可以在芯片制作完成之后再将本申请的方案写入处理器中，在芯片的成品测试阶段再执行电修调，不需要在晶圆测试阶段中实现电修调，降低了晶圆测试的成本。
在上述实施例的基础上：
在一些实施例中，在根据熔断指令确定芯片中的N个电熔丝作为待熔断电熔丝之前，还包括：
获取芯片中的所有电熔丝的状态信息；
将所有电熔丝的状态信息写入芯片的锁存器中；
判断是否接收到熔断指令；
若是，则进入根据熔断指令确定芯片中的N个电熔丝作为待熔断电熔丝的步骤；
若否，则控制芯片进入正常工作状态。
为了灵活地实现熔断，本申请中，请参照图4，图4为本申请提供的一种读取模式的流程图。在芯片每次上电的时候，处理器都会获取芯片中所有的电熔丝的状态信息并锁存住，然后在都锁存完成后，会判断一次是否有熔断指令，若没有则芯片进入正常工作状态；若有则执行熔断流程。通过这种方式，即使是芯片制作完成投入使用之后，也可以再进行电修调，使得整个电修调方案覆盖芯片的整个成品运行期间，能够灵活地对芯片中的电熔丝进行熔断。
进一步的，请参照图5，图5为本申请提供的另一种电修调方法的流程图。在芯片执行完成电修调流程，将多个电熔丝熔断之后，可以将整个芯片断电重启一次，因为通常情况在下一次上电后不会有熔断指令，所以相当于可以在电修调完成后自动重启并工作，从而方便芯片执行后续步骤。
在一些实施例中，获取芯片中的所有电熔丝的状态信息，将所有电熔丝的状态信息写入芯片的锁存器中，包括：
S21：激活芯片中的读使能信号和读时钟信号；
S22：按照预设顺序排序各个电熔丝；
S23：将排序中的第一个电熔丝作为待锁存电熔丝；
S24：当读使能信号和读时钟信号均为上升沿时，获取待锁存电熔丝的状态信息；
S25：将待锁存电熔丝的状态信息写入到锁存器中对应的锁存单元中，其中，锁存单元与待锁存电熔丝一一对应；
S26：判断待锁存电熔丝是否为最后一个电熔丝；若是，则进入判断是否接收到熔断指令的步骤；若否，则触发S27；
S27：将待锁存电熔丝的下一个电熔丝作为新的待锁存电熔丝，返回S24。
在存储电熔丝的状态信息时，请参照图6、图7和图8，图6为本申请提供的一种芯片的读取功能部分的结构示意图，图7为本申请提供的一种锁存模块的结构示意图，图8为本申请提供的读取模式的信号示意图。由OTP core（One Time Programmable core，一次性编程存储器核心）作为处理器，OSC（oscillator，振荡器）为用于产生信号和时钟的振荡器，init作为上电信号，clk为读时钟信号，PA<n2：1>为寄存器信号，EN为读使能信号，read为读信号，data<n1：1>为获取待锁存电熔丝的状态信息的信号，latch为锁存信号，F<1>到F<2n>分别是各个电熔丝是否被锁存的信号。根据图8可知，每当读使能信号和读时钟信号都为上升沿时，读信号翻转为上升沿，然后触发读取操作，首先第一个待锁存电熔丝F<1>的状态信息被锁存到图6中锁存器中（锁存器为decoder&latch模块），也就是存储到锁存模块中，其具体是被存储到图7中最左侧的锁存单元，每个锁存单元与每个电熔丝的状态信息相对应，其F<1>信号随后一直保持高电平；同理，当下一个上升沿到来时再次触发读取操作，锁存F<2>状态信息，以此类推直到F<2n>。另外，在图6中，n1表示为同时有n1个电熔丝被熔断，n2表示为并行寄存器的并行度为n2，通常情况下有n1等于n2。
在一些实施例中，在控制芯片进入正常工作状态之前，还包括：
将锁存器中的所有电熔丝的状态信息发送给上位机。
为了上位机可以及时了解芯片中各个电熔丝的熔断情况，在芯片每次上电，并在准备进入正常工作状态之前（也就是本次不需要电修调的时候），都会把上电后获取并锁存到的每个电熔丝的状态信息都发送给上位机，以便在芯片的正常工作期间让上位机决定是否需要在芯片下次启动时执行电修调。
在一些实施例中，电熔丝为芯片内部的电容。
为了有效实现熔断，本申请中，被熔断的电熔丝主要是芯片中的与各种功能模块串联的电容，而并非熔丝。具体的，考虑到现有技术在熔断的时候，除了存在上述实施例中提到的探针氧化或者相互接触的情况，还可能存在电压过高，导致电压尖峰过大，从而烧坏芯片的情况，对此，现有技术会把电压调的比较低，但也因此导致fuse容易出现熔不断的情况。基于此，将电容代替fuse，在连通外接电压源时，电容并不会直接被击穿，而是先会有一小段时间充电才会被击穿；利用这一小段时间吸收外接电压源所带来的尖峰电压，在不调低电压的情况下不仅能够保证电熔丝被击穿，还能够保护芯片不会烧坏。
可以理解的是，电熔丝除了是电容以外，还可以将电容加上串联的fuse组合作为电熔丝，或者将一些半导体整流元件作为电熔丝，其原理是一样的。
在一些实施例中，根据熔断指令确定芯片中的N个电熔丝作为待熔断电熔丝，包括：
确定所有的电熔丝的地址信息；
在所有的电熔丝中，根据地址信息与熔断指令确定芯片中的N个电熔丝作为待熔断电熔丝。
为了简单地定位待熔断电熔丝，本申请中，在熔断指令中写入了每个需要被熔断的电熔丝的地址信息；处理器在电修调过程中，会先获取每个电熔丝的地址信息，然后根据熔断指令中所包含的地址信息，从芯片的所有电熔丝中找到熔断指令指定的N个地址对应的电熔丝作为待熔断电熔丝。通过对比地址信息的方式，可以简单地定位N个待熔断电熔丝。
在一些实施例中，还包括：
熔断指令包含多个子指令，每个子指令均包含1个不同的电熔丝的地址信息以及电熔丝的熔断信号电平状态；
其中，多个子指令按照预设顺序依次发送给芯片，子指令的数量与芯片中的电熔丝数量一致；
根据地址信息与熔断指令确定芯片中的N个电熔丝作为待熔断电熔丝，包括：
S31：当芯片接收到第一个子指令时，将第一个子指令作为当前指令；
S32：将当前指令中的地址信息对应的电熔丝作为当前电熔丝；
S33：确定当前指令中包含的熔断信号电平状态；若为高电平，则进入S34；若为低电平，则进入S35；
S34：确定当前电熔丝作为待熔断电熔丝，进入S36；
S35：确定当前电熔丝不作为待熔断电熔丝，进入S36；
S36：判断当前指令是否为最后一个子指令；若是，则进入将所有待熔断电熔丝中的m个待熔断电熔丝的状态信息写入芯片的并行寄存器中的步骤；若否，则进入S37；
S37：在芯片接收到下一个子指令时，将下一个子指令作为当前指令，返回S32。
为了有效地定位待熔断电熔丝，本申请中，熔断指令中包含有与芯片中电熔丝数量一致的子指令，每条子指令都包含有一个电熔丝的地址信息以及该电熔丝是否需要被熔断的信息。也就是说，熔断指令中包含有每个电熔丝的地址以及每个电熔丝是否需要被熔断的信息；在实际应用中，处理器在接收到每一个子指令时，都根据该子指令包含的地址信息，来确定芯片中的相同地址信息对应的电熔丝是否需要被熔断，最终从芯片中确定出N个需要被熔断的电熔丝。基于此，可以有效地定位待熔断电熔丝。
作为一种简单的例子，假设有芯片中有3个电熔丝A、B和C，熔断指令对应有3个子指令；第一个子指令的地址信息与电熔丝A一致，因此首先定位电熔丝A，然后根据该子指令中的熔断信号电平状态来确定电熔丝A是否需要被熔断，若是高电平则将电熔丝A确定为待熔断电熔丝，若是低电平则将电熔丝A确定为不需要熔断的电熔丝；同理，对电熔丝B和C都执行这一步骤。
在一些实施例中，将当前指令中的地址信息对应的电熔丝作为当前电熔丝，包括：
获取芯片中的受到当前指令控制的移位寄存器产生的时钟信号；
根据预设的时钟信号与电熔丝之间的对应关系，将时钟信号对应的电熔丝作为当前电熔丝；
其中，每个子指令具体包含熔断信号电平状态以及用于控制移位寄存器产生不同时钟信号的指令。
除了根据地址信息来定位电熔丝的位置，还可以根据时钟信号来定位，请参照图3、图9和图10，图3为本申请提供的一种熔断模式的流程图，图9本申请提供的一种芯片的熔断功能部分的结构示意图，图10为本申请提供的熔断模式的信号示意图。OTP core为处理器，init为上电信号，port1表示被指定的电熔丝是否需要被熔断的信号，port2表示为当前指示的是哪个电熔丝（相当于每个子指令都有一个port1和port2），EN为使能信号，clk为时钟信号，PA[n2：1]为移位寄存器产生的时钟信号（主要是根据port2和PA来确定电熔丝地址），reset为复位信号，DI[n1：1]为数据输入信号，wrrite为写信号。具体的，预先把芯片中的每个电熔丝与移位寄存器产生的不同时钟信号之间建立起一一对应的关系，在实际应用中通过熔断指令控制芯片中的移位寄存器产生的时钟信号，根据时钟信号的不同，再根据预先建立的对应关系找出该时钟信号对应的电熔丝，即可实现对电熔丝的定位。在每定位完成m个待熔断电熔丝的地址信息后，通过port3输出一个高电平信号给处理器，让处理器连通外接电源和m个待熔断电熔丝，从而实现熔断。
请参照图11，图11为本申请提供的一种电修调装置的结构示意图，包括：
存储器21，用于存储计算机程序；
处理器22，用于执行计算机程序时实现如上述的电修调方法的步骤。
对于本申请提供的电修调装置的详细介绍，请参照上述电修调方法的实施例，本申请在此不再赘述。
本申请还提供一种芯片，包括芯片本体，还包括如上述的电修调装置；
芯片本体与电修调装置连接。
对于本申请提供的芯片的详细介绍，请参照上述电修调方法的实施例，本申请在此不再赘述。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本
发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种电修调方法，其特征在于，应用于芯片中的处理器，所述处理器分别连接所述芯片中的多个电熔丝，所述电修调方法包括：
当获取到熔断指令时，根据所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝，其中，N为小于所述芯片中电熔丝总数的正整数；
将所有所述待熔断电熔丝中的m个所述待熔断电熔丝的状态信息写入所述芯片的并行寄存器中，m为不大于N的正整数；
获取所述并行寄存器将m个所述状态信息合并成的并行状态信息，将m个所述待熔断电熔丝同时连通外接电源，以便并行对m个所述待熔断电熔丝进行熔断；
在经过预设时长后，断开所述外接电源与m个所述待熔断电熔丝的连接，获取进行熔断的m个所述待熔断电熔丝的状态信息并输出给上位机；
返回将所有所述待熔断电熔丝中的m个所述待熔断电熔丝的状态信息写入所述芯片的并行寄存器中的步骤，直到N个所述待熔断电熔丝均被熔断。
2.如权利要求1所述的电修调方法，其特征在于，在根据所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝之前，还包括：
获取所述芯片中的所有所述电熔丝的状态信息；
将所有所述电熔丝的状态信息写入所述芯片的锁存器中；
判断是否接收到所述熔断指令；
若是，则进入根据所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝的步骤；
若否，则控制所述芯片进入正常工作状态。
3.如权利要求2所述的电修调方法，其特征在于，获取所述芯片中的所有所述电熔丝的状态信息，将所有所述电熔丝的状态信息写入所述芯片的锁存器中，包括：
S21：激活所述芯片中的读使能信号和读时钟信号；
S22：按照预设顺序排序各个所述电熔丝；
S23：将排序中的第一个所述电熔丝作为待锁存电熔丝；
S24：当所述读使能信号和所述读时钟信号均为上升沿时，获取所述待锁存电熔丝的状态信息；
S25：将所述待锁存电熔丝的状态信息写入到所述锁存器中对应的锁存单元中，其中，所述锁存单元与所述待锁存电熔丝一一对应；
S26：判断所述待锁存电熔丝是否为最后一个所述电熔丝；若是，则进入判断是否接收到所述熔断指令的步骤；若否，则触发S27；
S27：将所述待锁存电熔丝的下一个所述电熔丝作为新的所述待锁存电熔丝，返回S24。
4.如权利要求2所述的电修调方法，其特征在于，在控制所述芯片进入正常工作状态之前，还包括：
将所述锁存器中的所有所述电熔丝的状态信息发送给所述上位机。
5.如权利要求1所述的电修调方法，其特征在于，所述电熔丝为所述芯片内部的电容。
6.如权利要求1所述的电修调方法，其特征在于，根据所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝，包括：
确定所有的所述电熔丝的地址信息；
在所有的所述电熔丝中，根据所述地址信息与所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝。
7.如权利要求6所述的电修调方法，其特征在于，还包括：
所述熔断指令包含多个子指令，每个所述子指令均包含1个不同的所述电熔丝的地址信息以及所述电熔丝的熔断信号电平状态；
其中，多个所述子指令按照预设顺序依次发送给所述芯片，所述子指令的数量与所述芯片中的电熔丝数量一致；
根据所述地址信息与所述熔断指令确定所述芯片中的N个电熔丝作为待熔断电熔丝，包括：
S31：当所述芯片接收到第一个所述子指令时，将第一个所述子指令作为当前指令；
S32：将所述当前指令中的地址信息对应的所述电熔丝作为当前电熔丝；
S33：确定所述当前指令中包含的熔断信号电平状态；若为高电平，则进入S34；若为低电平，则进入S35；
S34：确定所述当前电熔丝作为所述待熔断电熔丝，进入S36；
S35：确定所述当前电熔丝不作为所述待熔断电熔丝，进入S36；
S36：判断所述当前指令是否为最后一个所述子指令；若是，则进入将所有所述待熔断电熔丝中的m个所述待熔断电熔丝的状态信息写入所述芯片的并行寄存器中的步骤；若否，则进入S37；
S37：在所述芯片接收到下一个所述子指令时，将下一个所述子指令作为当前指令，返回S32。
8.如权利要求7所述的电修调方法，其特征在于，将所述当前指令中的地址信息对应的所述电熔丝作为当前电熔丝，包括：
获取所述芯片中的受到所述当前指令控制的移位寄存器产生的时钟信号；
根据预设的时钟信号与电熔丝之间的对应关系，将所述时钟信号对应的电熔丝作为所述当前电熔丝；
其中，每个所述子指令具体包含所述熔断信号电平状态以及用于控制所述移位寄存器产生不同时钟信号的指令。
9.一种电修调装置，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至8任一项所述电修调方法的步骤。
10.一种芯片，其特征在于，包括芯片本体，还包括如权利要求9所述的电修调装置；
所述芯片本体与所述电修调装置连接。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101241764A (zh) * | 2007-02-05 | 2008-08-13 | 松下电器产业株式会社 | 电熔丝电路 |
| CN107169219A (zh) * | 2017-05-26 | 2017-09-15 | 北京伽略电子股份有限公司 | 一种高灵活度的熔丝修调电路及其使用方法 |
| CN113127283A (zh) * | 2021-04-25 | 2021-07-16 | 北京欣博电子科技有限公司 | 芯片修复系统、方法、装置、计算机设备和存储介质 |
| CN113189478A (zh) * | 2020-09-03 | 2021-07-30 | 成都利普芯微电子有限公司 | 一种芯片修调电路及修调方法 |
| CN116666244A (zh) * | 2023-05-16 | 2023-08-29 | 赛迪工业和信息化研究院集团(苏州)有限公司 | 熔丝熔断方法和装置 |
| CN116758964A (zh) * | 2023-06-27 | 2023-09-15 | 长鑫存储技术有限公司 | 熔丝烧录方法、装置及电子设备 |
-
2023
- 2023-11-23 CN CN202311567818.7A patent/CN117293047B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101241764A (zh) * | 2007-02-05 | 2008-08-13 | 松下电器产业株式会社 | 电熔丝电路 |
| CN107169219A (zh) * | 2017-05-26 | 2017-09-15 | 北京伽略电子股份有限公司 | 一种高灵活度的熔丝修调电路及其使用方法 |
| CN113189478A (zh) * | 2020-09-03 | 2021-07-30 | 成都利普芯微电子有限公司 | 一种芯片修调电路及修调方法 |
| CN113127283A (zh) * | 2021-04-25 | 2021-07-16 | 北京欣博电子科技有限公司 | 芯片修复系统、方法、装置、计算机设备和存储介质 |
| CN116666244A (zh) * | 2023-05-16 | 2023-08-29 | 赛迪工业和信息化研究院集团(苏州)有限公司 | 熔丝熔断方法和装置 |
| CN116758964A (zh) * | 2023-06-27 | 2023-09-15 | 长鑫存储技术有限公司 | 熔丝烧录方法、装置及电子设备 |
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