CN117042441A - 半导体存储器件 - Google Patents

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CN117042441A CN202310398366.8A CN202310398366A CN117042441A CN 117042441 A CN117042441 A CN 117042441A CN 202310398366 A CN202310398366 A CN 202310398366A CN 117042441 A CN117042441 A CN 117042441A
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李垣哲
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Abstract

一种半导体存储器件可以包括：衬底，包括单元区域和围绕单元区域限定的外围区域；以及栅极结构，可以包括顺序地堆叠的第一导电层、第二导电层和第三导电层，第一导电层、第二导电层和第三导电层包括不同的材料，第一导电层包括多晶硅。覆盖层可以位于第三导电层上，并且间隔物可以位于第一导电层、第二导电层、第三导电层和覆盖层中的每一者的侧壁上。第一接触可以延伸穿过覆盖层并且延伸到第三导电层中，其中，第一接触与第二导电层接触，并且与第一导电层分开。第一接触可以包括位于第三导电层中的第一部分和位于覆盖层中的第二部分。在水平方向上，第一部分的宽度可以大于第二部分的宽度。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2022年5月9日在韩国知识产权局提交的韩国专利申请No.10-2022-0056454的优先权，并且上述申请的全部内容通过引用并入本文。
技术领域
本公开涉及半导体存储器件。
背景技术
随着半导体元件变得越来越高度集成，分立的电路图案变得越来越小型化，以在同一区域上实现更多半导体元件。即，随着半导体元件的集成度增加，半导体元件的组件的设计规则正在降低。
在高度微缩的半导体元件中，形成多条布线和介于它们之间的多个接触的工艺可能变得越来越复杂和困难。
发明内容
本公开的各方面提供了通过增加栅极结构与接触之间的接触面积而具有改善的可靠性的半导体存储器件。
根据本公开的一些实施例，提供了一种半导体存储器件，其可以包括衬底，所述衬底包括单元区域和围绕所述单元区域限定的外围区域。栅极结构可以位于所述衬底上，所述栅极结构包括包含多晶硅的第一导电层、位于所述第一导电层上的第二导电层、位于所述第二导电层上的第三导电层和位于所述第三导电层上的覆盖层。所述第一导电层、所述第二导电层和所述第三导电层可以包括不同的材料。间隔物可以位于所述第一导电层、所述第二导电层、所述第三导电层和所述覆盖层中的每一者的侧壁上，并且第一接触可以延伸穿过所述覆盖层并且延伸到所述第三导电层中。所述第一接触可以与所述第二导电层接触并且与所述第一导电层分开，并且所述第一接触可以包括位于所述第三导电层内部的第一部分和位于所述覆盖层内部的第二部分。所述第一接触的所述第一部分在第一水平方向上的宽度可以大于所述第一接触的所述第二部分在所述第一水平方向上的宽度。
根据本公开的一些实施例，提供了一种半导体存储器件，其可以包括衬底，所述衬底包括单元区域和围绕所述单元区域限定的外围区域。栅极结构可以位于所述衬底的所述单元区域上并且可以在第一水平方向上延伸。所述栅极结构可以包括顺序地堆叠的第一导电层、第二导电层和第三导电层以及位于所述第三导电层上的覆盖层，并且所述第一导电层可以包括多晶硅。位线接触可以与所述栅极结构的所述第二导电层接触，并且可以延伸穿过所述第一导电层并延伸到所述衬底中。第一接触可以延伸穿过所述覆盖层并且延伸到所述第三导电层中，其中，所述第一接触与所述第二导电层接触并且与所述第一导电层分开。所述第一接触可以包括位于所述第三导电层中的第一部分和位于所述覆盖层中的第二部分。所述第一接触的所述第一部分在所述第一水平方向上的宽度可以大于所述第一接触的所述第二部分在所述第一水平方向上的宽度。
根据本公开的一些实施例，提供了一种半导体存储器件，其可以包括衬底，所述衬底包括单元区域和围绕所述单元区域限定的外围区域。栅极结构可以位于所述衬底的所述外围区域上，所述栅极结构包括栅极绝缘层、包含多晶硅的第一导电层、位于所述第一导电层上的第二导电层、位于所述第二导电层上的第三导电层、位于所述第三导电层上的覆盖层以及间隔物，所述间隔物与所述栅极绝缘层、所述第一导电层、所述第二导电层、所述第三导电层和所述覆盖层中的每一者的侧壁接触。接触可以延伸穿过所述覆盖层并且延伸到所述第三导电层中。所述接触可以与所述第二导电层接触，与所述第一导电层分开，并且可以包括位于所述第三导电层中的第一部分和位于所述覆盖层中的第二部分。所述接触的所述第一部分在水平方向上的宽度可以大于所述接触的所述第二部分在所述水平方向上的宽度。
根据本公开的一些实施例，提供了一种半导体存储器件，其可以包括衬底，所述衬底包括单元区域和围绕所述单元区域限定的外围区域。单元栅电极可以位于所述衬底的所述单元区域内，所述单元栅电极可以包括氮化钛(TiN)。单元栅极覆盖导电层可以位于所述单元栅电极上，并且可以包括多晶硅。单元栅极覆盖层可以在所述单元栅电极上覆盖所述单元栅极覆盖导电层的侧壁和上表面，并且可以与所述单元栅电极的上表面接触。接触可以延伸穿过所述单元栅极覆盖层并且延伸到所述单元栅电极中。所述接触可以在水平方向上与所述单元栅极覆盖导电层间隔开，并且所述接触可以包括位于所述单元栅电极中的第一部分和位于所述单元栅极覆盖层中的第二部分。所述接触的所述第一部分在所述水平方向上的宽度可以大于所述接触的所述第二部分在所述水平方向上的宽度。
然而，本公开的各方面不限于在本文中阐述的那些方面。通过参考下面给出的对本公开的详细描述，本公开的以上和其他方面对于本公开所属领域的普通技术人员将变得更加清楚。
附图说明
通过参考附图详细描述本公开的示例性实施例，本公开的以上以及其他方面和特征将变得更加清楚，在附图中：
图1是用于描述根据本公开的一些示例性实施例的半导体存储器件的单元区域的示意性布局图；
图2是包括图1的单元区域的半导体存储器件的示意性布局图；
图3是用于描述图1的字线和有源区的布局图；
图4是沿着图1的线A-A截取的截面图；
图5是沿着图1的线B-B截取的截面图；
图6是沿着图2的线C-C截取的截面图；
图7是图6的区域R1的放大图；
图8是沿着图2的线D-D截取的截面图；
图9是图8的区域R2的放大图；
图10是沿着图2的线E-E截取的截面图；
图11是图10的区域R3的放大图；
图12至图25是用于描述根据本公开的一些示例性实施例的制造半导体存储器件的方法的中间步骤图；
图26至图28是用于描述根据本公开的一些示例性实施例的半导体存储器件的放大图；
图29至图31是用于描述根据本公开的一些示例性实施例的半导体存储器件的放大图；
图32是用于描述根据本公开的一些示例性实施例的半导体存储器件的布局图；
图33是用于描述根据本公开的一些示例性实施例的半导体存储器件的立体图；
图34是沿着图32的线F-F和线G-G截取的截面图；
图35是用于描述根据本公开的一些示例性实施例的半导体存储器件的布局图；
图36是用于描述根据本公开的一些示例性实施例的半导体存储器件的立体图。
具体实施方式
在下文中，将参考图1至图11描述根据本公开的一些示例性实施例的半导体存储器件。
图1是用于描述根据本公开的一些示例性实施例的半导体存储器件的单元区域的示意性布局图。图2是包括图1的单元区域的半导体存储器件的示意性布局图。图3是用于描述图1的字线和有源区的布局图。图4是沿着图1的线A-A截取的截面图。图5是沿着图1的线B-B截取的截面图。图6是沿着图2的线C-C截取的截面图。图7是图6的区域R1的放大图。图8是沿着图2的线D-D截取的截面图。图9是图8的区域R2的放大图。图10是沿着图2的线E-E截取的截面图。图11是图10的区域R3的放大图。
作为参考，图6可以是在单元区域分隔层22中沿着图1的位线BL截取的截面图。图7可以是在单元区域分隔层22中沿着图1的字线WL截取的截面图。图8可以是外围区域的晶体管形成区域的示例性截面图。
参考图1至图3，根据一些示例性实施例的半导体存储器件可以包括单元区域20、单元区域分隔层22和外围区域24。
单元区域分隔层22可以沿着单元区域20的外围形成。单元区域分隔层22可以将单元区域20与外围区域24分开。外围区域24可以围绕单元区域20限定。
单元区域20可以包括多个单元有源区ACT。单元有源区ACT可以由形成在衬底(图4中的100)中的单元元件分隔层(图4中的105)限定。随着半导体存储器件的设计规则减小，单元有源区ACT之间的节距或距离可以减小。在一些实施例中，单元有源区ACT可以是对角线或斜线的条形状，如图所示。例如，单元有源区ACT可以在第三水平方向D3上延伸。
多个栅电极可以在第一水平方向D1上横跨单元有源区ACT。多个栅电极可以彼此平行地延伸。多个栅电极可以是例如多条字线WL。字线WL可以以相等的间隔隔开或布置。字线WL的宽度或字线WL之间的间隔可以根据设计规则来确定。
如在图3中看到的，每个单元有源区ACT可以被在第一水平方向D1上延伸的两条字线WL分成三个部分。单元有源区ACT可以包括存储连接区域103b和位线连接区域103a。位线连接区域103a可以位于单元有源区ACT的中心部分处，并且存储连接区域103b可以位于单元有源区ACT的端部处。
在与字线WL正交的第二水平方向D2上延伸的多条位线BL可以位于字线WL上。多条位线BL可以在第二水平方向D2上彼此平行地延伸。位线BL可以以相等的间隔隔开或布置。位线BL的宽度或位线BL之间的间隔可以根据设计规则来确定。
根据本公开的一些示例性实施例的半导体存储器件可以包括形成在单元有源区ACT上的各种接触布置。各种接触布置可以包括例如直接接触DC、掩埋接触BC和着陆焊盘LP。
这里，直接接触DC可以指将单元有源区ACT电连接到位线BL的接触。掩埋接触BC可以指将单元有源区ACT连接到电容器的下电极(图4中的191)的接触。由于布置结构，掩埋接触BC与单元有源区ACT之间的接触面积可以是小的。因此，可以引入导电着陆焊盘LP以增加与单元有源区ACT的接触面积并且增加与电容器的下电极(图4中的191)的接触面积。
着陆焊盘LP也可以位于单元有源区ACT和掩埋接触BC之间，并且也可以位于掩埋接触BC和电容器的下电极(图4中的191)之间。在根据一些示例性实施例的半导体存储器件中，着陆焊盘LP可以位于掩埋接触BC和电容器的下电极之间。通过引入着陆焊盘LP来增加接触面积，可以减小单元有源区ACT和电容器的下电极之间的接触电阻。
直接接触DC可以连接到位线连接区域103a。掩埋接触BC可以连接到存储连接区域103b。因为掩埋接触BC设置在单元有源区ACT的两个端部处，所以着陆焊盘LP可以与单元有源区ACT的两个端部相邻，并且可以与掩埋接触BC部分地交叠。换言之，掩埋接触BC可以形成为在两条相邻的字线WL之间和两条相邻的位线BL之间与单元有源区ACT和单元元件分隔层(图4中的105)交叠。
字线WL可以形成在掩埋在衬底100中的结构中。字线WL可以在直接接触DC或掩埋接触BC之间跨单元有源区ACT延伸。如图所示，两条字线WL可以跨一个单元有源区ACT延伸。因为单元有源区ACT沿着第三水平方向D3延伸，所以字线WL可以与单元有源区ACT具有小于90度的角度。
直接接触DC和掩埋接触BC可以对称地布置或设置。因此，直接接触DC和掩埋接触BC可以在第一水平方向D1和第二水平方向D2上设置在一条直线上。同时，与直接接触DC和掩埋接触BC不同，着陆焊盘LP可以在位线BL延伸的第二水平方向D2上以Z字形形状设置。另外，着陆焊盘LP可以与每个位线BL的在字线WL延伸的第一水平方向D1上的同一侧部分交叠。例如，第一线的每个着陆焊盘LP可以与对应的位线BL的左侧交叠，并且第二线的每个着陆焊盘LP可以与对应的位线BL的右侧交叠。
参考图1至图11，根据本公开的一些示例性实施例的半导体存储器件可以包括多个单元栅极结构110、多个位线栅极结构140ST、多个存储接触120、信息存储部分190和外围栅极结构240ST。
衬底100可以包括单元区域20、单元区域分隔层22和外围区域24。在一些实施例中，衬底100可以是硅衬底或绝缘体上硅(SOI)。在一些实施例中，衬底100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓和/或锑化镓，但是本公开不限于此。
多个单元栅极结构110、多个位线栅极结构140ST、多个存储接触120和信息存储部分190可以设置在单元区域20中。外围栅极结构240ST可以设置在外围区域24中。
单元元件分隔层105可以形成在单元区域20的衬底100中。单元元件分隔层105可以具有浅沟槽隔离(STI)结构，其具有优异的元件分隔特性。单元元件分隔层105可以在单元区域20中限定单元有源区ACT。由单元元件分隔层105限定的单元有源区ACT可以具有包括短轴和长轴的长岛形状，如图1所示。单元有源区ACT可以具有倾斜形状以相对于形成在单元元件分隔层105中的字线WL具有小于90度的角度。另外，单元有源区ACT可以具有倾斜形状，以相对于形成在单元元件分隔层105上的位线BL具有小于90度的角度。
具有STI结构的单元边界分隔膜(未示出)也可以形成在单元区域分隔层22中。单元区域20可以由单元区域分隔层22限定。单元元件分隔层105和单元区域分隔层22可以均包括例如氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种，但是本公开不限于此。虽然在附图中示出了单元元件分隔层105和单元区域分隔层22中的每一者形成为单个绝缘膜，但是这仅是为了便于说明，并且本公开不限于此。根据单元元件分隔层105和单元区域分隔层22的宽度，单元元件分隔层105和单元区域分隔层22中的每一者也可以形成为单个绝缘膜，或者形成为多个绝缘膜。
尽管在图6和图8中示出了单元元件分隔层105的上表面、衬底100的上表面和单元区域分隔层22的上表面均形成在同一平面上，但这仅是为了便于说明，本公开不限于此。
单元栅极结构110可以形成在衬底100和单元元件分隔层105中。单元栅极结构110可以跨单元元件分隔层105和由单元元件分隔层105限定的单元有源区ACT形成。单元栅极结构110可以包括形成在衬底100和单元元件分隔层105中的单元栅极沟槽115、单元栅极绝缘层111、单元栅电极112、单元栅极覆盖层113和单元栅极覆盖导电层114。这里，单元栅电极112可以对应于字线WL。在一些实施例中，并且与图1至图11所示的相反，单元栅极结构110可以不包括单元栅极覆盖导电层114。
单元栅极绝缘层111可以沿着单元栅极沟槽115的侧壁和底表面延伸。单元栅极绝缘层111可以沿着单元栅极沟槽115的至少一部分的轮廓延伸。单元栅极绝缘层111可以包括例如氧化硅、氮化硅、氮氧化硅或介电常数高于氧化硅的介电常数的高k材料中的至少一种。高k材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和/或它们的组合中的至少一种。
单元栅电极112可以形成在单元栅极绝缘层111上。单元栅电极112可以填充单元栅极沟槽115的一部分。单元栅极覆盖导电层114可以沿着单元栅电极112的上表面延伸。尽管在图8中示出了单元栅极覆盖导电层114不覆盖单元栅电极112的上表面的一部分，但是本公开不限于此。
单元栅电极112可以包括金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂的半导体材料、导电金属氮氧化物和导电金属氧化物中的至少一种。单元栅电极112可以包括例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx和/或它们的组合中的至少一种，但是本公开不限于此。单元栅极覆盖导电层114可以包括例如多晶硅或多晶硅锗，但是本公开不限于此。
单元栅极覆盖层113可以位于单元栅电极112和单元栅极覆盖导电层114上。在一些实施例中，单元栅极覆盖层113可以填充单元栅极沟槽115的在形成单元栅电极112和单元栅极覆盖导电层114之后剩余的部分。尽管示出了单元栅极绝缘层111沿着单元栅极覆盖层113的侧壁延伸，但是本公开不限于此。单元栅极覆盖层113可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和/或它们的组合中的至少一种。
虽然未示出，但是可以在单元栅极结构110的至少一侧形成杂质掺杂区。杂质掺杂区可以是晶体管的源极/漏极区。
位线栅极结构140ST可以包括单元导电线140和单元线覆盖层144。单元导电线140可以形成在其中形成有单元栅极结构110的衬底100以及单元元件分隔层105上。单元导电线140可以与单元元件分隔层105和由单元元件分隔层105限定的单元有源区ACT相交。单元导电线140可以形成为与单元栅极结构110相交。这里，单元导电线140可以对应于位线BL。
单元导电线140可以为多个膜。单元导电线140可以包括例如第一单元导电层141、第二单元导电层142和第三单元导电层143。第一单元导电层141、第二单元导电层142和第三单元导电层143可以顺序地堆叠在衬底100和单元元件分隔层105上。单元导电线140被示出为三层，但是本公开不限于此。
第一单元导电层141、第二单元导电层142和第三单元导电层143可以包括不同的材料。第一单元导电层141可以包括例如掺杂的半导体材料。例如，第一单元导电层141可以包括多晶硅。在一些其他示例性实施例中，第一单元导电层141可以包括例如氧化硅、氮化硅、氮氧化硅或介电常数高于氧化硅的介电常数的高k材料中的至少一种。
第二单元导电层142可以包括例如导电硅化物化合物和导电金属氮化物中的至少一种。例如，第二单元导电层142可以包括氮化钛硅(TiSiN)。第三单元导电层143可以包括例如金属和金属合金中的至少一种。例如，第三单元导电层143可以包括钨(W)。
位线接触146可以形成在单元导电线140和衬底100之间。即，单元导电线140可以形成在位线接触146上。例如，位线接触146可以与第二单元导电层142接触。位线接触146可以延伸穿过第一单元导电层141并且延伸到衬底100中。例如，位线接触146可以形成在单元导电线140与具有长条形状和/或岛形状的单元有源区ACT的中心部分相交的点处。位线接触146可以形成在位线连接区域103a与单元导电线140之间。
位线接触146可以将单元导电线140与衬底100彼此电连接。这里，位线接触146可以对应于直接接触DC。位线接触146可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物和/或金属中的至少一种。
在图4中，在与位线接触146的上表面交叠的区域中，单元导电线140可以包括第二单元导电层142和第三单元导电层143。在不与位线接触146的上表面交叠的区域中，单元导电线140可以包括第一单元导电层141、第二单元导电层142和第三单元导电层143。
单元线覆盖层144可以位于单元导电线140上。单元线覆盖层144可以沿着单元导电线140的上表面在第二水平方向D2上延伸。单元线覆盖层144可以包括例如氮化硅、氮氧化硅、碳氮化硅和/或碳氮氧化硅中的至少一种。尽管在附图中示出了单元线覆盖层144是单个膜，但是本公开不限于此。
单元绝缘层130可以形成在衬底100和单元元件分隔层105上。单元绝缘层130可以在其上未形成有位线接触146的区域上位于衬底100和单元元件分隔层105上。在一些实施例中，单元绝缘层130可以位于在第一水平方向D1上相邻的位线接触146之间。单元绝缘层130可以位于衬底100与单元导电线140之间并且位于单元元件分隔层105与单元导电线140之间。
单元绝缘层130可以是单层，但是如图所示，单元绝缘层130也可以是包括第一单元绝缘层131和第二单元绝缘层132的多层。例如，第一单元绝缘层131可以包括氧化硅膜，并且第二单元绝缘层132可以包括氮化硅层，但是本公开不限于此。
单元缓冲层101可以位于单元绝缘层130与单元区域分隔层22之间。单元缓冲层101可以包括例如氧化硅膜，但是本公开不限于此。
单元线间隔物150可以位于单元导电线140和单元线覆盖层144的侧壁上。单元线间隔物150可以与第一单元导电层141、第二单元导电层142、第三单元导电层143和单元线覆盖层144中的每一者的侧壁接触。在单元导电线140的其中形成有位线接触146的部分中，单元线间隔物150可以形成在衬底100和单元元件分隔层105上。单元线间隔物150可以位于单元导电线140的侧壁、单元线覆盖层144的侧壁和位线接触146的侧壁上。
在单元导电线140的其中未形成位线接触146的部分中，单元线间隔物150可以位于单元绝缘层130上。单元线间隔物150可以位于单元导电线140的侧壁和单元线覆盖层144的侧壁上。
单元线间隔物150可以为单层，但是如图所示，单元线间隔物150可以为包括第一单元线间隔物151、第二单元线间隔物152、第三单元线间隔物153和第四单元线间隔物154的多层。例如，第一单元线间隔物151、第二单元线间隔物152、第三单元线间隔物153和第四单元线间隔物154可以包括例如氧化硅膜、氮化硅膜、氮氧化硅(SiON)膜、碳氮氧化硅(SiOCN)膜、空气和/或它们的组合中的一种，但是本公开不限于此。
例如，第二单元线间隔物152可以不设置在单元绝缘层130上，而是可以设置在位线接触146的侧壁上。在图8中，在单元栅极结构110的上表面上，第四单元线间隔物154可以沿着在第一水平方向D1上相邻的单元导电线140的侧壁和单元栅极覆盖层113的上表面延伸。
在图6中，位线栅极结构140ST可以在长度上在第二水平方向D2上延伸，并且其相对较长的侧壁(或长侧壁)在第二水平方向D2上延伸。位线栅极结构140ST可以包括限定在单元区域分隔层22上的相对较短的侧壁(或短侧壁)。第一单元边界间隔物246_1可以位于位线栅极结构140ST的短侧壁上。即，单元线间隔物150可以位于位线栅极结构140ST的侧壁当中的在长度上在第二水平方向D2上延伸的长侧壁上。第一单元边界间隔物246_1可以与第一单元导电层141、第二单元导电层142、第三单元导电层143和单元线覆盖层144中的每一者的侧壁接触。
在图8中，虚设位线栅极结构140ST_1可以位于单元区域分隔层22上。虚设位线栅极结构140ST_1可以具有与位线栅极结构140ST相同的结构。即，虚设位线栅极结构140ST_1可以包括单元导电线140和单元线覆盖层144。
第一单元线间隔物151和第三单元线间隔物153可以形成在虚设位线栅极结构140ST_1的面向位线栅极结构140ST的第一侧壁上。第二单元边界间隔物246_2可以位于虚设位线栅极结构140ST_1的在第一水平方向D1上与第一侧壁相对的第二侧壁上。第二单元边界间隔物246_2可以与第一单元导电层141、第二单元导电层142、第三单元导电层143和单元线覆盖层144中的每一者的侧壁接触。
第二单元边界间隔物246_2和第一单元边界间隔物246_1可以与稍后描述的外围间隔物245、第一阻挡间隔物245_1和第二阻挡间隔物245_2以相同的水平形成。在本文中，术语“相同的水平”可以指通过相同的制造工艺形成。
围栏图案170可以位于衬底100和单元元件分隔层105上。围栏图案170可以形成为与形成在衬底100中的单元栅极结构110以及单元元件分隔层105交叠。围栏图案170可以位于在第二水平方向D2上延伸的位线栅极结构140ST之间。围栏图案170可以包括例如氧化硅、氮化硅、氮氧化硅和/或它们的组合中的至少一种。
存储接触120可以位于在第一水平方向D1上彼此相邻的单元导电线140之间。存储接触120可以位于在第二水平方向D2上彼此相邻的围栏图案170之间。存储接触120可以在彼此相邻的单元导电线140之间与衬底100和单元元件分隔层105交叠。
存储接触120可以连接到单元有源区ACT的存储连接区域103b。这里，存储接触120可以对应于掩埋接触BC。存储接触120可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物和/或金属中的至少一种。
存储焊盘160可以形成在存储接触120上。存储焊盘160可以电连接到存储接触120。这里，存储焊盘160可以对应于着陆焊盘LP。存储焊盘160可以与位线栅极结构140ST的上表面的一部分交叠。存储焊盘160可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种。
存储焊盘间隔物160SP可以位于存储接触120上。存储焊盘间隔物160SP可以位于存储焊盘160与位线栅极结构140ST之间以及存储焊盘160与围栏图案170之间。在一些实施例中，并且与附图所示的相反，可以省略存储焊盘间隔物160SP。存储焊盘间隔物160SP可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜和/或碳氮化硅(SiCN)膜中的至少一种。
焊盘分隔绝缘层180可以形成在存储焊盘160和位线栅极结构140ST上。例如，焊盘分隔绝缘层180可以位于单元线覆盖层144上。焊盘分隔绝缘层180可以限定存储焊盘160的形成多个隔离区域的区域。另外，焊盘分隔绝缘层180可以不覆盖存储焊盘160的上表面。
焊盘分隔绝缘层180可以包括绝缘材料，以将多个存储焊盘160彼此电隔离。例如，焊盘分隔绝缘层180可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜和/或碳氮化硅膜中的至少一种。
第一蚀刻停止层292可以位于焊盘分隔绝缘层180和存储焊盘160上。第一蚀刻停止层292不仅可以延伸到单元区域20，而且可以延伸到外围区域24。第一蚀刻停止层292可以包括氮化硅膜、碳氮化硅膜、氮化硼硅膜(SiBN)、氮氧化硅膜和/或碳氧化硅膜中的至少一种。
信息存储部分190可以位于存储焊盘160上。信息存储部分190可以电连接到存储焊盘160。信息存储部分190的一部分可以位于第一蚀刻停止层292中。信息存储部分190可以包括例如电容器，但是本公开不限于此。信息存储部分190可以包括第一下电极191、第一电容器电介质层192和第一上电极193。
第一下电极191可以位于存储焊盘160上。尽管示出了第一下电极191具有柱形状，但是本公开不限于此。在一些其他示例性实施例中，第一下电极191可以具有圆柱形状。第一电容器电介质层192可以形成在第一下电极191上。第一电容器电介质层192可以沿着第一下电极191的轮廓形成。第一上电极193可以形成在第一电容器电介质层192上。第一上电极193可以围绕第一下电极191的外侧壁。
第一电容器电介质层192可以位于与第一上电极193垂直交叠的部分处。然而，本公开不限于此。在一些其他示例性实施例中，第一电容器电介质层192可以包括与第一上电极193垂直交叠的第一部分和不与第一上电极193垂直交叠的第二部分。即，第一电容器电介质层192的第二部分可以是未被第一上电极193覆盖的部分。
第一下电极191和第一上电极193中的每一者可以包括例如掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌、氮化钨等)、金属(例如，钌、铱、钛、钽等)、导电金属氧化物(例如，氧化铱、氧化铌等)等。然而，本公开不限于此。
第一电容器电介质层192可以包括例如氧化硅、氮化硅、氮氧化硅、高k材料和/或它们的组合中的一种，但是本公开不限于此。在一些示例性实施例中，第一电容器电介质层192可以包括其中氧化锆、氧化铝和氧化锆顺序地堆叠的堆叠膜结构。在一些其他示例性实施例中，第一电容器电介质层192可以包括包含铪(Hf)的电介质膜。在一些其他示例性实施例中，第一电容器电介质层192可以具有铁电材料膜和顺电材料膜的堆叠膜结构。
外围元件分隔层26可以形成在外围区域24的衬底100中。外围元件分隔层26可以在外围区域24中限定外围有源区。尽管示出了外围元件分隔层26的上表面与衬底100的上表面在同一平面上或在同一平面处，但是本公开不限于此。外围元件分隔层26可以包括例如氧化硅膜、氮化硅膜和/或氮氧化硅膜中的至少一种，但是本公开不限于此。
外围栅极结构240ST可以位于外围区域24中的衬底100上。外围栅极结构240ST可以位于由外围元件分隔层26限定的外围有源区上。外围栅极结构240ST可以包括顺序地堆叠在衬底100上的外围栅极绝缘层230、外围栅极导电层240和外围覆盖层244。外围栅极结构240ST可以包括位于外围栅极导电层240的侧壁和外围覆盖层244的侧壁上的外围间隔物245。外围间隔物245可以与外围栅极绝缘层230、外围栅极导电层240和外围覆盖层244中的每一者的侧壁接触。即，外围间隔物245可以与第一外围导电层241、第二外围导电层242和第三外围导电层243中的每一者的侧壁接触。
尽管示出了两个外围栅极结构240ST在彼此相邻的外围元件分隔层26之间，但是这可以是为了便于说明，并且本公开不限于此。
如在图6中看到的，第一阻挡栅极结构240ST_1可以位于单元区域20和外围区域24之间。尽管示出了第一阻挡栅极结构240ST_1的一部分与单元区域分隔层22交叠，但是本公开不限于此。第一阻挡栅极结构240ST_1可以是在第二水平方向D2上最靠近在第二水平方向D2上延伸的位线栅极结构140ST的导电结构。
第一阻挡栅极结构240ST_1可以包括顺序地堆叠在衬底100上的第一阻挡栅极绝缘层230_1、第一阻挡导电线240_1和第一阻挡覆盖层244_1。第一阻挡栅极结构240ST_1可以包括位于第一阻挡导电线240_1的侧壁和第一阻挡覆盖层244_1的侧壁上的第一阻挡间隔物245_1。第一阻挡间隔物245_1可以与第一阻挡栅极绝缘层230_1、第一阻挡导电线240_1和第一阻挡覆盖层244_1中的每一者的侧壁接触。
第一阻挡导电线240_1可以包括第一-第一阻挡导电层241_1、第二-第一阻挡导电层242_1和第三-第一阻挡导电层243_1，其在本文中可以被称为第一_第一阻挡导电层241_1、第一_第二阻挡导电层242_1和第一_第三阻挡导电层243_1。第一_第一阻挡导电层241_1、第一_第二阻挡导电层242_1和第一_第三阻挡导电层243_1可以顺序地堆叠在第一阻挡栅极绝缘层230_1上。第一阻挡栅极绝缘层230_1与第一阻挡覆盖层244_1之间的第一阻挡导电线240_1的堆叠膜结构可以与外围栅极导电层240的堆叠膜结构相同。
如在图8中看到的，第二阻挡栅极结构240ST_2可以位于单元区域20和外围区域24之间。尽管示出了第二阻挡栅极结构240ST_2的一部分与单元区域分隔层22交叠，但是本公开不限于此。第二阻挡栅极结构240ST_2可以是在第一水平方向D1上最靠近虚设位线栅极结构140ST_1的导电结构。
第二阻挡栅极结构240ST_2可以包括顺序地堆叠在衬底100上的第二阻挡栅极绝缘层230_2、第二阻挡导电线240_2和第二阻挡覆盖层244_2。第二阻挡栅极结构240ST_2可以包括位于第二阻挡导电线240_2的侧壁和第二阻挡覆盖层244_2的侧壁上的第二阻挡间隔物245_2。第二阻挡间隔物245_2可以与第二阻挡栅极绝缘层230_2、第二阻挡导电线240_2和第二阻挡覆盖层244_2中的每一者的侧壁接触。
第二阻挡导电线240_2可以包括第一-第二导电阻挡层241_2、第二-第二导电阻挡层242_2和第三-第二导电阻挡层243_2，其在本文中可以被称为第二_第一阻挡导电层241_2、第二_第二阻挡导电层242_2和第二_第三阻挡导电层243_2。第二_第一阻挡导电层241_2、第二_第二阻挡导电层242_2和第二_第三阻挡导电层243_2可以顺序地堆叠在第二阻挡栅极绝缘层230_2上。第二阻挡栅极绝缘层230_2与第二阻挡覆盖层244_2之间的第二阻挡导电线240_2的堆叠膜结构可以与外围栅极导电层240的堆叠膜结构相同。
外围栅极结构240ST、第一阻挡栅极结构240ST_1和第二阻挡栅极结构240ST_2可以以相同的水平形成。外围栅极导电层240、第一阻挡导电线240_1和第二阻挡导电线240_2可以具有与单元导电线140相同的堆叠结构。例如，外围栅极导电层240的厚度可以与单元导电线140的厚度相同。
第一外围导电层241、第一_第一阻挡导电层241_1和第二_第一阻挡导电层241_2中的每一者可以包括与第一单元导电层141相同的材料。第二外围导电层242、第一_第二阻挡导电层242_1和第二_第二阻挡导电层242_2中的每一者可以包括与第二单元导电层142相同的材料。第三外围导电层243、第一_第三阻挡导电层243_1和第二_第三阻挡导电层243_2中的每一者可以包括与第三单元导电层143相同的材料。
例如，第一外围导电层241、第二外围导电层242和第三外围导电层243可以包括不同的材料。第一外围导电层241、第一_第一阻挡导电层241_1和第二_第一阻挡导电层241_2中的每一者可以包括例如掺杂的半导体材料。例如，第一外围导电层241、第一_第一阻挡导电层241_1和第二_第一阻挡导电层241_2中的每一者可以包括多晶硅。在一些其他示例性实施例中，第一外围导电层241、第一_第一阻挡导电层241_1和第二_第一阻挡导电层241_2中的每一者可以包括例如氧化硅、氮化硅、氮氧化硅和/或介电常数高于氧化硅的介电常数的高k材料中的至少一种。
第二外围导电层242、第一_第二阻挡导电层242_1和第二_第二阻挡导电层242_2中的每一者可以包括例如导电硅化物化合物和/或导电金属氮化物中的至少一种。例如，第二外围导电层242、第一_第二阻挡导电层242_1和第二_第二阻挡导电层242_2中的每一者可以包括氮化钛硅(TiSiN)。第三外围导电层243、第一_第三阻挡导电层243_1和第二_第三阻挡导电层243_2中的每一者可以包括例如金属和/或金属合金中的至少一种。例如，第三外围导电层243、第一_第三阻挡导电层243_1和第二_第三阻挡导电层243_2中的每一者可以包括钨(W)。
外围栅极绝缘层230、第一阻挡栅极绝缘层230_1和第二阻挡栅极绝缘层230_2中的每一者可以包括相同的材料。外围栅极绝缘层230、第一阻挡栅极绝缘层230_1和第二阻挡栅极绝缘层230_2中的每一者可以包括例如氧化硅、氮化硅、氮氧化硅或介电常数高于氧化硅的介电常数的高k材料。
外围间隔物245、第一阻挡间隔物245_1和第二阻挡间隔物245_2中的每一者可以包括相同的材料。外围间隔物245、第一阻挡间隔物245_1和第二阻挡间隔物245_2中的每一者可以包括例如氮化硅、氮氧化硅、氧化硅、碳氮化硅、碳氮氧化硅和/或它们的组合中的至少一种。尽管示出了外围间隔物245、第一阻挡间隔物245_1和第二阻挡间隔物245_2中的每一者是单个膜，但是这可以是为了便于说明，并且本公开不限于此。外围间隔物245、第一阻挡间隔物245_1和第二阻挡间隔物245_2中的每一者可以是多个膜。
外围覆盖层244、第一阻挡覆盖层244_1和第二阻挡覆盖层244_2中的每一者可以包括相同的材料。外围覆盖层244、第一阻挡覆盖层244_1和第二阻挡覆盖层244_2中的每一者可以包括例如氮化硅、氮氧化硅和氧化硅中的至少一种。
第二蚀刻停止层250可以位于衬底100上。第二蚀刻停止层250可以分别沿着外围栅极结构240ST的轮廓、第一阻挡栅极结构240ST_1的轮廓和第二阻挡栅极结构240ST_2的轮廓形成。第二蚀刻停止层250可以沿着第一单元边界间隔物246_1和第二单元边界间隔物246_2中的每一者的侧壁延伸。第二蚀刻停止层250可以包括例如氮化硅、氮氧化硅、碳氮化硅和/或碳氮氧化硅中的至少一种。
第一外围层间绝缘层290可以位于第二蚀刻停止层250上。第一外围层间绝缘层290可以围绕外围栅极结构240ST。
单元层间绝缘层295可以位于第二蚀刻停止层250上。例如，单元层间绝缘层295可以位于单元区域分隔层22上。单元层间绝缘层295可以位于第一阻挡栅极结构240ST_1和位线栅极结构140ST之间以及第二阻挡栅极结构240ST_2和虚设位线栅极结构140ST_1之间。单元层间绝缘层295可以位于在第二水平方向D2上面对的单元导电线140和第一阻挡导电线240_1之间，并且位于在第一水平方向D1上面对的第二阻挡导电线240_2和虚设位线栅极结构140ST_1的单元导电线之间。单元层间绝缘层295可以围绕位线栅极结构140ST和虚设位线栅极结构140ST_1。
第一外围层间绝缘层290和单元层间绝缘层295可以以相同的水平形成。例如，第一外围层间绝缘层290的上表面、单元层间绝缘层295的上表面和第二蚀刻停止层250的最上表面均可以形成在同一平面上。然而，本公开不限于此。第一外围层间绝缘层290和单元层间绝缘层295可以包括相同的材料。第一外围层间绝缘层290和单元层间绝缘层295可以包括例如氧化物类绝缘材料。
在一些实施例中，并且如在图10中看到的，外围栅极结构240ST可以包括第一外围栅极结构和第二外围栅极结构。第一外围栅极结构和第二外围栅极结构可以位于相邻的外围元件分隔层26之间。第一外围栅极结构可以与第二外围栅极结构间隔开。另外，外围栅极结构240ST可以包括与第一外围栅极结构间隔开的第三外围栅极结构，而外围元件分隔层26介于第三外围栅极结构与第一外围栅极结构之间。第一外围栅极结构、第二外围栅极结构和第三外围栅极结构中的每一者可以包括外围栅极绝缘层230、外围栅极导电层240、外围覆盖层244和外围间隔物245。
插入层间绝缘层291可以位于位线栅极结构140ST、外围栅极结构240ST、第一阻挡栅极结构240ST_1、第二阻挡栅极结构240ST_2、第二蚀刻停止层250、第一外围层间绝缘层290和单元层间绝缘层295上。插入层间绝缘层291可以覆盖位线栅极结构140ST、外围栅极结构240ST、第一阻挡栅极结构240ST_1、第二阻挡栅极结构240ST_2、第二蚀刻停止层250、第一外围层间绝缘层290和单元层间绝缘层295。
插入层间绝缘层291可以包括与第一外围层间绝缘层290和单元层间绝缘层295的材料不同的材料。插入层间绝缘层291可以包括例如氮化物类绝缘材料。例如，插入层间绝缘层291可以包括氮化硅。
在图6和图7中，第一接触CB1可以位于位线栅极结构140ST上。第一接触CB1可以在垂直方向D4上延伸穿过插入层间绝缘层291和第二蚀刻停止层250，并且可以连接到位线栅极结构140ST。这里，垂直方向D4可以被定义为与第一水平方向D1、第二水平方向D2和第三水平方向D3中的每一者垂直的方向。第一接触CB1的上表面可以形成在与插入层间绝缘层291的上表面相同的平面上，但是本公开不限于此。
第一接触CB1可以在垂直方向D4上延伸穿过单元线覆盖层144并且延伸到第三单元导电层143中。第一接触CB1可以与第二单元导电层142接触。例如，第一接触CB1可以与第二单元导电层142的最上表面接触。第一接触CB1可以不延伸到第一单元导电层141中。即，第一接触CB1可以不与第一单元导电层141接触，或者第一接触CB1可以与第一单元导电层141分开或间隔开。
第一接触CB1可以包括布置在第三单元导电层143中或内部的第一部分CB1_1和布置在单元线覆盖层144中或内部的第二部分CB1_2。第一接触CB1的第一部分CB1_1可以与第二单元导电层142的最上表面接触。第一接触CB1的第二部分CB1_2可以连接到第一接触CB1的第一部分CB1_1。
第一接触CB1的第一部分CB1_1的侧壁可以在第二水平方向D2上凸出地突出。具体地，第一接触CB1的第一部分CB1_1的两个侧壁可以从第一接触CB1的第一部分CB1_1的中心部分在侧向方向上凸出地突出。
例如，第一接触CB1的第一部分CB1_1在第二水平方向D2上的宽度W1可以大于第一接触CB1的第二部分CB1_2在第二水平方向D2上的宽度W2。这里，第一接触CB1的第二部分CB1_2在第二水平方向D2上的宽度W2可以被定义为第一接触CB1的第一部分CB1_1与第一接触CB1的第二部分CB1_2之间的边界线处的宽度。在一些实施例中，第一接触CB1的第一部分CB1_1在第二水平方向D2上的宽度W1可以是第一接触CB1的第一部分CB1_1在第二水平方向D2上的最大宽度。
第一接触CB1可以包括第一阻挡层CB1a和第一填充层CB1b。第一阻挡层CB1a可以形成第一接触CB1的侧壁和底表面。即，第一阻挡层CB1a可以与第二单元导电层142的最上表面接触。第一阻挡层CB1a可以包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)和/或铑(Rh)中的至少一种。然而，本公开不限于此。
第一填充层CB1b可以位于第一阻挡层CB1a上。第一填充层CB1b可以包括例如铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)和/或钼(Mo)中的至少一种。然而，本公开不限于此。
在图8和图9中，第二接触CB2可以位于单元栅极结构110上。第二接触CB2可以在垂直方向D4上延伸穿过插入层间绝缘层291、单元层间绝缘层295、第二蚀刻停止层250和单元绝缘层130，并且可以连接到单元栅极结构110。第二接触CB2的上表面可以形成在与插入层间绝缘层291的上表面相同的平面上，但是本公开不限于此。
第二接触CB2可以在垂直方向D4上延伸穿过单元栅极覆盖层113，并且可以延伸到单元栅电极112中。第二接触CB2可以包括布置在单元栅电极112中或内部的第一部分CB2_1和布置在单元栅极覆盖层113中或内部的第二部分CB2_2。第二接触CB2的第二部分CB2_2可以连接到第二接触CB2的第一部分CB2_1。
第二接触CB2的第一部分CB2_1的侧壁可以在第一水平方向D1上凸出地突出。具体地，第二接触CB2的第一部分CB2_1的两个侧壁可以从第二接触CB2的第一部分CB2_1的中心部分在侧向方向上凸出地突出。
例如，第二接触CB2的第一部分CB2_1在第一水平方向D1上的宽度W3可以大于第二接触CB2的第二部分CB2_2在第一水平方向D1上的宽度W4。这里，第二接触CB2的第二部分CB2_2在第一水平方向D1上的宽度W4可以被定义为第二接触CB2的第一部分CB2_1与第二接触CB2的第二部分CB2_2之间的边界线处的宽度。在一些实施例中，第二接触CB2的第一部分CB2_1在第一水平方向D1上的宽度W3可以是第二接触CB2的第一部分CB2_1在第一水平方向D1上的最大宽度。
第二接触CB2可以包括第二阻挡层CB2a和第二填充层CB2b。第二阻挡层CB2a可以形成第二接触CB2的侧壁和底表面。例如，第二阻挡层CB2a可以包括与第一阻挡层CB1a相同的材料。第二填充层CB2b可以位于第二阻挡层CB2a上。例如，第二填充层CB2b可以包括与第一填充层CB1b相同的材料。
在图10和图11中，第三接触CB3可以位于外围栅极结构240ST上。第三接触CB3可以在垂直方向D4上延伸穿过插入层间绝缘层291和第二蚀刻停止层250，并且可以连接到外围栅极结构240ST。第三接触CB3的上表面可以形成在与插入层间绝缘层291的上表面相同的平面上，但是本公开不限于此。
第三接触CB3可以在垂直方向D4上延伸穿过外围覆盖层244，并且可以延伸到第三外围导电层243中。第三接触CB3可以与第二外围导电层242接触。例如，第三接触CB3可以与第二外围导电层242的上表面接触。第三接触CB3可以不延伸到第一外围导电层241中。即，第三接触CB3可以不与第一外围导电层241接触，或者第三接触CB3可以与第一外围导电层241分开或间隔开。
例如，第三接触CB3可以包括布置在第三外围导电层243中或内部的第一部分CB3_1和布置在外围覆盖层244中或内部的第二部分CB3_2。第三接触CB3的第一部分CB3_1可以与第二外围导电层242的上表面接触。第三接触CB3的第二部分CB3_2可以连接到第三接触CB3的第一部分CB3_1。
例如，第三接触CB3的第一部分CB3_1的侧壁可以在第一水平方向D1上凸出地突出。具体地，第三接触CB3的第一部分CB3_1的两个侧壁可以从第三接触CB3的第一部分CB3_1的中心部分在侧向方向上凸出地突出。
例如，第三接触CB3的第一部分CB3_1在第一水平方向D1上的宽度W5可以大于第三接触CB3的第二部分CB3_2在第一水平方向D1上的宽度W6。这里，第三接触CB3的第二部分CB3_2在第一水平方向D1上的宽度W6可以被定义为第三接触CB3的第一部分CB3_1与第三接触CB3的第二部分CB3_2之间的边界线处的宽度。在一些实施例中，第三接触CB3的第一部分CB3_1在第一水平方向D1上的宽度W5可以是第三接触CB3的第一部分CB3_1在第一水平方向D1上的最大宽度。
第三接触CB3可以包括第三阻挡层CB3a和第三填充层CB3b。第三阻挡层CB3a可以形成第三接触CB3的侧壁和底表面。例如，第三阻挡层CB3a可以包括与第一阻挡层CB1a相同的材料。第三填充层CB3b可以位于第三阻挡层CB3a上。例如，第三填充层CB3b可以包括与第一填充层CB1b相同的材料。
外围布线线路260、位线接触插塞261、单元栅极接触插塞262和外围接触插塞265中的每一者可以位于插入层间绝缘层291上。外围布线线路260、位线接触插塞261、单元栅极接触插塞262和外围接触插塞265均可以在相同的水平。位线接触插塞261可以连接到第一接触CB1。单元栅极接触插塞262可以连接到第二接触CB2。外围接触插塞265可以连接到第三接触CB3。
例如，位线接触插塞261可以包括与第一接触CB1相同的材料，单元栅极接触插塞262可以包括与第二接触CB2相同的材料，并且外围接触插塞265可以包括与第三接触CB3相同的材料。然而，本公开不限于此。例如，外围布线线路260、位线接触插塞261、单元栅极接触插塞262和外围接触插塞265中的每一者可以包括与存储焊盘160相同的材料。
例如，外围布线分隔图案280可以将位线接触插塞261和外围接触插塞265彼此分开。外围布线分隔图案280可以将单元栅极接触插塞262和外围接触插塞265彼此分开。外围布线分隔图案280可以将外围布线线路260和外围接触插塞265彼此分开。外围布线分隔图案280可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜和碳氮化硅膜中的至少一种。
第一蚀刻停止层292可以位于外围布线线路260、位线接触插塞261、单元栅极接触插塞262、外围接触插塞265和外围布线分隔图案280上。第二外围层间绝缘层293可以位于第一蚀刻停止层292上。第二外围层间绝缘层293可以覆盖第一上电极193的侧壁。第二外围层间绝缘层293可以包括绝缘材料。
在根据本公开的一些示例性实施例的半导体存储器件中，可以通过增加连接到位线栅极结构140ST的第一接触CB1与位线栅极结构140ST之间的接触面积来改善半导体存储器件的可靠性。此外，在根据本公开的一些示例性实施例的半导体存储器件中，可以通过增加连接到外围栅极结构240ST的第三接触CB3与外围栅极结构240ST之间的接触面积来改善半导体存储器件的可靠性。
在下文中，将参考图1至图25描述根据本公开的一些示例性实施例的制造半导体存储器件的方法。
图12至图25是用于描述根据本公开的一些示例性实施例的制造半导体存储器件的方法的中间步骤图。
图12和图13是分别沿着图1的线A-A和线B-B截取的截面图。图14至图16分别是沿着图2的线C-C、线D-D和线E-E截取的截面图。参考图1、图2和图12至图16，可以提供包括单元区域20、外围区域24和单元区域分隔层22的衬底100。
可以在单元区域20的衬底100中形成单元栅极结构110。单元栅极结构110可以在长度上在第一水平方向D1上延伸。单元栅极结构110可以包括单元栅极沟槽115、单元栅极绝缘层111、单元栅电极112、单元栅极覆盖层113和单元栅极覆盖导电层114。
随后，可以在单元区域20上形成单元绝缘层130。单元绝缘层130可以暴露外围区域24的衬底100。随后，可以在单元区域20的衬底100上形成单元导电层结构140p_ST。单元导电层结构140p_ST可以形成在单元绝缘层130上。另外，可以在单元导电层结构140p_ST和衬底100之间形成预位线接触146p。预位线接触146p可以将单元导电层结构140p_ST和衬底100彼此连接。
单元导电层结构140p_ST可以包括顺序地堆叠在单元绝缘层130上的预单元导电层140p和下单元覆盖层144p。预单元导电层140p可以包括顺序地堆叠在单元绝缘层130上的第一预单元导电层141p、第二预单元导电层142p和第三预单元导电层143p。可以在单元导电层结构140p_ST的侧壁上形成第一单元边界间隔物246_1和第二单元边界间隔物246_2。
可以在外围区域24的衬底100上形成外围栅极结构240ST。外围栅极结构240ST可以包括外围栅极绝缘层230、外围栅极导电层240、外围覆盖层244和外围间隔物245。另外，可以在衬底100上形成第一阻挡栅极结构240ST_1和第二阻挡栅极结构240ST_2。
单元导电层结构140p_ST可以与外围栅极结构240ST同时形成。具体地，单元导电层结构140p_ST可以与外围栅极绝缘层230、外围栅极导电层240和外围覆盖层244同时形成。第一单元边界间隔物246_1和第二单元边界间隔物246_2可以与外围间隔物245同时形成。
随后，可以在衬底100上形成第二蚀刻停止层250。第二蚀刻停止层250可以形成在单元导电层结构140p_ST、外围栅极结构240ST、第一阻挡栅极结构240ST_1和第二阻挡栅极结构240ST_2上。第二蚀刻停止层250可以沿着单元导电层结构140p_ST的轮廓、外围栅极结构240ST的轮廓、第一阻挡栅极结构240ST_1的轮廓和第二阻挡栅极结构240ST_2的轮廓中的每一者延伸。
随后，可以在第二蚀刻停止层250上形成单元层间绝缘层295和第一外围层间绝缘层290。例如，单元层间绝缘层295的上表面和第一外围层间绝缘层290的上表面中的每一者可以形成在与第二蚀刻停止层250的最上表面相同的平面上或内。然而，本公开不限于此。
图17至图19分别是沿着图2的线C-C、线D-D和线E-E截取的截面图。参考图17至图19，可以在单元层间绝缘层295和第一外围层间绝缘层290上形成插入层间绝缘层291。
随后，可以形成在垂直方向D4上延伸穿过插入层间绝缘层291、第二蚀刻停止层250和下单元覆盖层144p并且延伸到第三预单元导电层143p中的第一沟槽T1。例如，第一沟槽T1的底表面可以形成在第三预单元导电层143p内部。
另外，可以形成在垂直方向D4上延伸穿过插入层间绝缘层291、单元层间绝缘层295、第二蚀刻停止层250、单元绝缘层130和单元栅极覆盖层113并且延伸到单元栅电极112中的第二沟槽T2。例如，第二沟槽T2的底表面可以形成在单元栅电极112内部。
另外，可以形成在垂直方向D4上延伸穿过插入层间绝缘层291、第二蚀刻停止层250和外围覆盖层244并且延伸到第三外围导电层243中的第三沟槽T3。例如，第三沟槽T3的底表面可以形成在第三外围导电层243内部。
图20至图22分别是沿着图2的线C-C、线D-D和线E-E截取的截面图。参考图20至图22，可以在第一沟槽T1、第二沟槽T2和第三沟槽T3中的每一者内部执行附加蚀刻工艺。例如，附加蚀刻工艺可以是湿蚀刻工艺。
通过附加蚀刻工艺，可以蚀刻由第一沟槽T1暴露的第三预单元导电层143p的一部分，以形成第一接触沟槽CT1。第三预单元导电层143p中的第一接触沟槽CT1在第二水平方向D2上的宽度可以大于下单元覆盖层144p中的第一接触沟槽CT1在第二水平方向D2上的宽度。第二预单元导电层142p的最上表面可以由第一接触沟槽CT1暴露。
另外，通过附加蚀刻工艺，可以蚀刻由第二沟槽T2暴露的单元栅电极112的一部分，以形成第二接触沟槽CT2。单元栅电极112中的第二接触沟槽CT2在第一水平方向D1上的宽度可以大于单元栅极覆盖层113中的第二接触沟槽CT2在第一水平方向D1上的宽度。
另外，通过附加蚀刻工艺，可以蚀刻由第三沟槽T3暴露的第三外围导电层243的一部分，以形成第三接触沟槽CT3。第三外围导电层243中的第三接触沟槽CT3在第一水平方向D1上的宽度可以大于外围覆盖层244中的第三接触沟槽CT3在第一水平方向D1上的宽度。第二外围导电层242的最上表面可以由第三接触沟槽CT3暴露。
图23至图25分别是沿着图2的线C-C、线D-D和线E-E截取的截面图。参考图23至图25，可以在第一接触沟槽CT1中形成第一接触CB1，可以在第二接触沟槽CT2中形成第二接触CB2，并且可以在第三接触沟槽CT3中形成第三接触CB3。
参考图1至图11，可以在第一外围层间绝缘层290和单元层间绝缘层295上形成插入层间绝缘层291。插入层间绝缘层291可以形成在单元区域20以及外围区域24上。
随后，可以通过将单元导电层结构140p_ST、位于单元区域上的插入层间绝缘层291和第二蚀刻停止层250图案化来形成在长度上在第二水平方向D2上延伸的位线栅极结构140ST。在形成位线栅极结构140ST的同时，可以形成位线接触146。
随后，可以形成单元线间隔物150。单元线间隔物150的第四单元线间隔物154也可以形成在位线栅极结构140ST的上表面和外围区域24的插入层间绝缘层291上。
随后，可以在沿第一水平方向D1相邻的位线栅极结构140ST之间形成围栏图案170。随后，可以在相邻的单元导电线140之间以及沿第二水平方向D2相邻的围栏图案170之间形成存储接触120。
随后，可以形成存储焊盘160、外围布线线路260、位线接触插塞261、单元栅极接触插塞262和外围接触插塞265。随后，可以形成第一蚀刻停止层292和信息存储部分190。通过如上描述的制造工艺，可以制造图1至图11所示的半导体存储器件。
在下文中，将参考图26至图28描述根据本公开的一些其他示例性实施例的半导体存储器件。为了简洁起见，将主要描述与图1至图11所示的半导体存储器件的不同之处。
图26至图28是用于描述根据本公开的一些示例性实施例的半导体存储器件的放大图。图26是图6的区域R1的放大图；图27是图8的区域R2的放大图；并且图28是图10的区域R3的放大图。
参考图26至图28，在根据本公开的一些示例性实施例的半导体存储器件中，第一接触CB21的第一部分CB21_1的上表面的至少一部分可以与单元线覆盖层144接触。第二接触CB22的第一部分CB22_1的上表面的至少一部分可以与单元栅极覆盖层113接触。第三接触CB23的第一部分CB23_1的上表面的至少一部分可以与外围覆盖层244接触。
例如，第一接触CB21的第一部分CB21_1在第二水平方向D2上的宽度W7可以大于第一接触CB21的第二部分CB21_2在第二水平方向D2上的宽度W2。第一接触CB21可以包括第一阻挡层CB21a和位于第一阻挡层CB21a上的第一填充层CB21b。在一些实施例中，第一接触CB21的第一部分CB21_1在第二水平方向D2上的宽度W7可以是第一接触CB21的第一部分CB21_1在第二水平方向D2上的最大宽度。
例如，第二接触CB22的第一部分CB22_1在第一水平方向D1上的宽度W8可以大于第二接触CB22的第二部分CB22_2在第一水平方向D1上的宽度W4。第二接触CB22可以包括第二阻挡层CB22a和位于第二阻挡层CB22a上的第二填充层CB22b。在一些实施例中，第二接触CB22的第一部分CB22_1在第一水平方向D1上的宽度W8可以是第二接触CB22的第一部分CB22_1在第一水平方向D1上的最大宽度。
例如，第三接触CB23的第一部分CB23_1在第一水平方向D1上的宽度W9可以大于第三接触CB23的第二部分CB23_2在第一水平方向D1上的宽度W6。第三接触CB23可以包括第三阻挡层CB23a和位于第三阻挡层CB23a上的第三填充层CB23b。在一些实施例中，第三接触CB23的第一部分CB23_1在第一水平方向D1上的宽度W9可以是第三接触CB23的第一部分CB23_1在第一水平方向D1上的最大宽度。
在下文中，将参考图29至图31描述根据本公开的一些示例性实施例的半导体存储器件。为了简洁起见，将主要描述与图1至图11所示的半导体存储器件的不同之处。
图29至图31是用于描述根据本公开的一些其他示例性实施例的半导体存储器件的放大图。图29是图6的区域R1的放大图；图30是图8的区域R2的放大图；并且图31是图10的区域R3的放大图。
参考图29至图31，在根据本公开的一些其他示例性实施例的半导体存储器件中，第一接触CB31的第一部分CB31_1在第二水平方向D2上的宽度可以在从第二单元导电层142的上表面朝向单元线覆盖层144的下表面的方向上增加。第二接触CB32的第一部分CB32_1在第一水平方向D1上的宽度可以在从第二接触CB32的第一部分CB32_1的底表面朝向单元栅极覆盖层113的下表面的方向上增加。第三接触CB33的第一部分CB33_1在第一水平方向D1上的宽度可以在从第二外围导电层242的上表面朝向外围覆盖层244的下表面的方向上增加。
另外，第一接触CB31的第一部分CB31_1的上表面的至少一部分可以与单元线覆盖层144接触。第二接触CB32的第一部分CB32_1的上表面的至少一部分可以与单元栅极覆盖层113接触。第三接触CB33的第一部分CB33_1的上表面的至少一部分可以与外围覆盖层244接触。
例如，第一接触CB31的第一部分CB31_1在第二水平方向D2上的宽度W10可以大于第一接触CB31的第二部分CB31_2在第二水平方向D2上的宽度W2。第一接触CB31可以包括第一阻挡层CB31a和位于第一阻挡层CB31a上的第一填充层CB31b。在一些实施例中，第一接触CB31的第一部分CB31_1在第二水平方向D2上的宽度W10可以是第一接触CB31的第一部分CB31_1在第二水平方向D2上的最大宽度。
例如，第二接触CB32的第一部分CB32_1在第一水平方向D1上的宽度W11可以大于第二接触CB32的第二部分CB32_2在第一水平方向D1上的宽度W4。第二接触CB32可以包括第二阻挡层CB32a和位于第二阻挡层CB32a上的第二填充层CB32b。在一些实施例中，第二接触CB32的第一部分CB32_1在第一水平方向D1上的宽度W11可以是第二接触CB32的第一部分CB32_1在第一水平方向D1上的最大宽度。
例如，第三接触CB33的第一部分CB33_1在第一水平方向D1上的宽度W12可以大于第三接触CB33的第二部分CB33_2在第一水平方向D1上的宽度W6。第三接触CB33可以包括第三阻挡层CB33a和位于第三阻挡层CB33a上的第三填充层CB33b。在一些实施例中，第三接触CB33的第一部分CB33_1在第一水平方向D1上的宽度W12可以是第三接触CB33的第一部分CB33_1在第一水平方向D1上的最大宽度。
在下文中，将参考图32至图34描述根据本公开的一些其他示例性实施例的半导体存储器件。
图32是用于描述根据本公开的一些其他示例性实施例的半导体存储器件的布局图。图33是用于描述根据本公开的一些其他示例性实施例的半导体存储器件的立体图。图34是沿着图32的线F-F和线G-G截取的截面图。
参考图32至图34，根据本公开的一些示例性实施例的半导体存储器件可以包括衬底100、多条第一导电线420、沟道层430、栅电极440、栅极绝缘层450和电容器480。根据一些示例性实施例的半导体存储器件可以是包括垂直沟道晶体管(VCT)的存储器件。垂直沟道晶体管可以指其中沟道层430的沟道长度在垂直方向上从衬底100延伸的结构。
下绝缘层412可以位于衬底100上。多条第一导电线420可以在第一水平方向D1上彼此间隔开，并且在下绝缘层412上在第二水平方向D2上延伸。多个第一绝缘图案422可以位于下绝缘层412上以填充多条第一导电线420之间的空间。多个第一绝缘图案422可以在第二水平方向D2上延伸。多个第一绝缘图案422的上表面可以与多个第一导电线420的上表面处于相同的水平。多条第一导电线420可以用作位线。
多条第一导电线420可以包括掺杂的半导体材料、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物和/或它们的组合。例如，多条第一导电线420可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO、RuO和/或它们的组合形成，但是不限于此。多条第一导电线420可以包括上述材料的单层或多层。在示例性实施例中，多条第一导电线420可以包括石墨烯、碳纳米管或它们的组合。
沟道层430可以在多条第一导电线420上以矩阵形式布置以在第一水平方向D1和第二水平方向D2上彼此间隔开。沟道层430可以具有在第一水平方向D1上的第一宽度和在垂直方向D4上的第一高度，并且第一高度可以大于第一宽度。这里，垂直方向D4可以是与第一水平方向D1和第二水平方向D2相交的方向，并且例如垂直于衬底100的上表面。例如，第一高度可以是第一宽度的大约2至10倍，但是不限于此。沟道层430的底部可以用作第三源极/漏极区(未示出)，沟道层430的上部可以用作第四源极/漏极区(未示出)，并且沟道层430的位于第三源极/漏极区和第四源极/漏极区之间的部分可以用作沟道区(未示出)。
在示例性实施例中，沟道层430可以包括氧化物半导体，并且例如，氧化物半导体可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO和/或它们的组合。沟道层430可以包括氧化物半导体的单层或多层。在一些示例中，沟道层430的带隙能可以大于硅的带隙能。例如，沟道层430可以具有大约1.5eV至大约5.6eV的带隙能。例如，当沟道层430具有大约2.0eV至4.0eV的带隙能时，其可以具有优化的沟道性能。例如，沟道层430可以是多晶或非晶的，但是不限于此。在示例性实施例中，沟道层430可以包括石墨烯、碳纳米管或它们的组合。
栅电极440可以在沟道层430的两个侧壁上在第一水平方向D1上延伸。栅电极440可以包括面向沟道层430的第一侧壁的第一子栅电极440P1和面向沟道层430的与第一侧壁相对的第二侧壁的第二子栅电极440P2。因为一个沟道层430位于第一子栅电极440P1和第二子栅电极440P2之间，所以半导体存储器件可以具有双栅极晶体管结构。然而，本公开不限于此，并且因为省略了第二子栅电极440P2并且仅形成面向沟道层430的第一侧壁的第一子栅电极440P1，所以也可以实现单栅极晶体管结构。对包括在栅电极440中的材料的描述可以与对单元栅电极112的描述相同。
栅极绝缘层450可以围绕沟道层430的侧壁，并且可以介于沟道层430和栅电极440之间。例如，如图34所示，沟道层430的整个侧壁可以被栅极绝缘层450围绕，并且栅电极440的侧壁的一部分可以与栅极绝缘层450接触。在其他示例性实施例中，栅极绝缘层450可以在栅电极440的延伸方向(即，第一水平方向D1)上延伸，并且沟道层430的侧壁当中的仅面向栅电极440的两个侧壁也可以与栅极绝缘层450接触。在示例性实施例中，栅极绝缘层450可以由氧化硅层、氮氧化硅层、介电常数高于比氧化硅层的介电常数的高k材料或它们的组合形成。
多个第二绝缘图案432可以在多个第一绝缘图案422上沿着第二水平方向D2延伸。沟道层430可以位于多个第二绝缘图案432当中的两个相邻的第二绝缘图案432之间。另外，第一掩埋层434和第二掩埋层436可以在两个相邻的第二绝缘图案432之间位于两个相邻的沟道层430之间的空间中。第一掩埋层434可以位于两个相邻的沟道层430之间的空间的底部。第二掩埋层436可以形成为在第一掩埋层434上填充两个相邻的沟道层430之间的空间的其余部分。第二掩埋层436的上表面可以与沟道层430的上表面处于相同的水平，并且第二掩埋层436可以覆盖栅电极440的上表面。在一些实施例中，并且与附图所示的相反，多个第二绝缘图案432可以由与多个第一绝缘图案422连续的材料层形成，或者第二掩埋层436可以由与第一掩埋层434连续的材料层形成。
电容器接触460可以位于沟道层430上。电容器接触460可以布置为与沟道层430垂直交叠，并且可以以矩阵形式布置以在第一水平方向D1和第二水平方向D2上彼此间隔开。电容器接触460可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx和/或它们的组合形成，但是不限于此。上绝缘层462可以在多个第二绝缘图案432和第二掩埋层436上围绕电容器接触460的侧壁。
第三蚀刻停止层470可以位于上绝缘层462上。电容器480可以位于第三蚀刻停止层470上。电容器480可以包括第二下电极482、第二电容器电介质层484和第二上电极486。第二下电极482可以延伸穿过第三蚀刻停止层470并且可以电连接到电容器接触460的上表面。第二下电极482可以形成为在垂直方向D4上延伸的柱型，但是不限于此。在示例性实施例中，第二下电极482可以布置为与电容器接触460垂直交叠，并且可以以矩阵形式布置以在第一水平方向D1和第二水平方向D2上彼此间隔开。在一些实施例中，着陆焊盘(未示出)可以布置在电容器接触460和第二下电极482之间，使得第二下电极482也可以以六边形形状布置。
在下文中，将参考图35和图36描述根据本公开的一些示例性实施例的半导体存储器件。
图35是用于描述根据本公开的一些示例性实施例的半导体存储器件的布局图。图36是用于描述根据本公开的一些示例性实施例的半导体存储器件的立体图。
参考图35至图36，根据本公开的一些示例性实施例的半导体存储器件可以包括衬底100、多条第一导电线420A、沟道结构430A、接触栅电极440A、多条第二导电线442A和电容器480。根据一些示例性实施例的半导体存储器件可以是包括垂直沟道晶体管(VCT)的存储器件。
可以通过第一元件分隔图案412A和第二元件分隔图案414A在衬底100中限定多个第二有源区AC。沟道结构430A可以设置在每个第二有源区AC中。沟道结构430A可以包括分别在垂直方向上延伸的第一有源柱430A1和第二有源柱430A2以及连接到第一有源柱430A1的底部和第二有源柱430A2的底部的连接部分430L。第一源极/漏极区SD1可以位于连接部分430L中。第二源极/漏极区SD2可以位于第一有源柱430A1和第二有源柱430A2的上侧。第一有源柱430A1和第二有源柱430A2可以均构成独立的单位存储单元。
多条第一导电线420A可以在与多个第二有源区AC中的每一者相交的方向上延伸，例如，在第二水平方向D2上延伸。多条第一导电线420A中的一条第一导电线420A可以位于第一有源柱430A1与第二有源柱430A2之间的连接部分430L上。一条第一导电线420A可以位于第一源极/漏极区SD1上。与一条第一导电线420A相邻的另一条第一导电线420A可以位于两个沟道结构430A之间。多条第一导电线420A中的一条第一导电线420A可以用作包括在由该一条第一导电线420A两侧的第一有源柱430A1和第二有源柱430A2构成的两个单位存储单元中的公共位线。
一个接触栅电极440A可以位于在第二水平方向D2上相邻的两个沟道结构430A之间。例如，接触栅电极440A可以位于包括在一个沟道结构430A中的第一有源柱430A1和与其相邻的沟道结构430A的第二有源柱430A2之间。一个接触栅电极440A可以由位于其两个侧壁上的第一有源柱430A1和第二有源柱430A2共享。栅极绝缘层450A可以位于接触栅电极440A与第一有源柱430A1之间以及接触栅电极440A与第二有源柱430A2之间。多条第二导电线442A可以在接触栅电极440A的上表面上在第一水平方向D1上延伸。多条第二导电线442A可以用作半导体存储器件的字线。
电容器接触460A可以位于沟道结构430A上。电容器接触460A可以位于第二源极/漏极区SD2上，并且电容器480可以位于电容器接触460A上。
在上面已经参考附图描述了本公开的一些示例性实施例，但是本公开不限于上述示例性实施例，并且可以以各种不同的形式实现。本公开所属领域的普通技术人员可以理解，在不显著脱离本公开的发明构思的情况下，本公开可以以其他特定形式实现。因此，应当理解，上述示例性实施例在所有方面都是示例性的而不是限制性的。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括单元区域和围绕所述单元区域限定的外围区域；
栅极结构，所述栅极结构位于所述衬底上，并且包括包含多晶硅的第一导电层、位于所述第一导电层上的第二导电层、位于所述第二导电层上的第三导电层和位于所述第三导电层上的覆盖层，其中，所述第一导电层、所述第二导电层和所述第三导电层包括不同的材料；
间隔物，所述间隔物位于所述第一导电层、所述第二导电层、所述第三导电层和所述覆盖层中的每一者的侧壁上；以及
第一接触，所述第一接触延伸穿过所述覆盖层并且延伸到所述第三导电层中，所述第一接触与所述第二导电层接触并且与所述第一导电层分开，所述第一接触包括位于所述第三导电层内部的第一部分和位于所述覆盖层内部的第二部分，
其中，所述第一接触的所述第一部分在第一水平方向上的宽度大于所述第一接触的所述第二部分在所述第一水平方向上的宽度。
2.根据权利要求1所述的半导体存储器件，其中，所述栅极结构位于所述衬底的所述单元区域上。
3.根据权利要求2所述的半导体存储器件，所述半导体存储器件还包括位线接触，所述位线接触与所述栅极结构的所述第二导电层接触并且延伸穿过所述第一导电层并延伸到所述衬底中。
4.根据权利要求1所述的半导体存储器件，其中，所述栅极结构位于所述衬底的所述外围区域上。
5.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
单元栅电极，所述单元栅电极位于所述衬底的所述单元区域内；
单元栅极覆盖层，所述单元栅极覆盖层位于所述单元栅电极上；以及
第二接触，所述第二接触延伸穿过所述单元栅极覆盖层并且延伸到所述单元栅电极中，所述第二接触包括位于所述单元栅电极中的第一部分和位于所述单元栅极覆盖层中的第二部分，
其中，所述第二接触的所述第一部分在第二水平方向上的宽度大于所述第二接触的所述第二部分在所述第二水平方向上的宽度。
6.根据权利要求1所述的半导体存储器件，其中，所述第一接触与所述第二导电层的最上表面接触。
7.根据权利要求1所述的半导体存储器件，其中，所述第一接触的所述第一部分的侧壁在所述第一水平方向上凸出地突出。
8.根据权利要求1所述的半导体存储器件，其中，所述第一接触的所述第一部分的上表面的至少一部分与所述覆盖层接触。
9.根据权利要求8所述的半导体存储器件，其中，所述第一接触的所述第一部分在所述第一水平方向上的所述宽度从所述第二导电层的上表面朝向所述覆盖层的下表面增加。
10.根据权利要求1所述的半导体存储器件，其中，所述间隔物与所述第一导电层、所述第二导电层、所述第三导电层和所述覆盖层中的每一者的所述侧壁接触。
11.根据权利要求1所述的半导体存储器件，其中，所述第二导电层包括氮化钛硅，并且其中，所述第三导电层包括钨。
12.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括单元区域和围绕所述单元区域限定的外围区域；
栅极结构，所述栅极结构位于所述衬底的所述单元区域上并且在第一水平方向上延伸，所述栅极结构包括顺序地堆叠的第一导电层、第二导电层和第三导电层以及位于所述第三导电层上的覆盖层，所述第一导电层包括多晶硅；
位线接触，所述位线接触与所述栅极结构的所述第二导电层接触，并且延伸穿过所述第一导电层并延伸到所述衬底中；以及
第一接触，所述第一接触延伸穿过所述覆盖层并且延伸到所述第三导电层中，所述第一接触与所述第二导电层接触，所述第一接触与所述第一导电层分开，所述第一接触包括位于所述第三导电层中的第一部分和位于所述覆盖层中的第二部分，
其中，所述第一接触的所述第一部分在所述第一水平方向上的宽度大于所述第一接触的所述第二部分在所述第一水平方向上的宽度。
13.根据权利要求12所述的半导体存储器件，所述半导体存储器件还包括：
单元栅电极，所述单元栅电极位于所述衬底的所述单元区域内，并且在与所述第一水平方向不同的第二水平方向上延伸；
单元栅极覆盖层，所述单元栅极覆盖层位于所述单元栅电极上；以及
第二接触，所述第二接触延伸穿过所述单元栅极覆盖层并且延伸到所述单元栅电极中，所述第二接触包括位于所述单元栅电极内部的第一部分和位于所述单元栅极覆盖层内部的第二部分，
其中，所述第二接触的所述第一部分在所述第二水平方向上的宽度大于所述第二接触的所述第二部分在所述第二水平方向上的宽度。
14.根据权利要求12所述的半导体存储器件，其中，所述第一导电层、所述第二导电层和所述第三导电层包括不同的材料。
15.根据权利要求12所述的半导体存储器件，所述半导体存储器件还包括间隔物，所述间隔物与所述第一导电层、所述第二导电层、所述第三导电层和所述覆盖层中的每一者的侧壁接触。
16.根据权利要求12所述的半导体存储器件，其中，所述第一接触与所述第二导电层的最上表面接触。
17.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括单元区域和围绕所述单元区域限定的外围区域；
栅极结构，所述栅极结构位于所述衬底的所述外围区域上，并且包括栅极绝缘层、包含多晶硅的第一导电层、位于所述第一导电层上的第二导电层、位于所述第二导电层上的第三导电层、位于所述第三导电层上的覆盖层以及间隔物，所述间隔物与所述栅极绝缘层、所述第一导电层、所述第二导电层、所述第三导电层和所述覆盖层中的每一者的侧壁接触；以及
接触，所述接触延伸穿过所述覆盖层并且延伸到所述第三导电层中，所述接触与所述第二导电层接触并且与所述第一导电层分开，所述接触包括位于所述第三导电层中的第一部分和位于所述覆盖层中的第二部分，
其中，所述接触的所述第一部分在水平方向上的宽度大于所述接触的所述第二部分在所述水平方向上的宽度。
18.根据权利要求17所述的半导体存储器件，其中，所述接触与所述第二导电层的最上表面接触。
19.根据权利要求17所述的半导体存储器件，其中，所述接触的所述第一部分的侧壁在所述水平方向上凸出地突出。
20.根据权利要求17所述的半导体存储器件，其中，所述第二导电层包括氮化钛硅，并且其中，所述第三导电层包括钨。
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KR20090074470A (ko) * 2008-01-02 2009-07-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
WO2009096001A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
TWI557850B (zh) * 2015-02-24 2016-11-11 華邦電子股份有限公司 記憶元件及其製造方法
TWI681553B (zh) * 2019-03-21 2020-01-01 華邦電子股份有限公司 積體電路及其製造方法
KR20210078324A (ko) * 2019-12-18 2021-06-28 삼성전자주식회사 콘택 플러그들을 가지는 반도체 메모리 소자
KR20220004253A (ko) * 2020-07-03 2022-01-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20220059695A (ko) * 2020-11-03 2022-05-10 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20220059846A (ko) * 2020-11-03 2022-05-10 삼성전자주식회사 배선 콘택 플러그들을 포함하는 반도체 메모리 소자

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