CN117012761A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明涉及一种半导体结构及其形成方法。所述半导体结构中，半导体衬底内形成有零层对准凹槽，外延保护层覆盖于所述零层对准凹槽的内壁，所述零层对准凹槽内留有孔隙，外延层形成于所述半导体衬底的顶表面，所述孔隙或者对应于所述孔隙形成的外延层顶表面的高度差结构可作为零层对准标记，以便于后续工艺进行对准，所述孔隙与零层对准凹槽的位置对应，偏差小，可以减小零层对准标记的畸变，确保光刻对准精度以及套图精确度。

Description

半导体结构及其形成方法
技术领域
本发明涉及集成电路制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体器件的制作过程中，通常在衬底上进行多层具有区域选择性的工艺，如离子注入及膜层刻蚀等，各层工艺的图案需进行对准。在衬底上进行的第一层工艺通常为离子注入，由于难以利用离子注入形成对准标记，为了便于在后的层与在前的层对准，通常在进行第一层的离子注入之前，对衬底进行光刻(即零层光刻)并刻蚀衬底而形成作为零层对准标记的凹槽。由于凹槽的底部与衬底的顶表面具有一定的高度差结构，曝光设备在曝光时，凹槽和衬底顶表面产生的衍射光强度不同，曝光设备可通过判断衍射光的强度变化及衍射光强度变化的边界识别所述凹槽，因而所述凹槽可以作为零层对准标记(zeromark)用于光刻对准。
目前，在半导体衬底如硅晶圆表面利用外延工艺堆叠外延层，所得到的外延基片被广泛地应用于半导体器件(如MOS器件)的制作过程中。一些现有工艺中，在进行外延工艺之前，需制作用作零层对准标记的凹槽并对半导体衬底进行离子注入。在进行外延工艺时，外延层会填充所述凹槽，外延层顶表面对应于所述凹槽的区域具有高度差结构，形成与所述凹槽形状相近的对准标记，该对准标记被用于外延层形成之后的层与外延层形成之前的层对准(即与零层对准标记对准)。
研究发现，利用上述现有工艺，在形成外延层之后，对应于作为零层对准标记的凹槽在外延层顶表面形成的对准标记的形状及尺寸与凹槽的形状及尺寸会产生较大的偏差，即外延层形成之后的层要对准的零层对准标记发生了畸变(distortion)，严重时会导致半导体衬底产生滑移线缺陷(Slip Line Faults)，此畸变会影响外延层形成之后的层与零层对准标记的对准精度以及套图(overlay)精确度。
发明内容
为了减小外延层形成之后的层要对准的零层对准标记的畸变，确保光刻对准精度以及套图精确度，本发明提供一种半导体结构，此外还提供一种半导体结构的形成方法。
一方面，本发明提供一种半导体结构，所述半导体结构包括：
半导体衬底，所述半导体衬底内形成有零层对准凹槽；
外延保护层，覆盖于所述零层对准凹槽的内壁，所述零层对准凹槽内留有孔隙；以及
外延层，形成于所述半导体衬底的顶表面。
可选地，所述外延层悬空覆盖所述孔隙；或者，所述外延层中的开口暴露出所述孔隙。
可选地，所述外延保护层保形地覆盖所述零层对准凹槽的侧壁和底壁。
可选地，所述外延保护层采用氧化硅。
可选地，所述零层对准凹槽的内壁形成有离子注入层。
一方面，本发明提供一种半导体结构的形成方法，所述形成方法包括：
提供半导体衬底；
在所述半导体衬底内形成零层对准凹槽；
形成覆盖于所述零层对准凹槽内壁的外延保护层，并暴露出所述半导体衬底的顶表面，所述零层对准凹槽内留有孔隙；以及
进行外延工艺，在所述半导体衬底的顶表面形成外延层。
可选地，在所述半导体衬底表面形成零层对准凹槽包括：
在所述半导体衬底表面形成垫氧化层以及位于所述垫氧化层上的光刻胶层；
进行光刻，在所述光刻胶层中形成开口，所述光刻胶层中的开口暴露出要形成所述零层对准凹槽的区域；以及
利用所述光刻胶层作为掩模，刻蚀所述垫氧化层和所述半导体衬底，在半导体衬底中形成所述零层对准凹槽。
可选地，形成覆盖于所述零层对准凹槽内壁的外延保护层，并暴露出所述半导体衬底的顶表面包括：
进行热退火，在所述零层对准凹槽的内壁形成一氧化硅层；
去除覆盖于所述半导体衬底顶部的所述垫氧化层，以暴露出所述半导体衬底的顶表面，其中，位于所述零层对准凹槽内的所述氧化硅层为所述外延保护层。
可选地，去除覆盖于所述半导体衬底顶部的所述垫氧化层采用干法蚀刻、湿法蚀刻以及化学机械研磨中的至少一种。
可选地，在进行所述热退火之前，所述形成方法还包括：进行离子注入，在所述零层对准凹槽的内壁形成离子注入层，其中，通过所述热退火，驱入并激活注入所述半导体衬底内的离子。
本发明提供的半导体结构中，半导体衬底内形成有零层对准凹槽，外延保护层覆盖于所述零层对准凹槽的内壁，所述零层对准凹槽内留有孔隙，外延层形成于所述半导体衬底的顶表面，所述孔隙或者对应于所述孔隙形成的外延层顶表面的高度差结构可作为零层对准标记，以便于后续工艺进行对准，所述孔隙与零层对准凹槽的位置对应，偏差小，可以减小零层对准标记的畸变，确保光刻对准精度以及套图精确度。
本发明提供的半导体结构的形成方法中，在半导体衬底内形成零层对准凹槽后，形成覆盖于所述零层对准凹槽内壁的外延保护层，暴露出所述半导体衬底的顶表面，所述零层对准凹槽内留有孔隙，并进行外延工艺，在所述半导体衬底的顶表面形成外延层，所述孔隙或者对应于所述孔隙形成的外延层顶表面的高度差结构可作为零层对准标记，以便于后续工艺进行对准，所述孔隙与零层对准凹槽的位置对应，偏差小，可以减小零层对准标记的畸变，确保光刻对准精度以及套图精确度。
附图说明
图1是本发明实施例的半导体结构的形成方法的流程示意图。
图2是采用本发明一实施例的半导体结构的形成方法在半导体衬底中形成零层对准凹槽后的剖面示意图。
图3是采用本发明一实施例的半导体结构的形成方法对零层对准凹槽进行离子注入后的剖面示意图。
图4是采用本发明一实施例的半导体结构的形成方法在所述零层对准凹槽的内壁形成氧化硅层后的剖面示意图。
图5是采用本发明一实施例的半导体结构的形成方法去除覆盖半导体衬底顶部的垫氧化层后的剖面示意图。
图6是采用本发明一实施例的半导体结构的形成方法在半导体衬底的顶表面形成外延层后的剖面示意图。
附图标记说明：
100-半导体衬底；10-零层对准凹槽；101-垫氧化层；102-离子注入层；103-氧化硅层；11-孔隙。
具体实施方式
以下结合附图和具体实施例对本发明的半导体结构及其形成方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。需要说明的是，本文所呈现的方法中各步骤的顺序并非必须是执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其它方位关系。
在半导体衬底表面进行外延生长时，外延层依照半导体衬底的晶向生长，在具有零层对准标记凹槽的半导体衬底上进行外延生长时，零层对准标记凹槽内也会形成外延层，并延伸至零层对准标记凹槽上方，在外延层的顶表面形成与零层对准标记凹槽相应的高度差结构，但是，由于常规外延工艺属于高温制程，由填充于零层对准标记凹槽内的外延层延伸形成的外延层部分的顶表面的高度差结构容易与零层对准标记凹槽的位置及形状产生偏差，进而，外延层形成之后的层要对准的零层对准标记产生畸变，影响外延层形成之后的层与零层对准标记的对准精度以及套图精确度。
以下参照图1至图6对本发明实施例的半导体结构的形成方法进行说明。
参照图1和图2，本发明实施例的半导体结构的形成方法包括步骤S1：提供半导体衬底100。
半导体衬底100可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗衬底、绝缘体上锗硅衬底或Ⅲ-Ⅴ族化合物衬底(例如氮化镓衬底或者砷化镓衬底)等，或者也可以为本领域技术人员熟知的其它用以承载半导体器件的底材。本发明实施例中，所述半导体衬底100例如为硅晶圆，所述硅晶圆后续要进行外延工艺以形成硅外延层。
参照图1和图2，本发明实施例的半导体结构的形成方法包括步骤S2：在所述半导体衬底100内形成零层对准凹槽10。
所述零层对准凹槽10用于在后续制程中作为基准对准标记(zero mark)。半导体衬底100范围内的零层对准凹槽10的数量以及位置可以根据需要设置，例如在一半导体衬底100内可形成一个或者多个(此处“多个”指两个以上)零层对准凹槽10，多个零层对准凹槽10可以在半导体衬底100表面内分散排布，也可以仅在部分区域内分散排布。
形成所述零层对准凹槽10可包括如下过程：首先，在半导体衬底100表面形成垫氧化层101以及位于所述垫氧化层101上的光刻胶层；进行光刻，在所述光刻胶层中形成开口，所述光刻胶层中的开口暴露出要形成零层对准凹槽10的区域；利用所述光刻胶层作为掩模，刻蚀垫氧化层101和半导体衬底100，在半导体衬底中形成所述零层对准凹槽10。
所述零层对准凹槽10的平行于半导体衬底100顶表面的横截面可以是圆形、方形、椭圆形或者其它适合的形状。作为示例，所述零层对准凹槽10的深度为800nm～1000nm，宽度为0.1μm～30μm。
参照图1，本发明实施例的半导体结构的形成方法包括步骤S3：形成覆盖于零层对准凹槽10内壁的一外延保护层，并暴露出半导体衬底100的顶表面，所述零层对准凹槽10内留有孔隙。所述零层对准凹槽10内留有的孔隙可保留所述零层对准凹槽10的位置及形状特征，从而可作为对准标记用于后续制程与零层对准标记对准。
所述外延保护层用于在进行后续外延工艺时避免在所覆盖的半导体衬底100区域进行外延生长。本实施例中，所述外延保护层例如采用氧化硅。
为了在零层对准凹槽10的内壁覆盖外延保护层，具体地，可通过热氧化、RTA(快速热退火)、ISSG(原位蒸汽生成)、DPN(脱耦等离子体氮化)或其它适合的工艺在零层对准凹槽10的内壁形成一氧化硅层，以所述氧化硅层作为外延保护层。
研究发现，经过离子注入的半导体衬底100区域在热退火后较容易生成一定厚度的氧化硅，因此，可选地，在执行步骤S3时，参照图3，可先进行离子注入，在所述零层对准凹槽10的内壁形成离子注入层102；之后，参照图4，进行热退火，驱入并激活注入半导体衬底100内的离子，同时，利用所述热退火，在所述零层对准凹槽10的内壁形成氧化硅层103。氧化硅层103例如保形地覆盖零层对准凹槽10的侧壁和底壁。氧化硅层103的厚度约1nm～30nm。
为了节约工艺，在进行所述离子注入时，可根据需要同时对半导体衬底100的其它区域进行选择性地离子注入。在进行所述离子注入之前，可在半导体衬底100上形成光刻胶层并进行光刻，使光刻胶层中的开口暴露出要进行离子注入的区域，再利用图形化的光刻胶层作为掩模，进行离子注入。在对该光刻胶层进行曝光工艺时，可利用零层对准凹槽10进行对准。
如图4所示，本实施例中，经过热退火，除了在所述零层对准凹槽10的内壁形成氧化硅层103，位于半导体衬底100与垫氧化层101界面的半导体衬底100也会发生氧化，从而使得半导体衬底100顶部的垫氧化层101增厚。
为了暴露出半导体衬底100的顶表面，在零层对准凹槽10的内壁形成氧化硅层103之后，参照图5，可去除覆盖半导体衬底100顶部的垫氧化层101。去除覆盖半导体衬底100顶部的垫氧化层101可采用干法蚀刻、湿法蚀刻以及化学机械研磨中的至少一种。去除覆盖半导体衬底100顶部的垫氧化层101可采用无掩模刻蚀，以简化工艺，节约成本。
一实施例中，如图5所示，采用化学机械研磨去除覆盖半导体衬底100顶部的垫氧化层101，在完成所述化学机械研磨后，所述零层对准凹槽10的底壁和侧壁覆盖有作为外延保护层的氧化硅层103。一实施例中，采用干法刻蚀去除覆盖半导体衬底100顶部的垫氧化层101，所述干法刻蚀可以是各向异性刻蚀，在干法刻蚀过程中，所述零层对准凹槽10底壁的氧化硅层103可被刻蚀，而零层对准凹槽10侧壁上的氧化硅层103保留并作为外延保护层，由于底壁是否暴露出半导体衬底100对于零层对准标记的畸变影响不大，因此不影响所述外延保护层的效果。一实施例中，采用湿法蚀刻去除覆盖半导体衬底100顶部的垫氧化层101，具体可采用浸润(dip)的方式进行湿法蚀刻，以仅刻蚀去除覆盖半导体衬底100顶部的垫氧化层101而不影响所述零层对准凹槽10内的氧化硅层103。
经过上述工艺，在零层对准凹槽10内形成氧化硅层103作为外延保护层，所述氧化硅层103至少覆盖零层对准凹槽10的侧壁。所述外延保护层在零层对准凹槽10内壁形成，所述零层对准凹槽10内留有孔隙11。
参照图1和图6，本发明实施例的半导体结构的形成方法包括步骤S4：进行外延工艺，在所述半导体衬底100的顶表面形成外延层110。
外延技术(epitaxial technology)指在单晶衬底上生长一层与单晶衬底晶向相同的单晶层，犹如原来的单晶衬底向外延伸了一段，由于新生单晶层按衬底晶相延伸生长，从而被称之为外延层(epitaxial layer)，通过外延技术生长的外延层的厚度通常为几个微米。以硅晶圆为例，硅外延生长是在具有一定晶向的硅单晶衬底上生长一层具有和衬底相同晶向的电阻率与厚度不同的晶格结构完整性好的晶体。
本实施例中，由于零层对准凹槽10内形成有外延保护层，因而所述外延层110主要在半导体衬底100的顶表面形成，零层对准凹槽10内的孔隙11在外延层110生长结束后仍然保留。如图6所示，一实施例中，所述外延层110中具有暴露孔隙11的开口，即孔隙11未被封口。但不限于此，另一实施例中，所述外延层110可悬空覆盖孔隙11的开口，使得孔隙11被封口，外延层110的顶表面对应于孔隙11的区域具有高度差结构。当孔隙11开口处悬空覆盖有外延层110时，悬空覆盖于孔隙11开口处的外延层110的底表面位置可高于或低于半导体衬底100与外延层110的界面，或者，悬空覆盖于孔隙11开口处的外延层110部分的底表面位置与半导体衬底100与外延层110的界面位于同一高度(或齐平)。
在后续制程要与零层对准标记对准时，一种情况下，所述外延层110暴露出孔隙11，可通过检测该孔隙11获取零层对准标记，由于该孔隙11在零层对准凹槽10内形成，所述零层对准标记与零层对准凹槽10位置对应，偏差小，因而可以提高外延层110形成之后的层与零层对准标记的对准精度以及套图精确度；另一种情况下，孔隙11开口处悬空覆盖有外延层110且外延层110的顶表面对应于孔隙11的区域具有高度差结构时，可通过检测所述高度差结构获取零层对准标记，由于所述高度差结构在孔隙11上形成，所述高度差结构与零层对准凹槽10位置对应，偏差小，也可以提高外延层110形成之后的层与零层对准标记的对准精度以及套图精确度。
本发明提供的半导体结构的形成方法中，在半导体衬底100内形成零层对准凹槽10后，形成覆盖于所述零层对准凹槽10内壁的外延保护层，并进行外延工艺，在所述半导体衬底100的顶表面形成外延层110，所述零层对准凹槽10内留有孔隙11，所述孔隙11或者对应于孔隙11形成(即悬空覆盖孔隙11)的外延层110表面的高度差结构可用于后续制程与零层对准标记对准，孔隙11与零层对准凹槽10位置对应，偏差小，相对于如背景所述的现有技术，可以减小零层对准标记的畸变，确保光刻对准精度以及套图精确度。
本发明实施例还涉及一种半导体结构，所述半导体结构可采用上述实施例描述的半导体结构的形成方法得到。参照图2至图6，本发明实施例中，所述半导体结构包括半导体衬底100、外延保护层(如图6所示的氧化硅层103)以及外延层110，所述半导体衬底100内形成有零层对准凹槽10，所述外延保护层覆盖于零层对准凹槽10的内壁，所述零层对准凹槽10内留有孔隙11，所述外延层110形成于半导体衬底100的顶表面。
如图6所示，所述外延保护层例如采用氧化硅。但本发明不限于此，所述外延保护层也可以采用其它材料，以避免所述外延保护层覆盖的区域形成外延生长。可选地，所述外延保护层的厚度为1nm～30nm。
一些实施例中，所述零层对准凹槽10的内壁形成有离子注入层102。离子注入层102可与半导体衬底100中的离子注入区通过同步的离子注入工艺形成，作为示例，离子注入层102通过n型离子注入形成，具体注入离子如锑(Sb)和磷(P)。通过在零层对准凹槽10的内壁形成离子注入层102并热退火，可以便捷地形成满足外延保护要求的氧化硅层103。
如图6所示，在一些实施例中，所述外延层110具有暴露孔隙11的开口，即孔隙11未被封口，孔隙11可以作为零层对准标记以便于后续工艺进行对准。但不限于此，在另一些实施例中，所述外延层110可悬空覆盖孔隙11的开口，使得孔隙11被封口，外延层110的顶表面对应于孔隙11的区域可形成高度差结构，所述高度差结构的区域可作为零层对准标记以便于后续工艺进行对准。
本发明提供的半导体结构中，半导体衬底100内形成有零层对准凹槽10，所述外延保护层覆盖于所述零层对准凹槽10的内壁，所述零层对准凹槽10留有孔隙11，外延层110形成于半导体衬底100的顶表面，所述外延层110可暴露出孔隙11或者悬空覆盖孔隙11开口处，所述孔隙11或者对应于孔隙11的外延层110顶表面的高度差结构可作为零层对准标记以便于后续工艺进行对准，所述孔隙11与零层对准凹槽10的位置对应，偏差小，相对于如背景所述的现有技术，可以减小零层对准标记的畸变，确保光刻对准精度以及套图精确度。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，相关之处可参照理解。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底内形成有零层对准凹槽；
外延保护层，覆盖于所述零层对准凹槽的内壁，所述零层对准凹槽内留有孔隙；以及
外延层，形成于所述半导体衬底的顶表面。
2.如权利要求1所述的半导体结构，其特征在于，所述外延层悬空覆盖所述孔隙；或者，所述外延层中的开口暴露出所述孔隙。
3.如权利要求1所述的半导体结构，其特征在于，所述外延保护层保形地覆盖所述零层对准凹槽的侧壁和底壁。
4.如权利要求1所述的半导体结构，其特征在于，所述外延保护层采用氧化硅。
5.如权利要求1至4任一项所述的半导体结构，其特征在于，所述零层对准凹槽的内壁形成有离子注入层。
6.一种半导体结构的形成方法，其特征在于，所述形成方法包括：
提供半导体衬底；
在所述半导体衬底内形成零层对准凹槽；
形成覆盖于所述零层对准凹槽内壁的外延保护层，并暴露出所述半导体衬底的顶表面，所述零层对准凹槽内留有孔隙；以及
进行外延工艺，在所述半导体衬底的顶表面形成外延层。
7.如权利要求6所述的形成方法，其特征在于，在所述半导体衬底表面形成零层对准凹槽包括：
在所述半导体衬底表面形成垫氧化层以及位于所述垫氧化层上的光刻胶层；
进行光刻，在所述光刻胶层中形成开口，所述光刻胶层中的开口暴露出要形成所述零层对准凹槽的区域；以及
利用所述光刻胶层作为掩模，刻蚀所述垫氧化层和所述半导体衬底，在半导体衬底中形成所述零层对准凹槽。
8.如权利要求6所述的形成方法，其特征在于，形成覆盖于所述零层对准凹槽内壁的外延保护层，并暴露出所述半导体衬底的顶表面包括：
进行热退火，在所述零层对准凹槽的内壁形成一氧化硅层；
去除覆盖于所述半导体衬底顶部的所述垫氧化层，以暴露出所述半导体衬底的顶表面；
其中，位于所述零层对准凹槽内的所述氧化硅层为所述外延保护层。
9.如权利要求8所述的形成方法，其特征在于，去除覆盖于所述半导体衬底顶部的所述垫氧化层采用干法蚀刻、湿法蚀刻以及化学机械研磨中的至少一种。
10.如权利要求8所述的形成方法，其特征在于，在进行所述热退火之前，所述形成方法还包括：
进行离子注入，在所述零层对准凹槽的内壁形成离子注入层，其中，通过所述热退火，驱入并激活注入所述半导体衬底内的离子。
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