CN116962601A - 控制集成电路、电视接收器以及方法 - Google Patents

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Abstract

本公开涉及控制集成电路、电视接收器以及方法。本发明提供藉助于参考时钟重新产生来维持对条件式存取模块的视频输出的控制集成电路、相关的电视接收器及方法。控制集成电路可包含输入控制电路、帧处理电路、时钟控制电路及输出控制电路。输入控制电路从解调制器电路接收传输串流(简称TS)数据信号，帧处理电路对TS数据信号进行帧处理操作以预备多个帧，时钟控制电路依据TS有效信号产生第二参考时钟信号，以作为第一参考时钟信号的替代，以及输出控制电路依据第二参考时钟信号输出该多个帧至条件式存取模块，以容许条件式存取模块为电视接收器进行条件式存取控制。

Description

控制集成电路、电视接收器以及方法
技术领域
本发明有关于数字电视，尤指一种藉助于参考时钟(Clock)重新产生来维持对条件式存取模块(Conditional Access Module,CAM)的视频输出的控制集成电路、相关的电视接收器以及相关的方法。
背景技术
依据相关技术，数字视频广播(Digital Video Broadcasting，简称DVB)电视接收器可用条件式存取模块来解密(decrypt)节目资讯，其中该条件式存取模块可为多个厂商的各自的条件式存取模块产品中的任一产品，以提供各种解密算法的选项(option)。然而，可能发生某些问题。举例来说，该DVB电视接收器中的解调制器(demodulator)可产生一组输出信号以代表解调制的结果。该DVB电视接收器可将这一组信号输出至该条件式存取模块以尝试使该条件式存取模块解密节目资讯，而这一组信号中的时钟信号可能是具有某个固定频率的高速时钟信号，尤其，该高速时钟信号的频率可能比这一组信号中的数据信号的数据速率高很多，这可能造成该条件式存取模块的操作异常，使该DVB电视接收器所输出的显示画面异常(例如出现马赛克现象)。因此，需要一种新颖的方法及相关架构，以在没有或较少副作用的状况下实现具有可靠的控制的电视接收器。
发明内容
本发明的一个目的在于提供一种藉助于参考时钟重新产生来维持对条件式存取模块的视频输出的控制集成电路、相关的电视接收器以及相关的方法，以解决上述问题。
本发明的另一个目的在于提供一种藉助于参考时钟重新产生来维持对条件式存取模块的视频输出的控制集成电路、相关的电视接收器以及相关的方法，以确保该电视接收器的正常运作。
本发明的至少一个实施例提供一种藉助于参考时钟重新产生来维持对条件式存取模块的视频输出的控制集成电路，其中该控制集成电路设置于电视接收器。该控制集成电路可包含：输入控制电路；帧处理(frame processing)电路，耦接至该输入控制电路；时钟控制电路；以及输出控制电路，耦接至该帧处理电路以及该时钟控制电路。举例来说，该输入控制电路可用来从该电视接收器中的解调制器(demodulator)电路接收第一传输串流(transport stream,TS)的第一传输串流数据信号，其中该第一传输串流数据信号至少载有(carry)视频数据；该帧处理电路可用来依据预定帧大小(predetermined frame size)对该第一传输串流数据信号进行帧处理操作以预备对应于该第一传输串流数据信号的多个帧；该时钟控制电路可用来从该解调制器电路接收该第一传输串流的第一传输串流有效(TS valid)信号，且依据该第一传输串流有效信号产生第二参考时钟信号，以作为该解调制器电路所产生的第一参考时钟信号的替代(replacement)；以及该输出控制电路可用来依据该第二参考时钟信号输出该多个帧至该条件式存取模块，以容许该条件式存取模块为该电视接收器进行条件式存取(Conditional Access,CA)控制，其中该输出控制电路输出该第二参考时钟信号至该条件式存取模块，以使该条件式存取模块依据该第二参考时钟信号而非该第一参考时钟信号来接收该多个帧。
依据某些实施例，本发明另提供包含上述控制集成电路的该电视接收器，其中该电视接收器可包含调谐器(tuner)电路以及该解调制器电路。举例来说，该调谐器电路可用来依据至少一个射频信号进行调谐操作以产生至少一个调制的(modulated)信号，其中该至少一个射频信号是透过该电视接收器的天线来接收的；以及该解调制器电路可用来对该至少一个射频信号进行解调制操作以产生该第一传输串流。
本发明的至少一个实施例提供一种藉助于参考时钟重新产生来维持对条件式存取模块的视频输出的方法，其中该方法可应用于(applicable to)控制集成电路，而该控制集成电路设置于电视接收器。该方法可包含：利用该控制集成电路中的输入控制电路从该电视接收器中的解调制器电路接收第一传输串流的第一传输串流数据信号，其中该第一传输串流数据信号至少载有视频数据；利用该控制集成电路中的帧处理电路依据预定帧大小对该第一传输串流数据信号进行帧处理操作以预备对应于该第一传输串流数据信号的多个帧；利用该控制集成电路中的时钟控制电路从该解调制器电路接收该第一传输串流的第一传输串流有效信号，且依据该第一传输串流有效信号产生第二参考时钟信号，以作为该解调制器电路所产生的第一参考时钟信号的替代；以及利用该控制集成电路中的输出控制电路依据该第二参考时钟信号输出该多个帧至该条件式存取模块，以容许该条件式存取模块为该电视接收器进行条件式存取控制，其中该输出控制电路输出该第二参考时钟信号至该条件式存取模块，以使该条件式存取模块依据该第二参考时钟信号而非该第一参考时钟信号来接收该多个帧。
本发明的好处之一是，透过仔细设计的控制机制，本发明的控制集成电路、电视接收器以及方法能动态地产生正确的参考时钟(例如该第二参考时钟信号)，不论该解调制器电路所产生的该第一参考时钟信号是否恰当。相较于相关技术，本发明的控制集成电路及方法能在没有副作用或较不可能带来副作用的状况下实现具有强健的(robust)控制的电视接收器。
附图说明
图1为依据本发明的一个实施例的一种藉助于参考时钟重新产生来维持对条件式存取模块的视频输出的控制集成电路的示意图，其中该条件式存取模块以及包含该控制集成电路的电视接收器中的解调制器电路也绘示于图1中以便于理解。
图2依据本发明的一个实施例绘示图1所示的架构的某些实施细节。
图3为依据本发明的另一个实施例的一种藉助于参考时钟重新产生来维持对该条件式存取模块的视频输出的控制集成电路的示意图，其中相较于图1所示的架构，该解调制器电路于本实施例中可被整合至该控制集成电路中。
图4依据本发明的一个实施例绘示图3所示的架构的某些实施细节。
图5依据本发明的一个实施例绘示图1所示的传输率侦测电路的某些实施细节。
图6依据本发明的一个实施例绘示一种藉助于参考时钟重新产生来维持对条件式存取模块的视频输出的方法的流程图，其中该方法可应用于图1及图3分别所示的控制集成电路中的任一控制集成电路以及图2及图4分别所示的电视接收器中的任一电视接收器。
图7依据本发明的一个实施例绘示该方法的工作流程中的第一局部(partial)工作流程。
图8绘示该方法的该工作流程中的第二局部工作流程。
具体实施方式
图1为依据本发明的一个实施例的一种藉助于参考时钟重新产生来维持对条件式存取模块(Conditional Access Module，简称CAM)10C的视频输出的控制集成电路(integrated circuit，简称IC)100的示意图，其中CAM 10C以及包含控制IC 100的电视接收器10中的解调制器电路10D也绘示于图1中以便于理解。设置于电视接收器10的控制IC100可包含多个元件，诸如传输串流处理模块100F等，而传输串流处理模块100F可包含输入控制电路110、帧处理电路120、输出控制电路130以及时钟控制电路140，其中帧处理电路120可包含成帧器(framer)122、直接存储器存取(Direct Memory Access，简称DMA)电路124以及随机存取存储器(Random Access Memory，简称RAM)126，且时钟控制电路140可包含传输率侦测(rate detection)电路142以及锁相回路(phase-locked loop，简称PLL)144。
输入控制电路110可从解调制器电路10D接收传输串流TS1的传输串流数据信号TS1_data以供进一步处理，其中传输串流数据信号TS1_data至少载有(carry)视频数据，但本发明不限于此。举例来说，传输串流TS1可符合动态影像专家小组(Moving PictureExperts Group，简称MPEG)的至少一个标准，尤其，可符合MPEG-2标准的传输串流(MPEG-2transport stream,MPEG2-TS)的格式，并且传输串流数据信号TS1_data可另载有音频数据。另外，帧处理电路120可依据预定帧大小PFS(例如188位元组)对传输串流数据信号TS1_data进行帧处理操作以预备对应于传输串流数据信号TS1_data的多个帧。举例来说，成帧器122可至少依据预定帧大小PFS诸如188位元组从传输串流数据信号TS1_data取得该多个帧，尤其，从传输串流数据信号TS1_data每188位元组辨识出一个帧。RAM 126可暂时地储存该多个帧，且DMA电路124可存取该多个帧，尤其，将成帧器122所取得的该多个帧写入RAM126。
如图1所示，时钟控制电路140可从解调制器电路10D接收传输串流TS1的传输串流有效信号TS1_valid，且依据传输串流有效信号TS1_valid产生参考时钟信号TS2_clk，以作为解调制器电路10D所产生的参考时钟信号TS1_clk的替代时钟。举例来说，传输率侦测电路142可侦测传输串流有效信号TS1_valid上的预定波形(例如上升/下降边缘)出现的频率以产生中间(intermediate)时钟信号，诸如时钟信号CLK0，且PLL144可依据该中间时钟信号诸如时钟信号CLK0进行相位锁定操作以产生参考时钟信号TS2_clk。此外，输出控制电路130可依据参考时钟信号TS2_clk输出该多个帧至CAM 10C，以容许CAM 10C为电视接收器10进行条件式存取(Conditional Access，简称CA)控制，其中输出控制电路130可输出参考时钟信号TS2_clk至CAM 10C，以使CAM 10C依据参考时钟信号TS2_clk而非参考时钟信号TS1_clk来接收该多个帧。
依据本实施例，解调制器电路10D位于控制IC 100以外。尤其，控制IC 100可另包含输入端口(port)P_In及输出端口P_Out。输入端口P_In可用来从解调制器电路10D接收传输串流TS1的多个第一传输串流信号，其中该多个第一传输串流信号包含传输串流有效信号TS1_valid、参考时钟信号TS1_clk、同步信号TS1_sync以及传输串流数据信号TS1_data。输出端口P_Out可用来输出对应传输串流TS1的传输串流TS2的多个第二传输串流信号至CAM 10C，其中该多个第二传输串流信号包含传输串流有效信号TS2_valid、参考时钟信号TS2_clk、同步信号TS2_sync以及传输串流数据信号TS2_data。控制IC 100可透过传输串流数据信号TS2_data输出该多个帧至CAM 10C。
基于图1所示的架构，控制IC 100能动态地产生正确的参考时钟，诸如参考时钟信号TS2_clk，不论解调制器电路10D所产生的参考时钟信号TS1_clk是否恰当。举例来说，当参考时钟信号TS1_clk的频率比传输串流数据信号TS1_data的数据速率高很多，本发明的控制IC 100能避免相关技术中的问题，诸如参考时钟信号TS1_clk所导致的任何错误、显示画面异常的问题、CAM产品相容性问题等。
为了便于理解，电视接收器10可为DVB电视接收器，且CAM 10C可用来为电视接收器10进行视频解密(decryption)，以使电视接收器10可在该视频数据包含加密的(encrypted)视频数据的情况下取得解密的视频数据，其中控制IC 100及CAM 10C之间的连接、互动等可符合DVB公用介面(Common Interface,CI)标准(DVB-CI standard)，但本发明不限于此。
图2依据本发明的一个实施例绘示图1所示的架构的某些实施细节。如图2所示，控制IC 100可包含多个传输串流处理模块诸如传输串流处理模块100F及100G(图中标示为「TS处理模块」以求简明)以及解码器电路10DEC。举例来说，传输串流处理模块100G的架构可相同于传输串流处理模块100F的架构，但本发明不限于此。于某些例子中，传输串流处理模块100G的架构可相似于传输串流处理模块100F的架构。
控制IC 100可利用输出控制电路130依据参考时钟信号TS2_clk输出该多个帧至CAM 10C，以容许电视接收器10中的数据处理路径上的多级电路进行数据处理以产生显示数据以供显示。举例来说，如图2所示，该多级电路可包含调谐器(tuner)电路10T、解调制器电路10D、传输串流处理模块100F、CAM 10C、传输串流处理模块100G以及解码器电路10DEC，其中解调制器电路10D是传输串流处理模块100F的前一级电路，CAM 10C是传输串流处理模块100F的下一级电路，传输串流处理模块100G是CAM 10C的下一级电路，且解码器电路10DEC是传输串流处理模块100G的下一级电路。
调谐器电路10T可依据至少一个射频信号进行调谐操作以产生至少一个调制的(modulated)信号，其中上述至少一个射频信号是透过电视接收器10的天线10A来接收的。解调制器电路10D可对上述至少一个射频信号进行解调制操作以产生传输串流TS1。另外，该显示数据是解码器电路10DEC所产生的解码的显示数据。为了简明起见，于本实施例中类似的内容在此不重复赘述。
图3为依据本发明另一个实施例的一种藉助于参考时钟重新产生来维持对CAM10C的视频输出的控制IC的示意图，其中相较于图1所示的架构，解调制器电路10D于本实施例中可被整合至该控制IC中。因应架构上的改变，本实施例中的该控制IC及该电视接收器可分别称为控制IC200及电视接收器20，其中解调制器电路10D内建于控制IC 200中。为了简明起见，于本实施例中类似的内容在此不重复赘述。
图4依据本发明的一个实施例绘示图3所示的架构的某些实施细节。如图4所示，控制IC 200可包含解调制器电路10D、传输串流处理模块100F及100G(标示「TS处理模块」以求简明)以及解码器电路10DEC。为了简明起见，于本实施例中类似的内容在此不重复赘述。
图5依据本发明一个实施例绘示图1所示的传输率侦测电路142的某些实施细节。传输率侦测电路142可包含逻辑电路142L、计数器(counter)142C及寄存器(register)142R。逻辑电路142L可控制传输率侦测电路142的操作，计数器142C可进行计数以产生至少一个计数值(例如一个或多个计数值)，诸如计数值CNT，且寄存器142R可暂时地储存计数值CNT。举例来说，逻辑电路142L可依据传输串流有效信号TS1_valid来控制计数器142C的计数操作以取得计数值CNT，依据计数值CNT设定至少一个参数(例如比率Rate_CNT)，以及基于上述至少一个参数，依据时钟信号TP_CLK产生时钟信号CLK0，但本发明不以此为限。
图6依据本发明一个实施例绘示一种藉助于参考时钟重新产生来维持对条件式存取模块的视频输出的方法的流程图，其中该方法可应用于图1及图3分别所示的控制IC 100及200中的任一控制集成电路以及图2及图4分别所示的电视接收器10及20中的任一电视接收器。举例来说，控制IC 100(或200)可进行平行处理，尤其，以平行的方式进行步骤S10及S20的操作。另外，在控制IC 100(或200)的控制下，电视接收器10(或20)可利用该多级电路诸如调谐器电路10T、解调制器电路10D、传输串流处理模块100F、CAM 10C、传输串流处理模块100G以及解码器电路10DEC进行数据处理以产生显示数据以供显示。
于步骤S10中，控制IC 100(或200)可利用传输串流处理模块100F进行传输串流处理(标示「TS处理」以求简明)，其中步骤S10可包含多个子步骤，诸如步骤S11～S13。
于步骤S11中，控制IC 100(或200)可利用输入控制电路110从解调制器电路10D接收传输串流TS1的传输串流数据信号TS1_data，以供进一步处理，其中传输串流数据信号TS1_data至少载有视频数据。
于步骤S12中，控制IC 100(或200)可利用帧处理电路120依据预定帧大小PFS(例如188位元组)对传输串流数据信号TS1_data进行帧处理操作以预备对应于传输串流数据信号TS1_data的多个帧。
于步骤S13中，控制IC 100(或200)可利用输出控制电路130依据参考时钟信号TS2_clk输出该多个帧至CAM 10C，以容许CAM 10C为电视接收器10(或20)进行该CA控制，其中输出控制电路130输出参考时钟信号TS2_clk至CAM 10C，以使CAM 10C依据参考时钟信号TS2_clk而非参考时钟信号TS1_clk来接收该多个帧。
于步骤S20中，控制IC 100(或200)可利用时钟控制电路140从解调制器电路10D接收传输串流TS1的传输串流有效信号TS1_valid，且依据传输串流有效信号TS1_valid产生参考时钟信号TS2_clk，以作为解调制器电路10D所产生的参考时钟信号TS1_clk的替代时钟。
依据该方法来操作的控制IC 100(或200)能动态地产生正确的参考时钟，诸如参考时钟信号TS2_clk，不论解调制器电路10D所产生的参考时钟信号TS1_clk是否恰当。为了简明起见，于本实施例中类似的内容在此不重复赘述。
为了更好地理解，该方法可用图6所示的工作流程来说明，但本发明不限于此。依据某些实施例，一个或多个步骤可于图6所示的工作流程中增加、删除或修改。
图7及图8依据本发明一个实施例分别绘示该方法的工作流程中的第一局部流程及第二局部流程，其中节点A及B可指出该第一局部流程及该第二局部流程之间的连接。
于步骤S30中，传输串流处理模块100F可利用输入控制电路110从解调制器电路10D接收传输串流TS1，且利用传输率侦测电路142(例如逻辑电路142L)监控传输串流TS1(例如传输串流有效信号TS1_valid)。
于步骤S31中，当侦测到传输串流有效信号TS1_valid的上升边缘时，传输率侦测电路142(例如逻辑电路142L)可启用(enable)计数器142C以开始进行计数。
于步骤S32中，传输率侦测电路142(例如逻辑电路142L)可利用计数器142C进行计数以产生最新的计数值，诸如计数值CNT，以供储存于寄存器142R。举例来说，计数器142C可依据时钟信号TP_CLK进行计数，诸如上述计数操作，尤其，计数时钟信号TP_CLK上的脉冲的循环(cycle)，以一增量，诸如一，从初始值诸如零开始。
为了便于理解，时钟信号TP_CLK的频率TP_CLK_f(例如250兆赫(megahertz,MHz))典型地大于传输串流有效信号TS1_valid的频率TS1_valid_f(例如，当传输串流有效信号TS1_valid是活跃(active)时)，诸如传输串流有效信号TS1_valid上的连续两个上升边缘出现的频率，尤其，可大于参考时钟信号TS1_clk的频率TS1_clk_f(未标示于图中)，但本发明不限于此。举例来说，传输串流有效信号TS1_valid在某些时间区间中可能是不活跃(inactive)，且因此无法被直接使用作为上述时钟信号CLK0。
于步骤S33中，传输率侦测电路142(例如逻辑电路142L)可检查是否侦测到传输串流有效信号TS1_valid的下一个上升边缘。如果是，进入步骤S34；如果否，进入步骤S32以继续利用计数器142C进行计数。
于步骤S34中，传输率侦测电路142(例如逻辑电路142L)可停止计数器142C的计数，且计算最新的计数值诸如计数值CNT对传输串流TS1中的传输串流数据信号TS1_data的一个帧的位元数(PFS*8)的比率Rate_CNT，尤其，依据最新的计数值CNT以及预定帧大小PFS(例如188位元组)计算比率Rate_CNT，如下所示：
Rate_CNT＝(CNT/(PFS*8))；或
Rate_CNT＝(CNT/(188*8))＝(CNT/1504)，若PFS＝188；
其中比率Rate_CNT可指出以时钟信号TP_CLK的循环来量测传输串流TS1而得到的量测结果，诸如传输串流数据信号TS1_data的每位元的循环数(cycle count per bit)，但本发明不限于此。
于步骤S35中，传输率侦测电路142(例如逻辑电路142L)可依据时钟信号TP_CLK的频率TP_CLK_f以及比率Rate_CNT来计算参考时钟信号TS2_clk的频率TS2_clk_f(未标示于图中)的暂时值，如下所示：
TS2_clk_f＝(TP_CLK_f/Rate_CNT)；
其中，传输率侦测电路142(例如逻辑电路142L)可依据是否传输串流TS1及TS2均以同一种传输模式(例如，并列式(Parallel)传输模式、或序列式(Serial)传输模式)来传输，来判断参考时钟信号TS2_clk的频率TS2_clk_f是否等于上述暂时值诸如(TP_CLK_f/Rate_CNT)、及/或是否需要进一步调整频率TS2_clk_f。
为了便于理解，假设传输串流TS2是以并列式传输模式(而非序列式传输模式)来传输。传输率侦测电路142(例如逻辑电路142L)可判断是否传输串流TS1及TS2均以同一种传输模式来传输，尤其，判断是否传输串流TS1系以序列式传输模式来传输，以判断是否需要进一步调整参考时钟信号TS2_clk的频率TS2_clk_f。
于步骤S36中，传输率侦测电路142(例如逻辑电路142L)可判断是否传输串流TS1系以序列式传输模式来传输。如果是，进入步骤S37；如果否，进入步骤S38。
于步骤S37中，传输率侦测电路142(例如逻辑电路142L)可依据预定比率(例如8)来计算(例如更新)参考时钟信号TS2_clk的频率TS2_clk_f，如下所示：
TS2_clk_f/＝8；
其中符号「/＝」代表的是以商赋值(division assignment)。
于步骤S38中，传输率侦测电路142(例如逻辑电路142L)可将时钟信号CLK0的频率设定为频率TS2_clk_f以产生时钟信号CLK0。举例来说，时钟信号CLK0的产生可藉由时钟门控(clock gating)等方式来实现，但本发明不限于此。另外，时钟控制电路140可利用锁相回路144依据输出时钟信号CLK0进行相位锁定操作以产生参考时钟信号TS2_clk。
于步骤S39中，传输串流处理模块100F可利用输出控制电路130将RAM 126中的该多个帧依据参考时钟信号TS2_clk(例如其频率TS2_clk_f)输出至CAM 10C。
为了更好地理解，该方法可用图7及图8所示的工作流程来说明，但本发明不限于此。依据某些实施例，一个或多个步骤可于图7及图8所示的工作流程中增加、删除或修改。
依据某些实施例，该多个帧中的每一帧可视为传输串流封包，其中该传输串流封包可包含188位元组。成帧器122可响应于同步信号TS1_sync上的预定波形(例如上升边缘)开始接收传输串流数据信号TS1_data所载有的数据，尤其，从该数据每188位元组辨识出一个帧以将该数据区分为该多个帧。当接收到该多个帧中的任一帧，成帧器122可触发(trigger)DMA电路124将成帧器122所取得的该任一帧写入RAM 126。另外，控制IC 100(或200)可利用传输率侦测电路142进行图7及图8所示的工作流程中的相关操作以判断传输帧(例如传输串流封包)的数据所需要的时间，尤其，计算传输串流信号TS1(例如传输串流数据信号TS1_data)的实际数据速率以作为参考时钟信号TS2_clk的频率TS2_clk_f。于是，输出控制电路130将RAM 126中的该多个帧依据参考时钟信号TS2_clk的频率TS2_clk_f输出至CAM 10C。为了简明起见，于这些实施例中类似的内容在此不重复赘述。
在上列实施例中，传输串流TS1及TS2中的至少一个传输串流的输入/输出端子的数量可随着传输模式(例如，并列式传输模式、或序列式传输模式)而变化。举例来说，对于并列式传输模式，传输串流TS1(或TS2)的输入/输出端子可包含：
(1)时钟端子，用于参考时钟信号TS1_clk(或TS2_clk)的输入/输出；
(2)同步端子，用于同步信号TS1_sync(或TS2_sync)的输入/输出；
(3)有效端子，用于传输串流有效信号TS1_valid(或TS2_valid)的输入/输出；以及
(4)八个数据端子，用于传输串流数据信号TS1_data(或TS2_data)的八个位元的输入/输出；
其中上列输入/输出端子的总数等于十一。另外，对于序列式传输模式，传输串流TS1的输入/输出端子可包含：
(1)时钟端子，用于参考时钟信号TS1_clk的输入/输出；
(2)同步端子，用于同步信号TS1_sync的输入/输出；
(3)有效端子，用于传输串流有效信号TS1_valid的输入/输出；以及
(4)数据端子，用于传输串流数据信号TS1_data的输入/输出；
其中上列输入/输出端子的总数等于四。
依据某些实施例，RAM 126可藉由动态随机存取存储器(Dynamic Random AccessMemory,DRAM)、静态随机存取存储器(Static Random Access Memory,SRAM)等方式来实施。为了简明起见，于这些实施例中类似的内容在此不重复赘述。
本发明的控制IC 100及200、电视接收器10及20以及方法能动态地产生正确的参考时钟，诸如参考时钟信号TS2_clk，不论解调制器电路10D所产生的参考时钟信号TS1_clk是否恰当。相较于相关技术，本发明的控制IC及方法能在没有或较少副作用的状况下实现具有可靠的控制的电视接收器。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
符号说明
10,20:电视接收器
10C:条件式存取模块(CAM)
10D:解调制器电路
10DEC:解码器电路
10T:调谐器电路
10A:天线
100,200:控制集成电路(IC)
100F,100G:传输串流(TS)处理模块
110:输入控制电路
120:帧处理电路
122:成帧器
124:直接存储器存取(DMA)电路
126:随机存取存储器(RAM)
130:输出控制电路
140:时钟控制电路
142:传输率侦测电路
142C:计数器
142L:逻辑电路
142R:寄存器
144:锁相回路(PLL)
P_In:输入端口
P_Out:输出端口
TS1,TS2:传输串流信号
TS1_valid,TS2_valid:传输串流有效信号
TS1_clk,TS2_clk:参考时钟信号
TS1_sync,TS2_sync:同步信号
TS1_data,TS2_data:传输串流数据信号
CLK0,TP_CLK:时钟信号
CNT:计数值
Rate_CNT:比率
S10～S13,S20,S30～S39:步骤

Claims (10)

1.一种藉助于参考时钟重新产生来维持对条件式存取模块的视频输出的控制集成电路，该控制集成电路设置于电视接收器，该控制集成电路包含：
输入控制电路，用来从该电视接收器中的解调制器电路接收第一传输串流的第一传输串流数据信号，其中该第一传输串流数据信号至少载有视频数据；
帧处理电路，耦接至该输入控制电路，用来依据预定帧大小对该第一传输串流数据信号进行帧处理操作以预备对应于该第一传输串流数据信号的多个帧；
时钟控制电路，用来从该解调制器电路接收该第一传输串流的第一传输串流有效信号，且依据该第一传输串流有效信号产生第二参考时钟信号，以作为该解调制器电路所产生的第一参考时钟信号的替代；以及
输出控制电路，耦接至该帧处理电路以及该时钟控制电路，用来依据该第二参考时钟信号输出该多个帧至该条件式存取模块，以容许该条件式存取模块为该电视接收器进行条件式存取控制，其中该输出控制电路输出该第二参考时钟信号至该条件式存取模块，以使该条件式存取模块依据该第二参考时钟信号而非该第一参考时钟信号来接收该多个帧。
2.如权利要求1所述的控制集成电路，其中该电视接收器是数字视频广播电视接收器，且该条件式存取模块是用来为该电视接收器进行视频解密的，以容许该电视接收器在该视频数据包含加密的视频数据的情况下取得解密的视频数据。
3.如权利要求1所述的控制集成电路，其中该时钟控制电路包含：
传输率侦测电路，用来侦测该第一传输串流有效信号上的预定波形出现的频率以产生中间时钟信号；以及
锁相回路，耦接至该传输率侦测电路，用来依据该中间时钟信号进行相位锁定操作以产生该第二参考时钟信号。
4.如权利要求1所述的控制集成电路，其中该帧处理电路包含：
成帧器，用来至少依据该预定帧大小从该第一传输串流数据信号取得该多个帧；
随机存取存储器，用来暂时地储存该多个帧；以及
直接存储器存取电路，耦接至该成帧器以及该随机存取存储器，用来存取该多个帧。
5.如权利要求1所述的控制集成电路，其中该控制集成电路中的传输串流处理模块包含该输入控制电路、该帧处理电路以及该输出控制电路；以及该控制集成电路利用该输出控制电路依据该第二参考时钟信号输出该多个帧至该条件式存取模块，以容许该电视接收器中的数据处理路径上的多级电路进行数据处理以产生显示数据以供显示，其中该多级电路包含该解调制器电路、该传输串流处理模块以及该条件式存取模块，该解调制器电路是该传输串流处理模块的前一级电路，以及该条件式存取模块是该传输串流处理模块的下一级电路。
6.如权利要求5所述的控制集成电路，其中该多级电路另包含解码器电路及另一传输串流处理模块，该另一传输串流处理模块是该条件式存取模块的下一级电路，该解码器电路是该另一传输串流处理模块的下一级电路，以及该显示数据是该解码器电路所产生的解码的显示数据。
7.如权利要求1所述的控制集成电路，其中该解调制器电路内建于该控制集成电路中。
8.如权利要求1所述的控制集成电路，其中该解调制器电路位于该控制集成电路以外；以及该控制集成电路另包含：
输入端口，用来从该解调制器电路接收该传输串流的多个第一传输串流信号，其中该多个第一传输串流信号包含该第一传输串流有效信号、该第一参考时钟信号、第一同步信号以及该第一传输串流数据信号；以及
输出端口，用来输出对应该第一传输串流的第二传输串流的多个第二传输串流信号至该条件式存取模块，其中该多个第二传输串流信号包含第二传输串流有效信号、该第二参考时钟信号、第二同步信号以及第二传输串流数据信号，以及该控制集成电路透过该第二传输串流数据信号输出该多个帧至该条件式存取模块。
9.一种包含如权利要求1所述的控制集成电路的电视接收器，其中该电视接收器包含：
调谐器电路，用来依据至少一个射频信号进行调谐操作以产生至少一个调制的信号，其中该至少一个射频信号是透过该电视接收器的天线来接收的；以及
该解调制器电路，用来对该至少一个射频信号进行解调制操作以产生该第一传输串流。
10.一种藉助于参考时钟重新产生来维持对条件式存取模块的视频输出的方法，该方法能够应用于控制集成电路，该控制集成电路设置于电视接收器，该方法包含：
利用该控制集成电路中的输入控制电路从该电视接收器中的解调制器电路接收第一传输串流的第一传输串流数据信号，其中该第一传输串流数据信号至少载有视频数据；
利用该控制集成电路中的帧处理电路依据预定帧大小对该第一传输串流数据信号进行帧处理操作以预备对应于该第一传输串流数据信号的多个帧；
利用该控制集成电路中的时钟控制电路从该解调制器电路接收该第一传输串流的第一传输串流有效信号，且依据该第一传输串流有效信号产生第二参考时钟信号，以作为该解调制器电路所产生的第一参考时钟信号的替代；以及
利用该控制集成电路中的输出控制电路依据该第二参考时钟信号输出该多个帧至该条件式存取模块，以容许该条件式存取模块为该电视接收器进行条件式存取控制，其中该输出控制电路输出该第二参考时钟信号至该条件式存取模块，以使该条件式存取模块依据该第二参考时钟信号而非该第一参考时钟信号来接收该多个帧。
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