TWI813310B - 藉助於參考時脈重新產生來維持對條件式存取模組的視訊輸出之控制積體電路、電視接收器以及方法 - Google Patents

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Abstract

本發明提供藉助於參考時脈重新產生來維持對條件式存取模組的視訊輸出之控制積體電路、相關的電視接收器及方法。控制積體電路可包含輸入控制電路、幀處理電路、時脈控制電路及輸出控制電路。輸入控制電路從解調變器電路接收傳輸串流(簡稱TS)資料訊號，幀處理電路對TS資料訊號進行幀處理操作以預備複數個幀，時脈控制電路依據TS有效訊號產生第二參考時脈訊號，以作為第一參考時脈訊號的替代，以及輸出控制電路依據第二參考時脈訊號輸出該複數個幀至條件式存取模組，以容許條件式存取模組為電視接收器進行條件式存取控制。

Description

藉助於參考時脈重新產生來維持對條件式存取模組的視訊輸 出之控制積體電路、電視接收器以及方法
本發明係有關於數位電視，尤指一種藉助於參考時脈(Clock)重新產生來維持對一條件式存取模組(Conditional Access Module,CAM)的視訊輸出之控制積體電路、相關的電視接收器以及相關的方法。
依據相關技術，一數位視訊廣播(Digital Video Broadcasting，簡稱DVB)電視接收器可用一條件式存取模組來解密(decrypt)節目資訊，其中該條件式存取模組可為多個廠商之各自的條件式存取模組產品中的任一產品，以提供各種解密演算法的選項(option)。然而，可能發生某些問題。舉例來說，該DVB電視接收器中的一解調變器(demodulator)可產生一組輸出訊號以代表解調變的結果。該DVB電視接收器可將這一組訊號輸出至該條件式存取模組以嘗試使該條件式存取模組解密節目資訊，而這一組訊號中之一時脈訊號可能是具有某個固定頻率的高速時脈訊號，尤其，該高速時脈訊號的頻率可能比這一組訊號中之資料訊號的資料速率高很多，這可能造成該條件式存取模組的操作異常，使該DVB電視接收器所輸出的顯示畫面異常(例如出現馬賽克現象)。因此，需要一種新穎的方法及相關架構，以在沒有或較少副作用之狀況下實現具有可靠的控制之電視接收器。
本發明之一目的在於提供一種藉助於參考時脈重新產生來維持對一條件式存取模組的視訊輸出之控制積體電路、相關的電視接收器以及相關的方法，以解決上述問題。
本發明之另一目的在於提供一種藉助於參考時脈重新產生來維持對一條件式存取模組的視訊輸出之控制積體電路、相關的電視接收器以及相關的方法，以確保該電視接收器之正常運作。
本發明之至少一實施例提供一種藉助於參考時脈重新產生來維持對一條件式存取模組的視訊輸出之控制積體電路，其中該控制積體電路是設置於一電視接收器。該控制積體電路可包含：一輸入控制電路；一幀處理(frame processing)電路，耦接至該輸入控制電路；一時脈控制電路；以及一輸出控制電路，耦接至該幀處理電路以及該時脈控制電路。舉例來說，該輸入控制電路可用來從該電視接收器中的一解調變器(demodulator)電路接收一第一傳輸串流(transport stream,TS)的一第一傳輸串流資料訊號，其中該第一傳輸串流資料訊號至少載有(carry)視訊資料；該幀處理電路可用來依據一預定幀大小(predetermined frame size)對該第一傳輸串流資料訊號進行幀處理操作以預備對應於該第一傳輸串流資料訊號的複數個幀；該時脈控制電路可用來從該解調變器電路接收該第一傳輸串流的一第一傳輸串流有效(TS valid)訊號，且依據該第一傳輸串流有效訊號產生一第二參考時脈訊號，以作為該解調變器電路所產生的一第一參考時脈訊號的替代(replacement)；以及該輸出控制電路可用來依據該第二參考時脈訊號輸出該複數個幀至該條件式存取模組，以容許該條件式存取模組為該電視接收器進行條件式存取(Conditional Access,CA)控制，其中該輸出控制電路輸出該第二參考時脈訊號至該條件式存取模組，以使該條件 式存取模組依據該第二參考時脈訊號而非該第一參考時脈訊號來接收該複數個幀。
依據某些實施例，本發明另提供包含上述控制積體電路的該電視接收器，其中該電視接收器可包含一調諧器(tuner)電路以及該解調變器電路。舉例來說，該調諧器電路可用來依據至少一射頻訊號進行調諧操作以產生至少一調變的(modulated)訊號，其中該至少一射頻訊號是透過該電視接收器的天線來接收；以及該解調變器電路可用來對該至少一射頻訊號進行解調變操作以產生該第一傳輸串流。
本發明之至少一實施例提供一種藉助於參考時脈重新產生來維持對一條件式存取模組的視訊輸出之方法，其中該方法是可應用於(applicable to)一控制積體電路，而該控制積體電路是設置於一電視接收器。該方法可包含：利用該控制積體電路中之一輸入控制電路從該電視接收器中的一解調變器電路接收一第一傳輸串流的一第一傳輸串流資料訊號，其中該第一傳輸串流資料訊號至少載有視訊資料；利用該控制積體電路中之一幀處理電路依據一預定幀大小對該第一傳輸串流資料訊號進行幀處理操作以預備對應於該第一傳輸串流資料訊號的複數個幀；利用該控制積體電路中之一時脈控制電路從該解調變器電路接收該第一傳輸串流的一第一傳輸串流有效訊號，且依據該第一傳輸串流有效訊號產生一第二參考時脈訊號，以作為該解調變器電路所產生的一第一參考時脈訊號的替代；以及利用該控制積體電路中之一輸出控制電路依據該第二參考時脈訊號輸出該複數個幀至該條件式存取模組，以容許該條件式存取模組為該電視接收器進行條件式存取控制，其中該輸出控制電路輸出該第二參考時脈訊號至該條件式存取模組，以使該條件式存取模組依據該第二參考時脈訊號而非該第一參考時脈訊號來接收該複數個幀。
本發明的好處之一是，透過仔細設計之控制機制，本發明的控制積 體電路、電視接收器以及方法能動態地產生正確的參考時脈(例如該第二參考時脈訊號)，不論該解調變器電路所產生的該第一參考時脈訊號是否恰當。相較於相關技術，本發明的控制積體電路及方法能在沒有副作用或較不可能帶來副作用之狀況下實現具有強健的(robust)控制之電視接收器。
10,20:電視接收器
10C:條件式存取模組(CAM)
10D:解調變器電路
10DEC:解碼器電路
10T:調諧器電路
10A:天線
100,200:控制積體電路(IC)
100F,100G:傳輸串流(TS)處理模組
110:輸入控制電路
120:幀處理電路
122:成幀器
124:直接記憶體存取(DMA)電路
126:隨機存取記憶體(RAM)
130:輸出控制電路
140:時脈控制電路
142:傳輸率偵測電路
142C:計數器
142L:邏輯電路
142R:暫存器
144:鎖相迴路(PLL)
P_In:輸入埠
P_Out:輸出埠
TS1,TS2:傳輸串流訊號
TS1_valid,TS2_valid:傳輸串流有效訊號
TS1_clk,TS2_clk:參考時脈訊號
TS1_sync,TS2_sync:同步訊號
TS1_data,TS2_data:傳輸串流資料訊號
CLK0,TP_CLK:時脈訊號
CNT:計數值
Rate_CNT:比率
S10~S13,S20,S30~S39:步驟
第1圖為依據本發明一實施例之一種藉助於參考時脈重新產生來維持對條件式存取模組的視訊輸出之控制積體電路的示意圖，其中該條件式存取模組以及包含該控制積體電路之一電視接收器中的一解調變器電路也繪示於第1圖中以便於理解。
第2圖依據本發明一實施例繪示第1圖所示之架構的某些實施細節。
第3圖為依據本發明另一實施例之一種藉助於參考時脈重新產生來維持對該條件式存取模組的視訊輸出之控制積體電路的示意圖，其中相較於第1圖所示之架構，該解調變器電路於本實施例中可被整合至該控制積體電路中。
第4圖依據本發明一實施例繪示第3圖所示之架構的某些實施細節。
第5圖依據本發明一實施例繪示第1圖所示之傳輸率偵測電路的某些實施細節。
第6圖依據本發明一實施例繪示一種藉助於參考時脈重新產生來維持對條件式存取模組的視訊輸出之方法的流程圖，其中該方法可應用於第1圖及第3圖分別所示之控制積體電路中的任一控制積體電路以及第2圖及第4圖分別所示之電視接收器中的任一電視接收器。
第7圖依據本發明一實施例繪示該方法的一工作流程中之一第一局部(partial)工作流程。
第8圖繪示該方法的該工作流程中之一第二局部工作流程。
第1圖為依據本發明一實施例之一種藉助於參考時脈重新產生來維持對一條件式存取模組(Conditional Access Module，簡稱CAM)10C的視訊輸出之控制積體電路(integrated circuit，簡稱IC)100的示意圖，其中CAM 10C以及包含控制IC 100之一電視接收器10中的一解調變器電路10D也繪示於第1圖中以便於理解。設置於電視接收器10之控制IC 100可包含多個元件諸如一傳輸串流處理模組100F等，而傳輸串流處理模組100F可包含一輸入控制電路110、一幀處理電路120、一輸出控制電路130以及一時脈控制電路140，其中幀處理電路120可包含一成幀器(framer)122、一直接記憶體存取(Direct Memory Access，簡稱DMA)電路124以及一隨機存取記憶體(Random Access Memory，簡稱RAM)126，且時脈控制電路140可包含一傳輸率偵測(rate detection)電路142以及一鎖相迴路(phase-locked loop，簡稱PLL)144。
輸入控制電路110可從解調變器電路10D接收一傳輸串流TS1的一傳輸串流資料訊號TS1_data以供進一步處理，其中傳輸串流資料訊號TS1_data至少載有(carry)視訊資料，但本發明不限於此。舉例來說，傳輸串流TS1可符合動態影像專家小組(Moving Picture Experts Group，簡稱MPEG)之至少一標準，尤其，可符合MPEG-2標準的傳輸串流(MPEG-2 transport stream,MPEG2-TS)之格式，並且傳輸串流資料訊號TS1_data可另載有音頻資料。另外，幀處理電路120可依據一預定幀大小PFS(例如188位元組)對傳輸串流資料訊號TS1_data進行幀處理操作以預備對應於傳輸串流資料訊號TS1_data的複數個幀。舉例來說，成幀器122可至少依據預定幀大小PFS諸如188位元組從傳輸串流資料訊號TS1_data取得該複數個幀，尤其，從傳輸串流資料訊號TS1_data每188位元組辨 識出一個幀。RAM 126可暫時地儲存該複數個幀，且DMA電路124可存取該複數個幀，尤其，將成幀器122所取得之該複數個幀寫入RAM 126。
如第1圖所示，時脈控制電路140可從解調變器電路10D接收傳輸串流TS1的一傳輸串流有效訊號TS1_valid，且依據傳輸串流有效訊號TS1_valid產生一參考時脈訊號TS2_clk，以作為解調變器電路10D所產生的一參考時脈訊號TS1_clk的替代時脈。舉例來說，傳輸率偵測電路142可偵測傳輸串流有效訊號TS1_valid上的一預定波形(例如一上升/下降邊緣)出現的頻率以產生一中間(intermediate)時脈訊號諸如時脈訊號CLK0，且PLL144可依據該中間時脈訊號諸如時脈訊號CLK0進行相位鎖定操作以產生參考時脈訊號TS2_clk。此外，輸出控制電路130可依據參考時脈訊號TS2_clk輸出該複數個幀至CAM 10C，以容許CAM 10C為電視接收器10進行條件式存取(Conditional Access，簡稱CA)控制，其中輸出控制電路130可輸出參考時脈訊號TS2_clk至CAM 10C，以使CAM 10C依據參考時脈訊號TS2_clk而非參考時脈訊號TS1_clk來接收該複數個幀。
依據本實施例，解調變器電路10D是位於控制IC 100以外。尤其，控制IC 100可另包含一輸入埠(port)P_In及一輸出埠P_Out。輸入埠P_In可用來從解調變器電路10D接收傳輸串流TS1的多個第一傳輸串流訊號，其中該多個第一傳輸串流訊號包含傳輸串流有效訊號TS1_valid、參考時脈訊號TS1_clk、一同步訊號TS1_sync以及傳輸串流資料訊號TS1_data。輸出埠P_Out可用來輸出對應傳輸串流TS1之一傳輸串流TS2的多個第二傳輸串流訊號至CAM 10C，其中該多個第二傳輸串流訊號包含一傳輸串流有效訊號TS2_valid、參考時脈訊號TS2_clk、一同步訊號TS2_sync以及一傳輸串流資料訊號TS2_data。控制IC 100可透過傳輸串流資料訊號TS2_data輸出該複數個幀至CAM 10C。
基於第1圖所示之架構，控制IC 100能動態地產生正確的參考時脈諸如參考時脈訊號TS2_clk，不論解調變器電路10D所產生的參考時脈訊號TS1_clk 是否恰當。舉例來說，當參考時脈訊號TS1_clk的頻率比傳輸串流資料訊號TS1_data的資料速率高很多，本發明的控制IC 100能避免相關技術中的問題，諸如參考時脈訊號TS1_clk所導致的任何錯誤、顯示畫面異常的問題、CAM產品相容性問題等。
為了便於理解，電視接收器10可為一DVB電視接收器，且CAM 10C可用來為電視接收器10進行視訊解密(decryption)，以使電視接收器10可在該視訊資料包含加密的(encrypted)視訊資料的情況下取得解密的視訊資料，其中控制IC 100及CAM 10C之間的連接、互動等可符合DVB公用介面(Common Interface,CI)標準(DVB-CI standard)，但本發明不限於此。
第2圖依據本發明一實施例繪示第1圖所示之架構的某些實施細節。如第2圖所示，控制IC 100可包含多個傳輸串流處理模組諸如傳輸串流處理模組100F及100G(圖中標示為「TS處理模組」以求簡明)以及解碼器電路10DEC。舉例來說，傳輸串流處理模組100G的架構可相同於傳輸串流處理模組100F的架構，但本發明不限於此。於某些例子中，傳輸串流處理模組100G的架構可相似於傳輸串流處理模組100F的架構。
控制IC 100可利用輸出控制電路130依據參考時脈訊號TS2_clk輸出該複數個幀至CAM 10C，以容許電視接收器10中之一資料處理路徑上的多級電路進行資料處理以產生顯示資料以供顯示。舉例來說，如第2圖所示，該多級電路可包含一調諧器(tuner)電路10T、解調變器電路10D、傳輸串流處理模組100F、CAM 10C、傳輸串流處理模組100G以及解碼器電路10DEC，其中解調變器電路10D是傳輸串流處理模組100F的前一級電路，CAM 10C是傳輸串流處理模組100F的下一級電路，傳輸串流處理模組100G是CAM 10C的下一級電路，且解碼器電路10DEC是傳輸串流處理模組100G的下一級電路。
調諧器電路10T可依據至少一射頻訊號進行調諧操作以產生至少一 調變的(modulated)訊號，其中上述至少一射頻訊號是透過電視接收器10的天線10A來接收。解調變器電路10D可對上述至少一射頻訊號進行解調變操作以產生傳輸串流TS1。另外，該顯示資料是解碼器電路10DEC所產生之解碼的顯示資料。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
第3圖為依據本發明另一實施例之一種藉助於參考時脈重新產生來維持對CAM 10C的視訊輸出之控制IC的示意圖，其中相較於第1圖所示之架構，解調變器電路10D於本實施例中可被整合至該控制IC中。因應架構上的改變，本實施例中之該控制IC及該電視接收器可分別稱為控制IC 200及電視接收器20，其中解調變器電路10D是內建於控制IC 200中。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
第4圖依據本發明一實施例繪示第3圖所示之架構的某些實施細節。如第4圖所示，控制IC 200可包含解調變器電路10D、傳輸串流處理模組100F及100G(標示「TS處理模組」以求簡明)以及解碼器電路10DEC。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
第5圖依據本發明一實施例繪示第1圖所示之傳輸率偵測電路142的某些實施細節。傳輸率偵測電路142可包含一邏輯電路142L、一計數器(counter)142C及一暫存器(register)142R。邏輯電路142L可控制傳輸率偵測電路142的操作，計數器142C可進行計數以產生至少一計數值(例如一或多個計數值)諸如計數值CNT，且暫存器142R可暫時地儲存計數值CNT。舉例來說，邏輯電路142L可依據傳輸串流有效訊號TS1_valid來控制計數器142C的計數操作以取得計數值CNT，依據計數值CNT設定至少一參數(例如比率Rate_CNT)，以及基於上述至少一參數，依據時脈訊號TP_CLK產生時脈訊號CLK0，但本發明不以此為限。
第6圖依據本發明一實施例繪示一種藉助於參考時脈重新產生來維 持對條件式存取模組的視訊輸出之方法的流程圖，其中該方法可應用於第1圖及第3圖分別所示之控制IC 100及200中的任一控制積體電路以及第2圖及第4圖分別所示之電視接收器10及20中的任一電視接收器。舉例來說，控制IC 100(或200)可進行平行處理，尤其，以平行的方式進行步驟S10及S20的操作。另外，在控制IC 100(或200)的控制下，電視接收器10(或20)可利用該多級電路諸如調諧器電路10T、解調變器電路10D、傳輸串流處理模組100F、CAM 10C、傳輸串流處理模組100G以及解碼器電路10DEC進行資料處理以產生顯示資料以供顯示。
於步驟S10中，控制IC 100(或200)可利用傳輸串流處理模組100F進行傳輸串流處理(標示「TS處理」以求簡明)，其中步驟S10可包含多個子步驟諸如步驟S11~S13。
於步驟S11中，控制IC 100(或200)可利用輸入控制電路110從解調變器電路10D接收傳輸串流TS1的傳輸串流資料訊號TS1_data，以供進一步處理，其中傳輸串流資料訊號TS1_data至少載有視訊資料。
於步驟S12中，控制IC 100(或200)可利用幀處理電路120依據預定幀大小PFS(例如188位元組)對傳輸串流資料訊號TS1_data進行幀處理操作以預備對應於傳輸串流資料訊號TS1_data的複數個幀。
於步驟S13中，控制IC 100(或200)可利用輸出控制電路130依據參考時脈訊號TS2_clk輸出該複數個幀至CAM 10C，以容許CAM 10C為電視接收器10(或20)進行該CA控制，其中輸出控制電路130輸出參考時脈訊號TS2_clk至CAM 10C，以使CAM 10C依據參考時脈訊號TS2_clk而非參考時脈訊號TS1_clk來接收該複數個幀。
於步驟S20中，控制IC 100(或200)可利用時脈控制電路140從解調變器電路10D接收傳輸串流TS1的傳輸串流有效訊號TS1_valid，且依據傳輸串流 有效訊號TS1_valid產生參考時脈訊號TS2_clk，以作為解調變器電路10D所產生的參考時脈訊號TS1_clk的替代時脈。
依據該方法來操作之控制IC 100(或200)能動態地產生正確的參考時脈諸如參考時脈訊號TS2_clk，不論解調變器電路10D所產生的參考時脈訊號TS1_clk是否恰當。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
為了更好地理解，該方法可用第6圖所示之工作流程來說明，但本發明不限於此。依據某些實施例，一個或多個步驟可於第6圖所示之工作流程中增加、刪除或修改。
第7圖及第8圖依據本發明一實施例分別繪示該方法的一工作流程中之一第一局部工作流程及一第二局部工作流程，其中節點A及B可指出該第一局部工作流程及該第二局部工作流程之間的連接。
於步驟S30中，傳輸串流處理模組100F可利用輸入控制電路110從解調變器電路10D接收傳輸串流TS1，且利用傳輸率偵測電路142(例如邏輯電路142L)監控傳輸串流TS1(例如傳輸串流有效訊號TS1_valid)。
於步驟S31中，當偵測到傳輸串流有效訊號TS1_valid的一上升邊緣時，傳輸率偵測電路142(例如邏輯電路142L)可啟用(enable)計數器142C以開始進行計數。
於步驟S32中，傳輸率偵測電路142(例如邏輯電路142L)可利用計數器142C進行計數以產生最新的計數值諸如計數值CNT，以供儲存於暫存器142R。舉例來說，計數器142C可依據時脈訊號TP_CLK進行計數諸如上述計數操作，尤其，計數時脈訊號TP_CLK上的脈衝的循環(cycle)，以一增量諸如一，從一初始值諸如零開始。
為了便於理解，時脈訊號TP_CLK的頻率TP_CLK_f(例如250百萬赫(megahertz,MHz))典型地大於傳輸串流有效訊號TS1_valid的頻率TS1_valid_f (例如，當傳輸串流有效訊號TS1_valid是活躍(active)時)，諸如傳輸串流有效訊號TS1_valid上的連續兩個上升邊緣出現的頻率，尤其，可大於參考時脈訊號TS1_clk的頻率TS1_clk_f(未標示於圖中)，但本發明不限於此。舉例來說，傳輸串流有效訊號TS1_valid在某些時間區間中可能是不活躍(inactive)，且因此無法被直接使用作為上述時脈訊號CLK0。
於步驟S33中，傳輸率偵測電路142(例如邏輯電路142L)可檢查是否偵測到傳輸串流有效訊號TS1_valid的下一個上升邊緣。如果是，進入步驟S34；如果否，進入步驟S32以繼續利用計數器142C進行計數。
於步驟S34中，傳輸率偵測電路142(例如邏輯電路142L)可停止計數器142C的計數，且計算最新的計數值諸如計數值CNT對傳輸串流TS1中的傳輸串流資料訊號TS1_data的一個幀的位元數(PFS * 8)的比率Rate_CNT，尤其，依據最新的計數值CNT以及預定幀大小PFS(例如188位元組)計算比率Rate_CNT，如下所示：Rate_CNT=(CNT/(PFS * 8))；或Rate_CNT=(CNT/(188 * 8))=(CNT/1504)，若PFS=188；其中比率Rate_CNT可指出以時脈訊號TP_CLK的循環來量測傳輸串流TS1而得到之一量測結果，諸如傳輸串流資料訊號TS1_data的每位元的循環數(cycle count per bit)，但本發明不限於此。
於步驟S35中，傳輸率偵測電路142(例如邏輯電路142L)可依據時脈訊號TP_CLK的頻率TP_CLK_f以及比率Rate_CNT來計算參考時脈訊號TS2_clk的頻率TS2_clk_f(未標示於圖中)的暫時值，如下所示：TS2_clk_f=(TP_CLK_f/Rate_CNT)；其中，傳輸率偵測電路142(例如邏輯電路142L)可依據是否傳輸串流TS1及TS2均以同一種傳輸模式(例如，並列式(Parallel)傳輸模式、或序列式(Serial) 傳輸模式)來傳輸，來判斷參考時脈訊號TS2_clk的頻率TS2_clk_f是否等於上述暫時值諸如(TP_CLK_f/Rate_CNT)、及/或是否需要進一步調整頻率TS2_clk_f。
為了便於理解，假設傳輸串流TS2是以並列式傳輸模式(而非序列式傳輸模式)來傳輸。傳輸率偵測電路142(例如邏輯電路142L)可判斷是否傳輸串流TS1及TS2均以同一種傳輸模式來傳輸，尤其，判斷是否傳輸串流TS1係以序列式傳輸模式來傳輸，以判斷是否需要進一步調整參考時脈訊號TS2_clk的頻率TS2_clk_f。
於步驟S36中，傳輸率偵測電路142(例如邏輯電路142L)可判斷是否傳輸串流TS1係以序列式傳輸模式來傳輸。如果是，進入步驟S37；如果否，進入步驟S38。
於步驟S37中，傳輸率偵測電路142(例如邏輯電路142L)可依據一預定比率(例如8)來計算(例如更新)參考時脈訊號TS2_clk的頻率TS2_clk_f，如下所示：TS2_clk_f/=8；其中符號「/=」代表的是以商賦值(division assignment)。
於步驟S38中，傳輸率偵測電路142(例如邏輯電路142L)可將時脈訊號CLK0的頻率設定為頻率TS2_clk_f以產生時脈訊號CLK0。舉例來說，時脈訊號CLK0的產生可藉由時脈閘控(clock gating)等方式來實現，但本發明不限於此。另外，時脈控制電路140可利用鎖相迴路144依據時脈訊號CLK0進行相位鎖定操作以產生參考時脈訊號TS2_clk。
於步驟S39中，傳輸串流處理模組100F可利用輸出控制電路130將RAM 126中之該複數個幀依據參考時脈訊號TS2_clk(例如其頻率TS2_clk_f)輸出至CAM 10C。
為了更好地理解，該方法可用第7圖及第8圖所示之工作流程來說 明，但本發明不限於此。依據某些實施例，一個或多個步驟可於第7圖及第8圖所示之工作流程中增加、刪除或修改。
依據某些實施例，該複數個幀中的每一幀可視為一傳輸串流封包，其中該傳輸串流封包可包含188位元組。成幀器122可響應於同步訊號TS1_sync上的一預定波形(例如一上升邊緣)開始接收傳輸串流資料訊號TS1_data所載有的資料，尤其，從該資料每188位元組辨識出一個幀以將該資料區分為該複數個幀。當接收到該複數個幀中的任一幀，成幀器122可觸發(trigger)DMA電路124將成幀器122所取得之該任一幀寫入RAM 126。另外，控制IC 100(或200)可利用傳輸率偵測電路142進行第7圖及第8圖所示的工作流程中之相關操作以判斷傳輸一幀(例如一傳輸串流封包)的資料所需要的時間，尤其，計算傳輸串流訊號TS1(例如傳輸串流資料訊號TS1_data)的實際資料速率以作為參考時脈訊號TS2_clk的頻率TS2_clk_f。於是，輸出控制電路130將RAM 126中之該複數個幀依據參考時脈訊號TS2_clk的頻率TS2_clk_f輸出至CAM 10C。為了簡明起見，於這些實施例中類似的內容在此不重複贅述。
在上列實施例中，傳輸串流TS1及TS2中的至少一傳輸串流的輸入/輸出端子的數量可隨著傳輸模式(例如，並列式傳輸模式、或序列式傳輸模式)而變化。舉例來說，對於並列式傳輸模式，傳輸串流TS1(或TS2)的輸入/輸出端子可包含：(1)一時脈端子，用於參考時脈訊號TS1_clk(或TS2_clk)的輸入/輸出；(2)一同步端子，用於同步訊號TS1_sync(或TS2_sync)的輸入/輸出；(3)一有效端子，用於傳輸串流有效訊號TS1_valid(或TS2_valid)的輸入/輸出；以及(4)八個資料端子，用於傳輸串流資料訊號TS1_data(或TS2_data)的八個位元的輸入/輸出； 其中上列輸入/輸出端子的總數等於十一。另外，對於序列式傳輸模式，傳輸串流TS1的輸入/輸出端子可包含：(1)一時脈端子，用於參考時脈訊號TS1_clk的輸入/輸出；(2)一同步端子，用於同步訊號TS1_sync的輸入/輸出；(3)一有效端子，用於傳輸串流有效訊號TS1_valid的輸入/輸出；以及(4)一資料端子，用於傳輸串流資料訊號TS1_data的輸入/輸出；其中上列輸入/輸出端子的總數等於四。
依據某些實施例，RAM 126可藉由動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)、靜態隨機存取記憶體(Static Random Access Memory,SRAM)等方式來實施。為了簡明起見，於這些實施例中類似的內容在此不重複贅述。
本發明的控制IC 100及200、電視接收器10及20以及方法能動態地產生正確的參考時脈諸如參考時脈訊號TS2_clk，不論解調變器電路10D所產生的參考時脈訊號TS1_clk是否恰當。相較於相關技術，本發明的控制IC及方法能在沒有或較少副作用之狀況下實現具有可靠的控制之電視接收器。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:電視接收器
10C:條件式存取模組(CAM)
10D:解調變器電路
100:控制積體電路(IC)
100F:傳輸串流處理模組
110:輸入控制電路
120:幀處理電路
122:成幀器
124:直接記憶體存取(DMA)電路
126:隨機存取記憶體(RAM)
130:輸出控制電路
140:時脈控制電路
142:傳輸率偵測電路
144:鎖相迴路(PLL)
P_In:輸入埠
P_Out:輸出埠
TS1,TS2:傳輸串流訊號
TS1_valid,TS2_valid:傳輸串流有效訊號
TS1_clk,TS2_clk:參考時脈訊號
TS1_sync,TS2_sync:同步訊號
TS1_data,TS2_data:傳輸串流資料訊號
CLK0:時脈訊號

Claims (10)

  1. 一種藉助於參考時脈重新產生來維持對一條件式存取模組(Conditional Access Module,CAM)的視訊輸出之控制積體電路，該控制積體電路是設置於一電視接收器，該控制積體電路包含：一輸入控制電路，用來從該電視接收器中的一解調變器(demodulator)電路接收一第一傳輸串流(transport stream,TS)的一第一傳輸串流資料訊號，其中該第一傳輸串流資料訊號至少載有(carry)視訊資料；一幀處理(frame processing)電路，耦接至該輸入控制電路，用來依據一預定幀大小(predetermined frame size)對該第一傳輸串流資料訊號進行幀處理操作以預備對應於該第一傳輸串流資料訊號的複數個幀；一時脈控制電路，用來從該解調變器電路接收該第一傳輸串流的一第一傳輸串流有效(TS valid)訊號，且依據該第一傳輸串流有效訊號產生一第二參考時脈訊號，以作為該解調變器電路所產生的一第一參考時脈訊號的替代(replacement)；以及一輸出控制電路，耦接至該幀處理電路以及該時脈控制電路，用來依據該第二參考時脈訊號輸出該複數個幀至該條件式存取模組，以容許該條件式存取模組為該電視接收器進行條件式存取(Conditional Access,CA)控制，其中該輸出控制電路輸出該第二參考時脈訊號至該條件式存取模組，以使該條件式存取模組依據該第二參考時脈訊號而非該第一參考時脈訊號來接收該複數個幀。
  2. 如申請專利範圍第1項所述之控制積體電路，其中該電視接收器是一數位視訊廣播(Digital Video Broadcasting,DVB)電視接收器，且該條件式存取模組是用來為該電視接收器進行視訊解密(decryption)，以容許該電視接收器在該視訊資料包含加密的(encrypted)視訊資料的情況下取得解密的視訊資料。
  3. 如申請專利範圍第1項所述之控制積體電路，其中該時脈控制電路包含：一傳輸率偵測(rate detection)電路，用來偵測該第一傳輸串流有效訊號上的一預定波形出現的頻率以產生一中間(intermediate)時脈訊號；以及一鎖相迴路(phase-locked loop,PLL)，耦接至該傳輸率偵測電路，用來依據該中間時脈訊號進行相位鎖定操作以產生該第二參考時脈訊號。
  4. 如申請專利範圍第1項所述之控制積體電路，其中該幀處理電路包含：一成幀器(framer)，用來至少依據該預定幀大小從該第一傳輸串流資料訊號取得該複數個幀；一隨機存取記憶體(Random Access Memory,RAM)，用來暫時地儲存該複數個幀；以及一直接記憶體存取(Direct Memory Access,DMA)電路，耦接至該成幀器以及該隨機存取記憶體，用來存取該複數個幀。
  5. 如申請專利範圍第1項所述之控制積體電路，其中該控制積體電路中之一傳輸串流處理模組包含該輸入控制電路、該幀處理電路以及該輸出控制電路；以及該控制積體電路利用該輸出控制電路依據該第二參考時脈訊號輸出該複數個幀至該條件式存取模組，以容許該電視接收器中之一資料處理路徑上的多級電路進行資料處理以產生顯示資料以供顯示，其中該多級電路包含該解調變器電路、該傳輸串流處理模組以及該條件式存取模組，該解調變器電路是該傳輸串流處理模組的前一級電路，以及該條件式存取模組是該傳輸串流處理模組的下一級電路。
  6. 如申請專利範圍第5項所述之控制積體電路，其中該多級電路另包含一解碼器電路及另一傳輸串流處理模組，該另一傳輸串流處理模組是該條件式存取模組的下一級電路，該解碼器電路是該另一傳輸串流處理模組的下一級電路，以及該顯示資料是該解碼器電路所產生之解碼的顯示資料。
  7. 如申請專利範圍第1項所述之控制積體電路，其中該解調變器電路是內建於該控制積體電路中。
  8. 如申請專利範圍第1項所述之控制積體電路，其中該解調變器電路是位於該控制積體電路以外；以及該控制積體電路另包含：一輸入埠(port)，用來從該解調變器電路接收該第一傳輸串流的多個第一傳輸串流訊號，其中該多個第一傳輸串流訊號包含該第一傳輸串流有效訊號、該第一參考時脈訊號、一第一同步訊號以及該第一傳輸串流資料訊號；以及 一輸出埠，用來輸出對應該第一傳輸串流之一第二傳輸串流的多個第二傳輸串流訊號至該條件式存取模組，其中該多個第二傳輸串流訊號包含一第二傳輸串流有效訊號、該第二參考時脈訊號、一第二同步訊號以及一第二傳輸串流資料訊號，以及該控制積體電路透過該第二傳輸串流資料訊號輸出該複數個幀至該條件式存取模組。
  9. 包含如申請專利範圍第1項所述之控制積體電路的該電視接收器，其中該電視接收器包含：一調諧器(tuner)電路，用來依據至少一射頻訊號進行調諧操作以產生至少一調變的(modulated)訊號，其中該至少一射頻訊號是透過該電視接收器的天線來接收；以及該解調變器電路，用來對該至少一射頻訊號進行解調變操作以產生該第一傳輸串流。
  10. 一種藉助於參考時脈重新產生來維持對一條件式存取模組(Conditional Access Module,CAM)的視訊輸出之方法，該方法是可應用於(applicable to)一控制積體電路，該控制積體電路是設置於一電視接收器，該方法包含：利用該控制積體電路中之一輸入控制電路從該電視接收器中的一解調變器(demodulator)電路接收一第一傳輸串流(transport stream,TS)的一第一傳輸串流資料訊號，其中該第一傳輸串流資料訊號至少載有(carry)視訊資料；利用該控制積體電路中之一幀處理(frame processing)電路依據一預 定幀大小(predetermined frame size)對該第一傳輸串流資料訊號進行幀處理操作以預備對應於該第一傳輸串流資料訊號的複數個幀；利用該控制積體電路中之一時脈控制電路從該解調變器電路接收該第一傳輸串流的一第一傳輸串流有效(TS valid)訊號，且依據該第一傳輸串流有效訊號產生一第二參考時脈訊號，以作為該解調變器電路所產生的一第一參考時脈訊號的替代(replacement)；以及利用該控制積體電路中之一輸出控制電路依據該第二參考時脈訊號輸出該複數個幀至該條件式存取模組，以容許該條件式存取模組為該電視接收器進行條件式存取(Conditional Access,CA)控制，其中該輸出控制電路輸出該第二參考時脈訊號至該條件式存取模組，以使該條件式存取模組依據該第二參考時脈訊號而非該第一參考時脈訊號來接收該複數個幀。
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