CN1169195C - 结构评价方法、半导体装置的制造方法及记录媒体 - Google Patents

结构评价方法、半导体装置的制造方法及记录媒体 Download PDF

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Abstract

一种结构评价方法、半导体装置的制造方法和记录媒体,是在设定工艺条件的初始推定值并利用工艺模拟器进行半导体器件的要素的结构的推定之后,计算物理量测定值的预想值。并且,将通过光学的评价方法得到的半导体器件的要素的物理量的实测值与理论计算值相互进行比较,利用例如急速下降法等,求出测定的半导体器件的要素的更正确的结构。利用该结果可以修改其他半导体器件的要素的工艺的工艺条件。

Description

结构评价方法、半导体装置的制造方法及记录媒体
技术领域
本发明涉及半导体器件的要素的制造工艺的管理使用的结构评价方法、半导体装置的制造方法及记录媒体。
背景技术
近年来,在基片上形成氧化膜、氮化膜、多晶硅膜等薄膜的工艺频繁地使用于半导体器件的制造中。制作将这些薄膜作为要素而利用的器件,为了得到所希望的特性,必须把薄膜的膜厚和物性限制在指定的范围内。通常,薄膜的物性及膜厚随形成该薄膜的工艺(以下,称为薄膜工艺)的条件和进行该工艺的时间而变化,所以,在进行薄膜工艺之后,要评价形成的薄膜是否具有指定的膜厚和物性。并且,在器件的批量生产工序中,只要根据该评价结果知道了形成的薄膜不具有所希望的膜厚和物性,就必须变更工艺条件。
这里,现有的薄膜工艺,通过1次的工艺而形成的薄膜是在深度方向基本上组成和其他物性变化不大的均匀的膜。另一方面,如Si-MOS晶体管的栅极部分那样,在成为栅极绝缘膜的硅氧化膜上,叠层成为栅极的多晶硅膜的例子也不少,但是,这时,在各层内组成基本上是均匀的,各层间的界面几乎都是明确的。
另外,作为基片上的单层膜和多层膜的各层的膜厚和组成的评价技术,有光学的评价方法,作为光学的评价方法的例子,广泛地使用分光偏振光分析测定法和分光反射率测定法。
所谓分光反射率测定法,就是向试样照射光而在分光的各波长区域求照射到试样上的光的强度与从试样上反射的光的强度之比(反射率)的评价方法。
分光偏振光分析测定法,就是向试样照射线偏振光,根据反射光的偏振状态的变化而得到关于试样的信息的评价技术。在线偏振光中,设电场矢量与入射面平行的部分为p偏振光成分、与入射面垂直的部分为s偏振光成分、它们的复数反射率分别为Rp、Rs时,则ρ≡Rp/Rs仍然是复数。因此,ρ可以使用2个实数ψ,表现为ρ≡tan(ψ)×exp(iΔ)。对各波长的光测定该ψ、Δ的2个物理量而得到频谱的方法,就是分光偏振光分析测定法。
作为这些光学评价方法的共同的特征,根据光通过的物质的光学常数(折射率n、消光系数k)的组合,光的相位和反射率发生变化,所以,在测定结果中包含物质的光学常数的信息。另外,在从被测定对象中取出的光信息中,显著地表现了光的干涉效果,所以,测定结果大多随薄膜的膜厚等变化很大,不论上述哪一种评价方法,都可以得到薄膜的膜厚等信息。
但是,在反射率测定法或分光偏振光分析测定法中,在测定的物理量(反射率测定法时为反射率、分光偏振光分析测定法时为ψ、Δ)中,包含了光通过的路径上的所有的物质的影响,不能将这些影响作为个别地分离的信息而直接取出来。
因此,使用分光反射率测定法或分光偏振光分析测定法测定试样而进行薄膜的膜厚和特性的评价时,就必须进行以下的实测值与测定值的预想值的比较这样的步骤。
图10是表示现有的试样评价和薄膜的制造工艺的管理的步骤的流程图。
首先,在步骤ST201,利用评价方法M测定通过某一工艺P而做成的试样A,得到物理量的实测值(例如,Δ、ψ)。
另一方面,在步骤ST202,设定试样结构的几何模型,在步骤ST203,设定规定试样结构的初始推定值,然后,在步骤ST204,计算物理量测定值的理论预想值。即,使用光学的评价法时,假定测定试样的结构(n、k剖面),计算用评价方法M评价该n、k剖面时得到的物理量测定值的理论预想值。
并且,在步骤ST205,将物理量的实测值与理论预想值相互进行比较。这时,定义用于评价实侧值与理论预想值之差的程度的评价值。
然后,在步骤ST206,判断评价值是否为极小值,如果评价值不是极小,在步骤ST207就进行新的推定值的设定,然后返回到步骤ST204的处理,反复进行步骤ST204~ST206的处理。
并且,在步骤ST206的判断中,如果判定评价值是极小,就进入步骤ST208,决定试样结构的推定值,然后在步骤ST209判断试样结构是否在合适的范围内。如果判断的结果是试样结构在合适的范围内,就进入步骤ST210,按照设定的工艺条件直接进行后面的处理。
另一方面,在步骤ST209的判断结果是试样结构不在合适的范围内时,就转移到步骤ST211,判断试样结构的几何模型是否合适。并且,如果试样结构的几何模型是合适的,就进入步骤ST212,推断结构异常的原因,从而采取例如变更温度、时间、气体流量等措施。
另外,在步骤ST211的判断结果判定试样结构的几何模型不合适时,就转移到步骤ST213,设定新的几何模型,然后返回到步骤ST203,再次进行步骤ST203以后的处理。
这里,作为在步骤ST205使用的评价值,通常是正的实数,可以使用实测值与理论预想值的差越小评价值也越小,并在两者完全一致时成为0的函数。通常,作为评价值,大多使用由下述式(1)表示的将各波长的实测值与理论预想值之差的平方对全波长相加的分散值σ,即
σ=∑{aj(Sj-Smodj)2}                           (1)
其中,Sj是物理量的实测值,Smodj是物理量的理论预想值。另外,aj是权重系数,在权重系数aj全部为1时,各波长的信息却同等地用于进行评价,但是,为了有助于使容易显现试样的结构特征的波长变大,有时也不将权重系数aj的值取为1。
并且,在最小二乘法中,将该评价值成为最小的假定的试样结构作为测定值。即,找出提供与实测相同的ψ、Δ的试样的结构(n、k的深度方向剖面),将提供最接近的ψ、Δ的试样的结构作为测定值使用。但是,在分光偏振光分析测定法中,即使是试样的微妙的变化例如表面的原子层水平的光学常数变化,ψ、Δ的测定结果也发生变化,所以,计算所有的试样结构的理论预想值,也不能与实测值进行比较。
因此,在实际的评价中,用少数的参量表现试样的结构,在设想的值的范围内进行求评价值成为最小的参量值的组合的作业。另外,评价值是这些参量的函数,但是,该函数是复杂的,所以,求最小值实际上是非常困难的。因此,利用极小值取代最小值。如果是极小值,就可以用最快下降法等算法语言来求。在该算法语言中,对参量给出了适当的初始值,在评价值减小的方向,对参量值给出了微小变化,不论是多么微小的变化,都可以求评价值增大的点,即极小点。但是,使用该极小点的方法,不限于所求的极小点就是给出最小值的点。
如果是用现有的薄膜工艺形成的界面明确的单一组成的膜的叠层结构,也可以使用实数方法进行再现性比较好的薄膜的评价。这是因为,在工艺上可以形成的结构是单纯的,所以,可以用比较少的参量数表现薄膜的结构,除了给出与实际的薄膜的结构最接近的薄膜的模型结构的参量值的组合以外,难于发生评价值的极小点。
下面,考察将所述现有的光学的评价方法利用于包含多个元素的结晶膜的膜厚和特性的评价的情况。
近年来,具有与结晶层的外延成长技术这样的现有的薄膜工艺不同的性质的技术已开始应用于HBT(异质双极性晶体管)等的制造中。所谓外延成长技术,就是使具有与构成基底的结晶的原子的结构相仿的结构的新的结晶在作为基片等的基底的结晶上成长的技术。使用该技术时,可以用非常高的精度(通常,约为1nm、在特殊的条件下,达到1原子层)控制膜厚。另外,成长的结晶在宽广的组成率的范围内由形成混晶的SiGe等材料构成时,可以控制组成率。因此,如果利用这些特性,在任意的剖面,在深度方向可以形成组成近似的连续的变化的状态。利用该特性的器件的一例是倾斜组成SiGe-HBT。在倾斜组成SiGe-HBT的情况时,在发射极区域取Ge组成为0、在基极区域使Ge组成逐渐地增大。这时,Ge组成率提高时,禁带变窄,所以,在将内部的载流子加速的方向发生电场。其结果,载流子的基极渡越时间将缩短,从而晶体管可以进行高速动作。
这样的SiGe倾斜组成HBT时,有时在基极区域内改变组成而使之具有三角形的剖面,但是,通常多数是采用附加了Ge组成率均匀的缓冲层的梯形剖面。
图11(a)是表示在均匀组成的SiGe缓冲层上堆积SiGe倾斜组成层和Si间隙层而构成的叠层结构的深度方向的Ge组成率的剖面的图。
就这样利用外延成长技术制造组成近似的连续的变化的结构,所以,在评价近似的连续的变化的剖面的同时,如果该剖面偏离了指定的范围时,就必须采用进行修正的方法。
因此,这种在深度方向组成近似的连续的变化的试样也尝试利用分光偏振光分析测定法进行评价。在分光偏振光分析测定法的评价过程中,即使是具有任意的组成剖面的试样,也可以测定ψ、Δ。另外,如果将组成近似的连续的变化的剖面作为十分薄的薄膜的叠层来近似,也可以计算ψ、Δ的理论预想值。
要解决的技术问题
但是,在包含SiGe膜等的多个元素的混晶的外延成长中,存在以下问题。
在与具有均匀组成的薄膜不同的可以使Ge组成率向深度方向按原子层水平变化的SiGe外延成长膜中,如果可以得到的试样结构非常多、可以正确地实现设定的工艺条件,则形成的薄膜的结构就与所希望的薄膜的结构基本上是一致的。
但是,例如希望制造具有图11(a)所示的梯形的倾斜组成剖面的薄膜而进行结晶成长时,如果结晶是在与设定的温度不同的温度下成长的,可知形成的薄膜的组成的剖面就不是正确的梯形的剖面。
其理由在于,结晶成长速度与基片温度有关,并且其关系随Ge组成率而变化。在SiGe膜的成长阶段,成长中的SiGe结晶的Ge组成率增大时,结晶成长的活化能量减小,所以,与Si相比,成长速度随基片温度的变化而变化的幅度小。结果,在基准温度下,在Ge组成率成为梯形剖面的条件下进行结晶成长时,在比基准温度高的温度下成长的倾斜组成SiGe结晶的Ge组成率具有向下凸的剖面,在比基准温度低的温度下成长的倾斜组成SiGe结晶的Ge组成率具有上凸的剖面。
图11(b)是表示具有比在基准温度高的温度下成长的倾斜组成SiGe膜的叠层结构在深度方向的Ge组成率的剖面的图。
图11(c)是表示对具有图11(b)所示的Ge组成率的剖面的叠层膜进行梯形近似时的Ge组成率的剖面的图。即,使用分光偏振光分析测定法将具有图11(b)所示的Ge组成率的剖面的叠层膜的结构作为参量,按采用了各层的膜厚和Ge组成率的梯形模型进行拟合时,不能表现实际的剖面的曲线部分,所以,虽然总膜厚与实际的剖面基本上相同,但是,具有倾斜部分的形状与实际不同的剖面的结构可以作为推定值而得到。其结果,就判定Si间隙和SiGe缓冲层的厚度比实际的薄,而SiGe倾斜组成层的厚度则比实际的非常厚,从而将成长时间评价为比实际的长。
这里,由于没有简单地描述图11(b)所示的Ge组成率的剖面的几何模型,所以,在现有的工艺条件的修正方法中,就使用了单纯修正叠层膜的各层的成长时间的方法。
图11(d)是表示根据梯形近似的结果通过缩短成长时间来修正叠层膜的各层的厚度而形成的叠层膜的深度方向的Ge组成率的剖面的图。如图所示,将通过图11(c)所示的梯形近似而得到的叠层膜的剖面作为推定值修正工艺条件时,就将SiGe倾斜组成层评价为比实际的厚,从而对其进行修正,所以,就形成了具有比设计值薄的SiGe倾斜组成层的叠层膜。
即,在以往使用的修正方法中,由于不能利用几何模型适当地表现Ge剖面,所以,不能正确地进行评价,从而将进行错误的修正。
如上所述,可以如图11(a)所示的那样使用由Si间隙层、倾斜组成层、SiGe缓冲层的各层的厚度和各层中的Ge组成率这4个因素决定的梯形表现Ge组成率的剖面的结构的,仅仅是在基准温度下成长的膜。因此,即使根据成长的SiGe膜等的厚度的实测值进行成长条件的修正,只要将Ge组成率的剖面总是梯形来作为前提,就难于进行正确的修正。
因此,如果增加规定膜的Ge组成率的剖面的参量数,使用顶点比梯形多的多边形来表现Ge组成率的剖面,就可以表现任意的温度下的Ge组成率的剖面。但是,如果增加规定Ge组成率的剖面的参量数,则给出实数分散值x的极小值的参量的组合就非常多,所以,难于用现实的计算量得到正确的推定值。在理论上,只要增加规定Ge组成率的剖面的几何模型的结构的参量数,就可以表现与实际更接近的试样结构。但是,如果增加参量数,给出评价值的极小值的参量值的组合就不限于1个。结果,尽管试样结构几乎相同,但是,由于利用分光偏振光分析测定法进行测定时噪音等引起的ψ、Δ测定的微妙的偏差以及在结构模型中不包含的结构例如界面的组成起伏等微妙的试样结构的不同,测定结果将发生很大的变化。
发明内容
本发明的目的旨在提供根据试样的测定值通过试样结构把握工艺条件并通过利用该结果进行工艺条件的修正而得到基本上和设计的结构一样的结构评价方法、半导体装置的制造方法和记录媒体。
本发明的结构评价方法包括利用光学的评价方法得到半导体器件的要素的物理量的多个实测值的步骤(a)、假定用于形成所述要素的工艺条件并通过计算求出经过使用该假定工艺条件的工艺而形成的所述要素的结构的步骤(b)、计算利用光学的评价方法得到在所述步骤(b)求出的所述要素的结构的物理量的多个测定值的预想值的步骤(c)和根据所述要素的物理量的实数多个实测值和使多个测定值的预想值推定所述要素的结构的步骤(d)。
利用该方法,在步骤(d)根据与在步骤(b)得到的现实可以采用的要素的结构对应的要素的物理量的测定值的预想值和物理量的实测值推定要素的更正确的结构。即,与现有的那样将一律的结构作为前提的结构评价不同,可以进行反映根据工艺条件的变化而变化的物理量的结构的正确的结构评价。
在上述步骤(d)中,计算评价上述多个物理量的实测值与上述多个测定值的预想值之差的数值,在该值小于阈值之前,经过上述步骤(b)、(c)推定上述要素的结构,利用例如应用最小二乘法的急速下降法等的算法语言,结构评价就很容易。
在上述步骤(b)中,通过利用工艺模拟进行上述计算,可以简便而迅速地进行结构评价。
预先通过使用多个工艺条件的工艺形成要素,利用上述光学的评价方法预先求出该要素的结构,将上述多个工艺条件与根据该工艺条件而形成的要素的结构的相关关系实现数据库化,在上述步骤(b)中,通过根据上述相关关系计算而求出上述要素的结构,便可更简便而迅速地进行结构评价。
在上述工艺是结晶膜的外延成长工艺时,特别是上述结晶膜是包含多个元素的结晶膜时,通过应用本发明的结构评价方法,可以发挥显著的效果。
上述结晶膜是包含Si和Ge从而包含禁带倾斜地变化的结构的结晶膜时,可以进行可供Ge组成率的剖面的控制的结构评价。即,由于结晶成长速度随Ge组成率而变化,在Ge组成率的剖面不是如设计的那样的倾斜结构时,实际能够发生的Ge组成率的剖面也作为物理量的测定值的预想值进行运算,所以,利用该物理量的测定值的预想值,可以得到实测值得到的结晶膜的正确的Ge组成率的剖面。
上述光学的评价方法最好是分光偏振光分析测定法和分光反射率测定法中的某一种方法。
本发明的半导体装置的制造方法包括对包含半导体器件的要素的多个晶片中的1个评价用晶片利用光学的评价方法得到上述要素的物理量的多个实测值的步骤(a)、假定用于形成上述评价用晶片的上述要素的工艺条件并通过计算求出经过使用该假定的工艺条件的工艺而形成的上述要素的结构的步骤(b)、计算利用上述光学的评价方法评价在上述步骤(b)求出的上述要素的结构时得到的物理量的多个测定值的预想值的步骤(c)、根据上述评价用晶片的上述要素的物理量的上述多个实测值和上述多个测定值的预想值推定上述要素的结构的步骤(d)和根据上述评价用晶片的上述要素的推定结构与上述多个晶片的设计结构的不同对上述多个晶片中至少上述评价用晶片以外的晶片决定是否修正上述工艺的工艺条件的步骤(e)。
根据该方法,使用上述结构评价法正确地把握评价用晶片的要素的结构,可以对其他晶片的工艺条件进行变更和设定,所以,可以提高半导体器件的特性和降低特性的弥散。
在上述工艺是结晶膜的外延成长工艺时,特别是包含多个元素的结晶膜时,通过应用本发明的半导体装置的制造方法,可以发挥显著的效果。
上述结晶膜是包含Si和Ge从而是包含禁带倾斜地变化的结构的结晶膜时,可以正确地进行Ge组成率的剖面的控制。即,由于结晶成长速度随Ge组成率而变化,在Ge组成率的剖面不是如设计的那样的倾斜结构时,实际能够发生的Ge组成率的剖面也作为物理量的测定值的预想值进行运算,所以,利用该物理量的测定值的预想值,可以得到实测值得到的结晶膜的正确的Ge组成率的剖面。
本发明的记录媒体是可以组装到利用光学的评价方法进行半导体器件的要素的特性评价所使用的计算机中的记录媒体,记录使计算机执行取入上述半导体器件的要素的物理量的多个实测值的步骤(a)、假定用于形成上述要素的工艺条件并通过计算而求出经过使用该假定的工艺条件的工艺而形成的上述要素的结构的步骤(b)、计算利用上述光学的评价方法评价在上述步骤(b)求出的上述要素的结构时得到的物理量的多个测定值的预想值的步骤(c)和根据上述要素的物理量的上述多个实测值和上述多个测定值的预想值来推定上述要素的结构的步骤的程序。
这样,使用计算机便可自动地进行上述结构评价。
在上述步骤(d)中,计算评价上述多个物理量的实测值与上述多个测定值的预想值之差的数值,在该值小于阈值之前,经过上述步骤(b)、(c)推定上述要素的结构。
附图的简单说明
图1是表示本发明实施方式的试样评价和薄膜的制造工艺的管理步骤的流程图。
图2是表示利用分光偏振光分析测定法的测定而得到的Δ、ψ频谱的例子的图。
图3(a)~(d)分别是顺序表示倾斜组成SiGe-HBT的叠层膜中设计的Ge组成率的剖面、条件偏离时的剖面、使用工艺模拟器的条件的推定用剖面和修改后的试样结构的剖面的图。
图4是表示用于得到图3(a)所示的梯形剖面结构的工艺条件的图。
图5是表示利用工艺模拟器进行的试样结构的推定步骤的流程图。
图6是表示利用工艺模拟器推定的Ge组成率的外延层厚度方向的剖面的图。
图7是表示SiGe层的Ge组成率与锗烷流量比的依赖关系的图。
图8是表示SiGe层的成长速度与锗烷流量比的依赖关系的图。
图9是根据具有图6所示的Ge组成率的剖面的叠层膜进行模拟的Δ、ψ的频谱。
图10是表示现有的试样评价和薄膜的制造工艺的管理步骤的流程图。
图11(a)~(d)分别是顺序表示倾斜组成SiGe-HBT的叠层膜中设计的Ge组成率的剖面、条件偏离时的剖面、假定了一律结构的现有推定剖面和修该后的试样结构的剖面的图。
最佳实施方式
本发明的结构评价方法的基本考虑
在本实施例中,利用根据工艺条件计算实际制作的Ge组成率的剖面的工艺模拟器,所以,必须预先知道工艺条件与成长速度和SiGe层中的Ge组成率的关系。下面,以利用UHV-CVD法(超高真空气相化学堆积法)的结晶的外延成长工艺的情况为例进行说明。
所谓外延成长技术,就是在已有的结晶体的面上成长新的结晶的技术。特别是在本实施例中使用的UHV-CVD法是外延成长工艺的一种,是在使结晶成长装置内的真空度提高到10-6Pa~10-7Pa之后,将原料气体导入结晶成长装置内,通过加热的基片表面与原料气体的化学反应使结晶成长的技术。
在结晶成长时,将包含硅的硅烷(SiH4)和乙硅烷(Si2H6)等气体作为原料气体使用时,就可以使硅成长。另外,将包含锗的锗烷(GeH4)等气体与包含硅的气体一起导入结晶成长装置内时,就可以使作为硅和锗的混晶的SiGe结晶成长。此外,除了包含硅的气体和包含锗的气体外,将SiH3 CH3等包含碳的气体导入结晶成长装置内时,就可以成长SiGeC结晶。
对于SiGe结晶,在原理上包含在混晶中的各元素的比例(组成率)可以取任意的值。该SiGe结晶的各元素的组成率由使结晶成长时的工艺条件决定。利用UHV-CVD法时,组成率与基片温度和结晶成长装置内的压力(总压)几乎无关,仅由结晶成长装置内的硅的源气体的分压和锗的源气体的分压决定。
通常,一度成长的结晶部分,在进行其后的高温热处理等结晶成长以外的工艺之前并发生变化。例如,开始时将乙硅烷和锗烷同时导入结晶成长装置内成长了SiGe层之后,如果仅导入乙硅烷成长Si层,就可以在基片表面上形成具有SiGe层和Si层的双重结构的膜。如果随时间而近似的连续改变硅烷与锗烷的流量比,就可以在深度方向形成Ge组成率近似的连续变化的SiGe层。即,通过外延成长工艺而成长的膜的Ge组成率的剖面宛如年轮一样,由成长各层时的工艺条件的经历决定。因此,为了得到所希望的组成率的剖面,就必需使从结晶成长的开始到结束的成长条件近似的连续变化。
外延成长的膜在某一深度位置的组成率由成长该膜的该深度位置的部分时的源气体分压比决定,但是,哪个时刻的气体流量比与该膜的该深度位置的部分对应,在成长该深度位置的部分之前,不能把握成长了多大厚度的膜。
即,在SiGe膜中,以原来的基片表面为原点,设成长该部分的结晶时的时刻为t(d),则位于到膜的原点的距离d的部分的Ge组成比x(d)可以表为下述式(2)。
x(d)=
Cm{PSi(t(d)),PGe(t(d)),T(d))}      (2)
其中,Cm是表示硅烷分压PSi、锗烷分压PGe与基片温度T、组成比的关系的函数。
另外,设结晶成长的开始时刻为0,则式(2)中的变量t(d)可以通过下述式(3)而求出。
d(t)=
∫(τ=0~t)gr{PSi(τ),PGe(τ),T(τ)}dτ(3)
其中,gr是表示气体分压与基片温度和成长速度的关系的函数。
因此,如果已知函数Cm和gr,并且知道了从结晶成长的开始到结束的任意时刻的硅烷和锗烷的分压和基片温度,就可以求出规定Ge组成比(组成率)的深度方向的剖面的值x(d)。即,根据高音条件可以推定试样结构。具体而言,这些关系式(2)、(3)可以通过改变成长条件作成试样而求出。
另外,关系式(2)、(3)根据成长机构等的信息的积蓄而置换为更高精度的公式。另外,关于结构,不是对成为对象的元素的所有的结构,只要能得到例如Ge作成率的剖面等特定的结构的聘所需要的精度就可以了,所以,也可以使用比式(2)、(3)简单化的近似式。
另外,也可以使用上述式(2)、(3)解联立方程,解析地从PSi(τ)、PGe(τ)、T(τ)求出x(d),但是,由于式(2)、(3)本身很复杂,所以,也有求不出解的情况。
因此,也可以根据关系式(2)、(3)进行预先求出各变量的值的数值计算的处理,而进行该数值计算的处理方法是简便的。即,如果进行解析的处理,虽然可以计算任意深度的膜的组成比(组成率),但是,在适用上,在根据组成的深度方向的剖面计算使用分光偏振光分析测定法而得到的Δ、ψ的频谱的理论预想值的过程中,可以用得到可信赖的预想值所需要的精度求出组成的深度方向的剖面。
因此,为了使计算简化,如果把从结晶成长工艺的开始到结束视为在步骤内成长条件不变化的基本步骤的连续,并给出各步骤的气体压力、基片温度和各步骤的时间长度,根据函数Cm和gr的关系式求出在各步骤中成长的膜的组成和厚度(这时,为进行步骤的时间与成长伞的单纯的乘积),就可以求出组成的剖面。
实际上,如具有SiGe倾斜组成层所HBT结构那样,在外延成长具有组成近似地连续变化的剖面的膜时,由于现实中难于近似地连续改变源气体的分压,所以,几乎都是采用在每个短的步骤中改变气体分压的方法。这时,在各步骤内,工艺条件通常可以视为一定,所以,计算各步骤的组成和成长速度及膜厚的方法是实用的。
如上所述,只要知道了从结晶层的成长开始到结束的工艺条件(气体分压、基片温度),就可以推定试样结构。这样根据工艺条件推定试样结构的程序,通常称为工艺模拟器。因此,在本说明书中,也是在程序的意义上使用工艺模拟器的。
制造工艺的基本步骤
图1是表示本发明实施例的试样评价和薄膜的制造工艺的管理步骤的流程图。
首先,在步骤ST101,在设想进行1批50块晶片的制造工艺(工艺P)时,利用评价方法M(例如分光偏振光分析测定法)测定开始的1块晶片(评价用晶片),得到物理量的实测值(例如Δ、ψ频谱)。
另一方面,在步骤ST102,设定工艺条件的尝试推定值,在步骤ST103,利用工艺模拟器进行试样结构的推定之后,在步骤ST104,计算物理量测定值的理论预想值。
并且,在步骤ST105,将物理量的实测值与理论计算值相互进行比较。这时,计算用于评价实测值与理论预想值之差的评价值。
然后,在步骤ST106,判断评价值是否为极小值,如果评价值不是极小值,在步骤ST107进行新的推定值的设定之后,返回到步骤ST103的处理,反复进行步骤ST104~ST106的处理。
并且,在步骤ST106的判断中,判定评价值为极小值时,就进入步骤ST108,决定试样结构的推定值,然后,在步骤ST109判断试样结构是否在合适的范围内。判断的结果,如果试样结构处于合适的范围内,就进入步骤ST110,按照设定的工艺条件直接进行以后的处理。
另一方面,步骤ST109的判断结果,试样结构不处于合适的范围内时,就转移到步骤ST111,修正在步骤ST108推定的工艺条件中偏离合适的范围的工艺条件,进行评价用晶片以外的其他晶片的工艺。但是,也可以对评价用晶片再次进行工艺处理。
流程图的各步骤的说明
下面,以进行倾斜组成SiGe-HBT结构的评价的情况为例说明以上的处理的具体内容。
步骤ST101的物理量的实测值采用应用光学的评价方法的实测值,在本实施例中,使用分光偏振光分析测定法。本发明也可以使用例如分光反射率测定法等其他光学的评价方法实施。特别是作为物理量,在将光的波长作为变量时,可以采用多个实数。在不能得到多个实测值时,就不能以高的精度进行使用最小二乘法等的实测值和推定值的适当的处理。
在本实施例中,利用分光偏振光分析测定法测定具有外延成长的SiGe膜的试样,预先得到多个波长的ψ、Δ的频谱。SiGe膜的光学常数与Ge组成率的依赖性在短波长区域显著,但是,波长短的光容易被Si吸收,所以,为了进行Ge组成率的剖面评价,最好在从紫外到可见光区域进行测定。
图2是表示利用分光偏振光分析测定法所测定的结果,而得到的Δ、ψ频谱的例子的图。如上所述,在向频谱的试样照射线偏振光而得到的反射光中,设电场矢量与入射面平行的成分为p偏振光成分、与入射面垂直的成分为s偏振光成分、它们的复数反射率分别为Rp、Rs时,则ρ≡Rp/Rs,仍然是复数。因此,ρ可以使用2个实数ψ、Δ表现为ρ≡tanψeiΔ。图2是对各波长的光测定ψ、Δ这2各物理量而得到的频谱。
其次,在步骤ST102,推定工艺条件的初始值。这里,在进行工艺条件的设定时,如果指定了基片温度、硅烷和锗烷的流量等3个值,就是求成长速度和Ge组成率,所以,为了得到具有包含倾斜组成的SiGe膜的叠层膜那样的所希望的Ge组成率的梯形剖面而决定基片温度和气体的流动方式。因此,首先,必须预先设定所希望的Ge组成率的剖面结构,并决定得到该剖面结构的工艺条件。
图3(a)~(d)分别是顺序表示在倾斜组成SiGe-HBT的叠层膜上设计的Ge组成率的剖面、条件偏离时的剖面、使用工艺模拟器的条件的推定用剖面和修改后的试样结构的剖面的图。
如图3(a)所示,对于倾斜组成SiGe-HBT,如已说明的那样,为了在基底层中发生用于加速载流子的内部电场,设计了梯形的Ge组成率的剖面。在本实施例中,将SiGe缓冲层的厚度定为40nm、将SiGe倾斜组成层的厚度定为40nm、将Si解析层的厚度定为50nm,决定在Si基片上外延成长总计130nm的叠层膜。并且,将SiGe缓冲层的Ge组成率规定为均匀的15%。在与SiGe缓冲层相邻的部分,将SiGe倾斜组成层的Ge组成率定为15%、在与Si解析层相邻的部分,定为0%,在SiGe倾斜组成层中,使Ge组成率近似地线性(正确地说,是阶跃地)变化。
图4是表示用于得到图3(a)所示的梯形剖面结构的工艺条件的图。通常,为了容易控制,在成长中通过使基片温度T一定和硅烷(Si2H6)的流量一定而仅调制锗烷(GeH4)的流量,来控制流量比。即,通过阶跃式减少锗烷的流量,来阶跃式改变SiGe膜的Ge组成率。这时,只要将锗烷流量减小,就可以降低Ge组成率,但是,同时成长速度也降低,所以,进行锗烷的流量调制,使之成为所求出的剖面。
图5是表示步骤ST103利用工艺模拟器进行的试样结构的推定步骤的流程图。
首先,在步骤ST150,将从外延成长工艺的开始到结束表示为在各步骤内工艺条件视为一定的基本步骤的流程,在步骤ST151,给出各步骤的气体压力(或流量)、基片温度和步骤的时间长度。具体而言,沿着图4所示的工艺条件的流程,将构成工艺条件的参量(在本例中只是锗烷的流量)发生变化的时刻t0、t1、t2、t3、…作为分界,决定多个基本步骤。
其次,在步骤ST152,根据原料气体的压力比(或流量比)计算在该步骤成长的结晶层的组成(Ge组成率)。在组成具有基片温度依赖性的情况下,也考虑并计算该依赖关系。即,与根据上述式(2)求各步骤的Ge组成率d(t)的情况相对应。
并且,在步骤ST152,根据原料气体的压力和基片温度计算在该步骤成长的结晶层的厚度(成长速度与时间之积),在步骤ST154,根据所有步骤的层的组成、厚度的计算结果计算最终形成的结构。
图6是表示利用工艺模拟器推定的Ge组成率的外延层厚度方向的剖面的图。由图可知,图中所示的剖面从轮廓上看具有略向上凸的形状。
图7是表示SiGe层的Ge组成率与锗烷流量比的依赖性的图。所谓Ge流量比,就是锗烷相对于硅烷(Si2H6)和锗烷(GeH4)的总流量的流量比。但是,SiGe层的成长速度与基片温度和气体流量有关。使用UHV-CVD法时,由于基片温度比较低,即使流过某一定量以上的原料气体,也不会在基片表面发生反应,从而容易深入到成长速度与气体流量无关的转换速率快的区域。通常的工艺仅在该转换速率快的区域进行。
在转换速率快的区域,成长速度与温度的依赖性成为所谓的热激励过程型,设成长速度为g、基片温度为T、活化能为Ea时,在成长速度g和温度T之间存在下述关系。即
g∝exp(-Ea/T*k)
其中,k是玻耳兹曼常数。
这里,在SiGe层的外延成长中,具有活化能Ea与Ge组成率的依赖性的特征,Ge组成率越高,活化能Ea的值越小。结果,在同一温度下,Ge组成率越高,SiGe层的成长速度越增大,而成长速度与基片温度的依赖性越小。
图8是表示SiGe层的成长速度(nm/min)与锗烷流量比的依赖性的图。在图8中,表示出了基片温度587℃时的成长速度与锗烷的流量比的关系。如图所示,锗烷(GeH4)的流量比越高,成长速度越大。在600℃附近,基片温度变化1℃(1degree)时,可知对于Si层(Ge流量比为0的点)的情况,成长速度发生约3%的变化,与此相反,在Ge组成率15%的SiGe层中,成长速度的变化则限制到约2%。
如上所述,作为工艺条件,设定基片温度、硅烷流量和锗烷流量这3个量,如果指定了这3个量的成膜工艺中的任意的时间的值,就可以计算形成的结构。但是,在实际的工艺中,在工艺条件偏离设计条件时,气体流量与偏离设定值的情况吻合,在几乎所有的情况下,基片温度都偏离设定值。另外,基片温度几乎都不随时间而变化,所以,作为结构推定的参量,多数情况仅设定使基片温度为一定值的1个变量就足够了。当然,随状况而不同,有时气体流量也发生偏离、基片温度也随时间而变化,这时,也可以将这些值作为适当的参量。这样,如果使用根据工艺条件推定结构的方法,实际作成的结构就都可以用参量表现。
作为根据工艺条件推定结构的方法,可以采用预先知道与上述一定的成长温度、一定的气体流量比、成长速度和Ge组成率的关系而计算任意的成长条件下的结构的方法,但是,也可以采用与该方法不同的预先将工艺条件分为几组而作成试样并求出这时形成的结构与工艺条件值的关系从而利用内插法求作成试样以外的条件下的试样结构的方法。在工艺参量的数很少时,该方法是很简便的。
其次,在步骤ST104,根据图8所示的Ge组成率的剖面结构,计算利用分光偏振光分析测定法进行具有这样的结构的叠层膜的光学评价时得到的Δ、ψ的频谱(物理量的理论预想值)。即,可以根据Ge组成率的剖面计算光学常数在深度方向的剖面,根据该光学常数的剖面可以计算该叠层膜利用分光偏振光分析测定法或分光反射率测定法的测定值的理论预想值。
关于该理论预想值的具体的计算方法,在Azzam et.al.的“Ellipsometryand Polarized Light(Elsevier Science Ltd Published 1987)”中有详细的说明。计算原理是,将试样作为由在层内光学常数一定的多个层构成的叠层膜,根据各层的光学常数求在各层中的光的传播和在各界面上的反射率和透过率。即,如果各层的组成与光学常数(折射率n、消光系数k)已知,就可以预想将用工艺模拟器推定的叠层膜的结构进行光学的评价时的物理量的测定值。
SiGe或SiGeC的组成与光学常数的关系,例如已在论文“R.T.Carline et.al.Appl.Phys.Lett.64 No.9 p.1114-1116,1994”中作了介绍,关于根据任意的组成计算光学常数的算法语言,已在例如论文“Snyder et.al.Appl.Phys.68 No.11 p.5925-5926,1990”中进行了说明。
因此,如果向工艺模拟器输入工艺条件值,就可以计算试样结构,从而可以计算根据该试样结构而得到的利用分光偏振光分析测定法的测定值的理论预想值。
图9是本发明者等人根据具有图6所示的Ge组成率的剖面的叠层膜进行模拟的Δ、ψ的频谱(理论预想值)。在图9所示的频谱的模拟中,考虑了使用的偏振光分析测定分光装置固有的装置常数。因此,对于相同结构的叠层膜,将使用其他偏振光分析测定分光装置进行测定的情况作为前提时,就不一定能得到与图9所示的相同的频谱。
其次,在步骤ST105,将图2所示的实际的测定值与图9所示的理论预想值进行比较。并且,将例如式(1)所示的分散值σ作为评价值来求,在步骤ST106,判断评价值是否为极小,在评价值成为极小之前,反复进行从步骤ST107返回到步骤ST103的处理。这时,在步骤ST107的处理中,作为新的推定值,设定仅使基片温度T从图4所示的600℃变化例如1℃的工艺条件,根据该工艺条件进行步骤ST103的试样结构的推定。
作为工艺条件,设定基片温度、硅烷流量和锗烷流量等3个量,所以,在步骤ST107,也可以重新设定这3个量在成膜工艺中任意时刻的值。但是,如上所述,在实际的工艺中,工艺条件中偏离设定的值的量在几乎所有的情况下都是基片温度T,所以,在本例中,作为结构推定的参量,仅使用基片温度T这1个变量。
并且,在使用急速下降法时,在步骤ST107的处理中,根据改变基片温度T时的评价值的微分系数在认为评价值达到极小的概率最大的方向修改基片温度T的值,使评价值收敛到极小。
其次,在步骤ST108,根据在步骤ST101求出的物理量(图2所示的Δ、ψ的频谱)求出更正确的工艺条件的推定值。并且,通过步骤ST109的判断,工艺条件偏离适当的范围(例如600℃±0.5℃)时,在步骤ST111就修改该条件。即,通过从步骤ST109进入步骤ST110或ST111的处理,决定是否修改工艺条件。
例如,在推定图2所示的物理量的实测值是根据在基片温度T比600℃低2℃的条件下外延成长的叠层膜得到的时,将规定基片温度T的参量变更为使基片温度T提高2℃的值后,对以后的晶片进行工艺处理。这样,由于可以对异常原因进行适当的处理,所以,此后便可形成具有所要求的剖面的结构。
实施方式的效果
对于用于作成实际的晶体管的结晶成长工艺,在结晶成长之前已在基片内形成了绝缘膜或多晶硅层等。对于已这样形成了图形的基片,由于热辐射率等的不同,即使进行与未形成图形的Si基片相同的加热方式,也不会达到相同的温度。另外,即使是具有相同种类的图形的基片,由于绝缘膜层的厚度的工序偏差,成长温度也发生变化。因此,必须实际进行评价的试样多数将成为在温度偏离的状态下成膜的Ge组成率的剖面中具有曲线部分的情况。另外,使基片温度在面内达到均匀是非常困难的事情,从而在基片面内将形成在温度分别不同的状态下成膜的部分。这时,在现有的方法中,将图11(c)所示的认为实际上没有叠层膜的结构作为前提,利用分光偏振光分析测定法等来推定物理量的测定值的理论预想值。因此,如图11(d)所示,只能达到偏离设计的物理的结构(例如Ge组成率的剖面结构)。
与此相反,按照本实施方式,如以下所述,可以预想实际能够发生的结构,把握温度偏离标准条件的情况,并根据该情况进行条件修改。
例如,将图3(a)所示的梯形剖面结构作为设计值设定了工艺条件时,在得到了图3(b)所示的剖面结构时,在从步骤ST107返回到步骤ST103反复进行步骤ST103~ST106的处理的阶段,可以得到现实中叠层膜所具有的更正确的剖面结构。
即,如图3(c)所示,包含在基片温度T比设定值高时发生的向上凸的形状或在基片温度T比设定值低时发生的向下凸的形状这样的信息在内,可以得到关于叠层膜中的各层(SiGe缓冲层、SiGe倾斜组成层和Si间隙层)的组成和膜厚的信息。并且,根据该信息修改工艺条件,所以,在以后的工艺中,可以形成具有图3(d)所示的基本上如设计的那样的梯形剖面的叠层膜。
换言之,在本实施例中,将推定为实际上叠层膜所具有的剖面结构作为前提,来推定利用分光偏振光分析测定法等的物理量的测定值的理论预想值。结果,可以得到如设计的那样的结构(这里,是Ge组成率的梯形剖面结构)。
即,可以提高半导体器件的特性和降低特性的弥散。
其他的实施方式
作为评价值的计算的算法语言,基本上可以使用现有的方法的算法语言,也可以使用式(1)所示的分散值以外的评价值。另外,作为极小值的判断算法语言,可以使用区域已有的用于极小值判断的算法语言来取代急速下降法。
另外,步骤ST109的判断处理,也可以取代器件结构(Ge组成率的剖面结构)的推定值是否在允许范围内的判断。
此外,也可以使评价装置与进行成膜处理的制造装置间具有通信功能并根据评价结果自动地修改以后的工艺。这在采用将评价装置收纳到与制造装置共同的机箱内的结构时是特别有效的。
通过这样的工艺模拟进行的结构推定和进行物理量的理论预想值与实测值的比较的适当的步骤,也可以用与测定物理量的实测值的装置不同的装置进行,但是,如果在测定器内预先配备了内藏存储了进行该适当的步骤的算法语言的硬盘的计算机,便可从物理量的测定到最终试样结构的推定一以贯之地进行到底。
另外,图1所示的流程图的处理,通过将该捕捉预先记录到记录媒体上,就可以自动地进行。例如,通过将步骤ST102~ST107的步骤作为程序预先记录到计算机可以读取的记录媒体上,便可自动地推定形成控制对象的结构的工艺条件。作为记录媒体,除了例如CD-ROM、利用磁性体的磁带和FD等外,也可以使用EEPROM等非易失性存储器和DVD等。
在实施本发明时,无必将试样结构的所有的部分都通过工艺模拟器进行。例如,对于倾斜组成HBT结构,如SiGe缓冲层部分、Si间隙层那样成为均匀组成的膜的部分,有时如以往那样将膜厚及组成率直接作为参量使用而仅SiGe倾斜组成层使用工艺模拟器则更为简便。这时,与现有的方法相比,可以适当地表现SiGe倾斜组成层的剖面,所以,评价精度将比现有的方法大大提高。
在上述实施方式中,表示了利用UHV-CVD法作成SiGe倾斜组成HBT结构而用分光偏振光分析测定法进行评价的情况,但是,本发明不限于这样的组合。例如,由于分光反射率测定法与分光偏振光分析测定法的共同点多,所以,在图1的流程图所示的步骤中,仅将计算实测值的理论预想值的物理量从ψ、Δ置换为反射率便可几乎相同地进行实施。在除此以外的评价方法中,只要推定了试样结构并且可以计算物理量的理论预想值,就可以实施本发明。
另外,即使不是UHV-CVD法,只要工艺条件与使用该工艺条件而形成的结构的关系清楚,并且是工艺模拟器可以开发的工艺,就可以实施本发明。例如,通过利用LP-CVD法、MBE法的外延成长等可以很容易地实施。另外,在杂质扩散、活性化和用于硅化物形成的RTA处理中,工艺条件是对温度和时间这样非常少的参量进行控制,形成的结构具有非常复杂的剖面,所以,适合本发明的实施。
另外,即使是具有氧化膜或氮化膜这样的简单的结构的膜,利用本发明的方法也可以很容易地求出应修改的工艺条件值,所以,通过应用本发明,可以得到工艺的改善效果。
但是,本发明应用于由多个元素构成的而且具有其组成发生变化的结构的情况时特别有意义。对于这样的结构,组成发生变化时,多数情况其成长状态(例如成长速度)也相应地发生变化,所以,在现有的方法中,难于把握正确的结构和进行正确的条件修改。与此相反,本发明在把握了改变工艺条件时实际可以发生的物理量(结构)之后,通过根据该物理量预测物理量的测定值,便可将发生复杂变化的膜等的结构控制为基本上如设计的那样。作为这样的由多个元素构成的膜的例子,除了SiGe结晶膜外,还有SiGeC结晶膜、AlGaAs结晶膜、SiYC1-Y膜、InP膜等化合物半导体膜,不论对于哪种半导体膜,都可以应用本发明。
产业上的可利用性
本发明的结构评价方法、半导体装置的制造方法和记录媒体,都可以应用于装配到电子仪器上的双极性晶体管和MESFET特别是异质结型双极性晶体管中。

Claims (11)

1.一种结构评价方法,其特征在于:
包括以下步骤:
利用光学的评价方法得到半导体器件的要素的物理量的多个实测值的步骤(a)、
假定用于形成所述要素的工艺条件并通过计算求出经过使用该假定工艺的工艺而形成的所述要素的结构的步骤(b)、
计算利用所述光学的评价方法得到在所述步骤(b)求出的所述要素的结构的物理量的多个测定值的预想值的步骤(c)、
根据所述要素的物理量的所述多个实测值和使多个测定值的预想值推定所述要素的结构的步骤(d)。
2.根据权利要求1所述的结构评价方法,其特征在于:
在所述步骤(b)中,使用工艺模拟器进行所述计算。
3.根据权利要求1所述的结构评价方法,其特征在于:
预先通过使用多个工艺条件的工艺形成要素,利用所述光学的评价方法预先求出该要素的结构,将所述多个工艺条件与根据该工艺条件而形成的要素的结构的相关关系实现数据库化;
在所述步骤(b)中,通过根据所述相关关系计算而求出所述要素的结构。
4.根据权利要求1所述的结构评价方法,其特征在于:
所述工艺是结晶膜的外延成长工艺。
5.根据权利要求4所述的结构评价方法,其特征在于:
所述结晶膜是包含多个元素的结晶膜。
6.根据权利要求5所述的结构评价方法,其特征在于:
所述结晶膜是包含Si和Ge从而包含禁带倾斜地变化的结构的结晶膜。
7.根据权利要求1所述的结构评价方法,其特征在于:
所述光学的评价方法是分光偏振光分析测定法和分光反射率测定法中的某一种方法。
8.一种半导体装置的制造方法,其特征在于:
包括以下步骤:
对包含半导体器件的要素的多个晶片中的1个评价用晶片利用光学的评价方法得到所述要素的物理量的多个实测值的步骤(a)、
假定用于形成所述评价用晶片的所述要素的工艺条件并通过计算求出经过使用该假定的工艺条件的工艺而形成的所述要素的结构的步骤(b)、
计算利用所述光学的评价方法评价在所述步骤(b)求出的所述要素的结构时得到的物理量的多个测定值的预想值的步骤(c)、
根据所述评价用晶片的所述要素的物理量的所述多个实测值和所述多个测定值的预想值推定所述要素的结构的步骤(d)、
根据所述评价用晶片的所述要素的推定结构与所述多个晶片的设计结构的不同对所述多个晶片中至少所述评价用晶片以外的晶片修改所述工艺的工艺条件的步骤(e)。
9.根据权利要求8所述的半导体装置的制造方法,其特征在于:所述工艺是结晶膜的外延成长工艺。
10.根据权利要求9所述的半导体装置的制造方法,其特征在于:
所述结晶膜是包含多个元素的结晶膜。
11.根据权利要求10所述的半导体装置的制造方法,其特征在于:
所述结晶膜是包含Si和Ge从而包含禁带倾斜地变化的结构的结晶膜。
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US7399975B2 (en) * 2004-08-11 2008-07-15 Metrosol, Inc. Method and apparatus for performing highly accurate thin film measurements
JP4558405B2 (ja) * 2004-08-17 2010-10-06 株式会社アドバンテスト 試験エミュレータ、エミュレーションプログラム、及び半導体デバイス製造方法
EP1922419A4 (en) * 2005-06-10 2010-11-17 Life Technologies Corp METHOD AND SYSTEM FOR GENETIC MULTIPLEX ANALYSIS
JP5165907B2 (ja) * 2007-03-06 2013-03-21 株式会社東芝 成膜形状シミュレーション方法及び電子デバイスの製造方法
US7511835B2 (en) * 2007-04-12 2009-03-31 Tokyo Electron Limited Optical metrology using a support vector machine with simulated diffraction signal inputs
DE102007019122B3 (de) * 2007-04-23 2008-06-26 Texas Instruments Deutschland Gmbh Verfahren zur Temperaturregelung während eines Epitaxieschrittes von Halbleiterwafern
KR100982306B1 (ko) * 2008-06-09 2010-09-15 삼성모바일디스플레이주식회사 가상 계측 장치 및 계측 방법
JP2013089804A (ja) * 2011-10-19 2013-05-13 Renesas Electronics Corp 半導体装置のスクリーニング装置、半導体装置のスクリーニング方法及びプログラム
KR20180080930A (ko) * 2017-01-05 2018-07-13 삼성전자주식회사 박막층 품질 평가 방법 및 평가 장치
US10141430B1 (en) * 2017-07-27 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structures with uniform threshold voltage distribution and method of making the same
JP6959190B2 (ja) 2018-07-24 2021-11-02 旭化成エレクトロニクス株式会社 学習処理装置、学習処理方法、化合物半導体の製造方法およびプログラム
CN116562173B (zh) * 2023-07-07 2023-09-12 南京邮电大学 基于模拟退火算法的半导体器件结终端几何参数设计方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0382017A (ja) * 1989-08-24 1991-04-08 Nec Corp 半導体装置の製造装置
JP2908629B2 (ja) * 1992-02-21 1999-06-21 キヤノン株式会社 マイクロ波プラズマcvd法及びロール・ツー・ロール法を用いた堆積膜形成方法
JPH05238880A (ja) * 1992-02-28 1993-09-17 Fujitsu Ltd エピタキシャル成長方法
JPH05308053A (ja) * 1992-04-08 1993-11-19 Nec Corp 化学的気相成長装置
JP2803460B2 (ja) * 1992-04-15 1998-09-24 日本電気株式会社 減圧気相成長装置
JP3156878B2 (ja) * 1992-04-30 2001-04-16 株式会社東芝 半導体装置およびその製造方法
JPH0855145A (ja) * 1994-08-08 1996-02-27 Fujitsu Ltd 半導体プロセスシミュレーション方法及びそのための装置
JPH10300432A (ja) 1997-02-26 1998-11-13 Fujitsu Ltd エリプソメトリ及びエリプソメ−タ、形状測定方法および半導体装置の製造方法
US6037614A (en) * 1997-03-07 2000-03-14 California Institute Of Technology Methods for manufacturing group IV element alloy semiconductor materials and devices that include such materials
JPH10300732A (ja) * 1997-04-22 1998-11-13 Hitachi Ltd 超音波検査装置
JP3781245B2 (ja) * 1997-12-26 2006-05-31 富士通株式会社 半導体装置の製造方法

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Publication number Publication date
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