JP5165907B2 - 成膜形状シミュレーション方法及び電子デバイスの製造方法 - Google Patents
成膜形状シミュレーション方法及び電子デバイスの製造方法 Download PDFInfo
- Publication number
- JP5165907B2 JP5165907B2 JP2007056281A JP2007056281A JP5165907B2 JP 5165907 B2 JP5165907 B2 JP 5165907B2 JP 2007056281 A JP2007056281 A JP 2007056281A JP 2007056281 A JP2007056281 A JP 2007056281A JP 5165907 B2 JP5165907 B2 JP 5165907B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film
- thickness
- deposition
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
図1は、本発明の実施の形態にかかる成膜形状シミュレーション方法のフローチャートである。
また、図3は、酸化シリコンの表面にシリコンを堆積する工程を例示した模式図である。すなわち、図3においては、シリコン基板30の表面に酸化シリコン40が形成され、この酸化シリコン40の表面にシリコン60を堆積する工程を表した。
図4は、トレンチが設けられた基体の断面を表す模式図である。
また、図5は、このような基体に例えばシリコンを堆積した時の堆積時間と堆積膜厚との関係を例示するグラフ図である。
トレンチTを有する基体において、そのトップ面Aと、トレンチTの側壁B、トレンチTの底面Cのそれぞれにおける堆積速度は同一ではない。すなわち、これらいずれにおいても、図2及び図3に関して前述したように、成長の初期段階においては成長速度がほぼゼロの期間がある。そして、その後に、堆積膜厚が直線的に増加する。
またさらに、堆積膜厚が直線的に増加する期間においても、直線の傾斜すなわち膜厚の増加速度は同一ではない。すなわち、トップ面Aにおける直線αの傾斜に対して、側壁Bにおける直線βの傾斜はやや小さく、底面Cにおける直線γの傾斜はさらに小さい。これも、堆積種の供給速度が異なるからである。従って、成膜シミュレーションにあたっては、基体の各部における堆積種の供給速度の分布を考慮しつつ、成長膜厚と成長時間に応じてパラメータを適宜修正することが望ましい。
トップ面20では、従来のシミュレーションによる成膜形状と実際の成膜形状に大きな差はない。すなわち、成膜初期の膜厚t1とt1’はほぼ等しく、また成膜終了時の膜厚t3とt3’もほぼ等しい。しかし、ホール側壁10の内部では成膜初期の実際の膜厚s1’は、従来のシミュレーションによる膜厚s1よりも薄い。成膜終了時では、s3とs3’とは近づくとしても、ホール側壁10における合計の膜厚は、トップ面20における膜厚よりも薄くなる。このように、従来のシミュレーションでは、成膜工程中の成長速度の変化により生じる膜厚分布を表現できない。特に、微細化に伴い形成すべき膜厚が薄くなると、成長初期の膜厚が全膜厚に占める割合が高くなり、電子デバイス製造において実際に形成される膜厚や膜形状を、予めシミュレーションにより予測することは、電子デバイス製造を効率的に進める上で極めて効果的である。近年の微細化された電子デバイスでは、実際のホールの横方向の大きさは、例えば50ナノメートルであり、成膜すべき膜厚はこの値に対し必ずしも十分厚いとは限らず、成長初期の膜厚が10ナノメートル程度以下では、成長速度の時間変化を無視できない。
まず、非ドープのSi成膜では、下記の3つの反応を考えることができる。
SiH4(g)→ Si(s)+2H2(g) …(1)
SiH2(g)→ Si(s)+H2(g) …(2)
Si2H6(g)→ 2Si(s)+3H2(g) …(3)
これら(1)〜(3)の反応に対応する、Siの付着係数は、530℃において、順に2.21×10−5、1、1.82×10−4である。
特に、図2に関して前述したように堆積すべき薄膜の厚みが10ナノメータ程度以下の場合には、成長初期の影響を強く受けるため、本実施形態の成膜形状シミュレーション方法により正確に厚みを計算できる効果は大きい。
50 Si薄膜
Claims (8)
- 基体の表面に堆積種を供給することにより形成される薄膜の厚みを計算する成膜形状シミュレーション方法であって、
前記基体の表面は、前記薄膜を構成する元素とは異なる元素を含み、
前記薄膜の成膜過程は、前記薄膜の成長核が前記基体の前記表面の上に形成される第1の過程と、前記薄膜の膜厚が増加する第2の過程と、を含み、
前記基体の表面の複数の場所のそれぞれにおいて、計算に用いるパラメータを、前記薄膜の厚みが前記第1の過程から前記第2の過程に切り替わる際の前記薄膜の第1の膜厚よりも薄い場合と、前記第1の膜厚よりも厚い場合と、で変更することを特徴とする成膜形状シミュレーション方法。 - 前記基体の材料と、前記薄膜の材料と、が異なっていることを特徴とする請求項1に記載の成膜形状シミュレーション方法。
- 前記パラメータは、前記堆積種の付着係数と、前記薄膜の成長速度と、の少なくともいずれかを含むことを特徴とする請求項1または2に記載の成膜形状シミュレーション方法。
- 前記基体は、穴または段差を含むことを特徴とする請求項1〜3のいずれか1つに記載の成膜形状シミュレーション方法。
- 前記基体の前記表面における堆積種の供給速度の分布を反映させることを特徴とする請求項1〜4のいずれか1つに記載の成膜形状シミュレーション方法。
- 請求項1〜5のいずれか1つに記載の成膜形状シミュレーション方法により薄膜の堆積条件を求め、
前記求められた条件により薄膜を堆積することを特徴とする電子デバイスの製造方法。 - 前記堆積条件は、温度、圧力、ガス種、膜厚、表面原子種、ガス流量、ガスを供給するノズルの形状、ガスを供給するノズルの配置、成長チャンバの形状、チャンバ内に配置するウェーハの間隔の少なくともいずれかであることを特徴とする請求項6記載の電子デバイスの製造方法。
- 前記堆積する薄膜の厚みは、10ナノメータ以下であることを特徴とする請求項6または7に記載の電子デバイスの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007056281A JP5165907B2 (ja) | 2007-03-06 | 2007-03-06 | 成膜形状シミュレーション方法及び電子デバイスの製造方法 |
US11/859,152 US7955876B2 (en) | 2007-03-06 | 2007-09-21 | Method for simulating deposition film shape and method for manufacturing electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007056281A JP5165907B2 (ja) | 2007-03-06 | 2007-03-06 | 成膜形状シミュレーション方法及び電子デバイスの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008214719A JP2008214719A (ja) | 2008-09-18 |
JP5165907B2 true JP5165907B2 (ja) | 2013-03-21 |
Family
ID=39742063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007056281A Expired - Fee Related JP5165907B2 (ja) | 2007-03-06 | 2007-03-06 | 成膜形状シミュレーション方法及び電子デバイスの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7955876B2 (ja) |
JP (1) | JP5165907B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5212281B2 (ja) * | 2009-07-03 | 2013-06-19 | 日立電線株式会社 | 半導体光素子基板の製造方法 |
JP6066847B2 (ja) * | 2013-07-09 | 2017-01-25 | 東京エレクトロン株式会社 | 基板処理方法及び制御装置 |
US9798317B2 (en) | 2013-07-03 | 2017-10-24 | Tokyo Electron Limited | Substrate processing method and control apparatus |
JP2016058705A (ja) | 2014-09-09 | 2016-04-21 | 株式会社東芝 | 形状シミュレーション装置、形状シミュレーション方法、および形状シミュレーションプログラム |
US10138550B2 (en) * | 2014-09-10 | 2018-11-27 | Toshiba Memory Corporation | Film deposition method and an apparatus |
US11876023B2 (en) | 2021-12-17 | 2024-01-16 | International Business Machines Corporation | Conformal film thickness determination using angled geometric features and vertices tracking |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03171301A (ja) * | 1989-11-30 | 1991-07-24 | Toshiba Corp | 物質の合成制御システム |
JPH0585891A (ja) * | 1991-09-25 | 1993-04-06 | Ricoh Co Ltd | 薄膜堆積形状予測方法及び平坦化過程解析方法 |
US5450205A (en) * | 1993-05-28 | 1995-09-12 | Massachusetts Institute Of Technology | Apparatus and method for real-time measurement of thin film layer thickness and changes thereof |
JP3196472B2 (ja) * | 1993-12-27 | 2001-08-06 | ソニー株式会社 | 薄膜の形成方法 |
JP3531991B2 (ja) * | 1995-02-08 | 2004-05-31 | 松下電器産業株式会社 | Cvdシミュレーション方法 |
JP2910657B2 (ja) * | 1996-01-19 | 1999-06-23 | 日本電気株式会社 | 酸化シミュレーション方法 |
JP3592826B2 (ja) * | 1996-03-05 | 2004-11-24 | 株式会社東芝 | 膜形状予測方法 |
JP3530430B2 (ja) * | 1999-10-07 | 2004-05-24 | 三菱重工業株式会社 | 高周波プラズマcvdシミュレータ及び高周波プラズマcvdシミュレーション方法 |
US6465265B2 (en) * | 2000-03-16 | 2002-10-15 | Therma-Wave, Inc. | Analysis of interface layer characteristics |
KR100467178B1 (ko) * | 2000-06-16 | 2005-01-24 | 마츠시타 덴끼 산교 가부시키가이샤 | 구조평가방법, 반도체장치의 제조방법 및 기록매체 |
US6913938B2 (en) * | 2001-06-19 | 2005-07-05 | Applied Materials, Inc. | Feedback control of plasma-enhanced chemical vapor deposition processes |
JP4068327B2 (ja) * | 2001-10-11 | 2008-03-26 | 株式会社東芝 | 半導体製造装置と半導体装置の製造方法 |
JP2006054382A (ja) * | 2004-08-16 | 2006-02-23 | Sony Corp | 金属シリケート膜と金属シリケート膜の製造方法および半導体装置と半導体装置の製造方法 |
US7195934B2 (en) * | 2005-07-11 | 2007-03-27 | Applied Materials, Inc. | Method and system for deposition tuning in an epitaxial film growth apparatus |
JP4750531B2 (ja) * | 2005-10-27 | 2011-08-17 | 富士通株式会社 | 形状シミュレーション方法、プログラム及び装置 |
US7592254B2 (en) * | 2005-11-01 | 2009-09-22 | The Board Of Trustees Of The University Of Illinois | Methods for coating and filling high aspect ratio recessed features |
-
2007
- 2007-03-06 JP JP2007056281A patent/JP5165907B2/ja not_active Expired - Fee Related
- 2007-09-21 US US11/859,152 patent/US7955876B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20080220546A1 (en) | 2008-09-11 |
JP2008214719A (ja) | 2008-09-18 |
US7955876B2 (en) | 2011-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5165907B2 (ja) | 成膜形状シミュレーション方法及び電子デバイスの製造方法 | |
US7953512B2 (en) | Substrate processing system, control method for substrate processing apparatus and program stored on medium | |
KR100763221B1 (ko) | 반도체 소자의 제조 방법 | |
JP5550843B2 (ja) | 半導体装置の製造方法 | |
KR102052438B1 (ko) | 반도체 장치의 제조 방법, 기판 장전 방법, 기록 매체 및 기판 처리 장치 | |
KR101741876B1 (ko) | 오목부를 충전하는 방법 | |
JP2012004542A (ja) | シリコン膜の形成方法およびその形成装置 | |
US9798317B2 (en) | Substrate processing method and control apparatus | |
JP5692763B2 (ja) | シリコン膜の形成方法およびその形成装置 | |
US20090232967A1 (en) | Thermal processing apparatus, method for regulating temperature of thermal processing apparatus, and program | |
US9970838B2 (en) | Pressure measuring device and pressure measuring method | |
US20190292656A1 (en) | Method of Forming Tungsten Film and Controller | |
CN109504952A (zh) | 气体供给装置和成膜装置 | |
TWI549181B (zh) | 矽膜之形成方法及其形成裝置 | |
US20150275356A1 (en) | Cleaning method of apparatus for forming amorphous silicon film, and method and apparatus for forming amorphous silicon film | |
JP2008047785A (ja) | 半導体装置の製造方法 | |
US20140284808A1 (en) | Stacked semiconductor device, and method and apparatus of manufacturing the same | |
US20050067290A1 (en) | Method and system for automatically controlling a current distribution of a multi-anode arrangement during the plating of a metal on a substrate surface | |
KR20200011495A (ko) | 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램 | |
JPWO2020175314A1 (ja) | 半導体装置の製造方法、基板処理装置及びプログラム | |
US8187914B2 (en) | Methods of forming a phase change memory device | |
JP5000941B2 (ja) | 半導体装置の製造方法 | |
US9865467B2 (en) | Recess filling method and processing apparatus | |
TWI787322B (zh) | 在不具有外部電壓偏壓的水溶液中之選擇性無電流電化學原子層沉積 | |
KR20060090822A (ko) | 기판 표면상의 금속의 도금 동안 멀티-애노드 구성의 전류분포를 자동으로 제어하는 방법 및 시스템 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090925 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120731 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120914 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121128 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121220 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151228 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151228 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |