CN116647206A - 一种晶振与芯片叠封的小型化基板封装结构和加工工艺 - Google Patents
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Abstract
本申请实施例公开了一种晶振与芯片叠封的小型化基板封装结构和加工工艺，晶振与芯片叠封的小型化基板封装结构包括了基板、晶振、粘接层和芯片，晶振通过第一焊接层和第二焊接层与基板焊接，通过粘接层与基板进行粘接，而芯片设置在晶振上，通过本申请实施例提供的封装结构将晶振与芯片叠封在一起，可以实现用于对半导体器件进行封装的塑封体尺寸与晶振、芯片的面积比例接近1：1，满足了产品小型化的需求，同时解决了塑封过程不同元器件以及塑封料膨胀系数导致的分层，翘曲等问题。
Description
技术领域
本申请实施例涉及半导体集成电路技术领域，尤其涉及一种晶振与芯片叠封的小型化基板封装结构和加工工艺。
背景技术
随着设备小型化的发展，以手机，手表为代表的消费类，以基站，服务器为代表的工业类对小型化的需求越来越迫切，晶振作为频率输出端，晶振外置和芯片焊接在PCB上，极大的占用了PCB的尺寸面积，且在塑封过程不同元器件以及塑封料膨胀系数不同容易导致半导体器件分层和翘曲。
发明内容
本发明旨在至少解决现有技术或相关技术中存在的技术问题之一。
为此，本发明的第一方面提供了一种晶振与芯片叠封的小型化基板封装结构。
本发明的第二方面提供了一种加工工艺。
有鉴于此，根据本申请实施例的第一方面提出了一种晶振与芯片叠封的小型化基板封装结构，包括：
基板，所述基板上形成有间隔布置的第一焊接层和第二焊接层；
晶振，所述晶振通过所述第一焊接层和所述第二焊接层连接于所述基板；
粘接层，所述粘接层位于所述第一焊接层和所述第二焊接层之间，连接于所述基板和所述晶振；
芯片，所述芯片设置在所述晶振上。
在一种可行的实施方式中，晶振与芯片叠封的小型化基板封装结构还包括：
隔离缓冲块，所述隔离缓冲块布置在所述晶振的两侧；
塑封体，所述塑封体覆盖在所述基板上，并包覆所述隔离缓冲块和所述晶振；
其中，所述基板上形成有凹槽，所述隔离缓冲块设置在所述凹槽内。
在一种可行的实施方式中，所述隔离缓冲块的高度高于所述晶振，且高度差为20um至30um；
所述隔离缓冲块与所述晶振之间的距离为50um至100um。
在一种可行的实施方式中，所述芯片的膨胀系数为4.2×10-6/℃至4.7×10-6/℃，所述晶振的膨胀系数为5.5×10-6/℃至6.0×10-6/℃，所述隔离缓冲块的膨胀系数为25×10-6/℃至30×10-6/℃，所述塑封体的膨胀系数为25×10-6/℃至30×10-6/℃，所述基板的膨胀系数为11×10-6/℃至16×10-6/℃。
在一种可行的实施方式中，晶振与芯片叠封的小型化基板封装结构还包括：
绝缘胶层，所述绝缘胶层设置在所述芯片和所述晶振之间；
键合线，所述键合线连接于所述芯片和所述基板。
根据本申请实施例的第二方面提出了一种加工工艺，用于制备如上述任一技术方案所述的晶振与芯片叠封的小型化基板封装结构，所述加工工艺包括：
在基板上设置绝缘胶；
在绝缘胶的两侧刷涂焊膏，焊膏的刷涂高度高于所述绝缘胶的高度；
将所述晶振通过所述焊膏连接于所述基板，所述焊膏形成所述第一焊接层和所述第二焊接层，且所述晶振对所述绝缘胶进行挤压，以使绝缘胶填充所述晶振和所述基板之间的间隙；
在所述晶振背离于所述基板的一侧形成绝缘胶层，并将所述芯片设置在所述绝缘胶层上。
在一种可行的实施方式中，加工工艺还包括：
在所述晶振的两侧形成隔离缓冲块；
经由第一个方向向所述基板上供给塑封料，进行预注塑；
将键合线键合到所述基板和所述芯片上。
在一种可行的实施方式中，加工工艺还包括：
将键合后的半导体器件设置在注塑机内，通过第二个方向向所述基板上供给塑封料，进行二次注塑。
在一种可行的实施方式中，所述焊膏的刷涂高度与所述绝缘胶的高度的差值为5um至15um；
所述隔离缓冲块的高度高于所述晶振，且高度差为20um至30um；
所述隔离缓冲块与所述晶振之间的距离为50um至100um；
所述基板上的绝缘胶的体积为填充整个晶振底部空洞区域。
在一种可行的实施方式中，在所述在基板上设置绝缘胶的步骤之前还包括：
对所述基板进行烘烤，去除所述基板的部分水蒸气；
所述加工工艺还包括：对完成注塑的半导体器件进行烘烤，以消除半导体器件的内应力。
相比现有技术，本发明至少包括以下有益效果：
本申请实施例提供的半导体器件包括了基板、晶振、粘接层和芯片，晶振通过第一焊接层和第二焊接层与基板焊接，通过粘接层与基板进行粘接，而芯片设置在晶振上，通过本申请实施例提供的半导体器件晶振与芯片叠封在一起，可以实现用于对半导体器件进行封装的塑封体尺寸与晶振、芯片的面积比例接近1：1，满足了产品小型化的需求，同时解决了塑封过程不同元器件以及塑封料膨胀系数差异导致的分层，翘曲等问题。通过本申请实施例提供的半导体器件，在封装过程中，先在基板上设置绝缘胶，并在绝缘胶的两侧设置焊膏，而后将晶振通过焊膏连接于基板，焊膏凝固即可形成第一焊接层和第二焊接层，而在焊膏凝固的过程中，晶振与基板之间会形成空腔，而随着晶振的下压，晶振会对绝缘胶进行挤压，挤压之后的绝缘胶可以填充在晶振和基板之间的间隙内，使得晶振可以更好地连接于基板，降低了基板与晶振分层、开裂和翘曲的概率。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本申请提供的一种实施例的晶振与芯片叠封的小型化基板封装结构的一个角度示意性结构图；
图2为本申请提供的一种实施例的晶振与芯片叠封的小型化基板封装结构的未安装晶振的示意性结构图；
图3为本申请提供的一种实施例的晶振与芯片叠封的小型化基板封装结构的晶振向基板上安装的一种状态的示意性结构图；
图4为本申请提供的一种实施例的晶振与芯片叠封的小型化基板封装结构的晶振向基板上安装的另一种状态的示意性结构图；
图5为本申请提供的一种实施例的晶振与芯片叠封的小型化基板封装结构的加工工艺的示意性步骤流程图。
其中，图1至图4中附图标记与部件名称之间的对应关系为：
110基板、120晶振、130粘接层、140芯片、150隔离缓冲块、160塑封体、170绝缘胶层、180键合线、190焊盘；
111第一焊接层、112第二焊接层。
具体实施方式
为了更好的理解上述技术方案，下面通过附图以及具体实施例对本申请实施例的技术方案做详细的说明，应当理解本申请实施例以及实施例中的具体特征是对本申请实施例技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
如图1至图4所示，根据本申请实施例的第一方面提出了一种晶振与芯片叠封的小型化基板封装结构，包括：基板110，基板110上形成有间隔布置的第一焊接层111和第二焊接层112；晶振120，晶振120通过第一焊接层111和第二焊接层112连接于基板110；粘接层130，粘接层130位于第一焊接层111和第二焊接层112之间，连接于基板110和晶振120；芯片140，芯片140设置在晶振120上。
本申请实施例提供的基板封装结构包括了基板110、晶振120、粘接层130和芯片140，晶振120通过第一焊接层111和第二焊接层112与基板110焊接，通过粘接层130与基板110进行粘接，而芯片140设置在晶振120上，通过本申请实施例提供的基板封装结构晶振120与芯片140叠封在一起，可以实现用于对基板封装结构进行封装的塑封体160尺寸与晶振120、芯片140的面积比例接近1：1，满足了产品小型化的需求，同时解决了塑封过程不同元器件以及塑封料膨胀系数差异导致的分层，翘曲等问题。如图3和图4所示，通过本申请实施例提供的半导体器件，在封装过程中，先在基板110上设置绝缘胶，并在绝缘胶的两侧设置焊膏，而后将晶振120通过焊膏连接于基板110，焊膏凝固即可形成第一焊接层111和第二焊接层112，而在焊膏凝固的过程中，晶振120与基板110之间会形成空腔，而随着晶振120的下压，晶振120会对绝缘胶进行挤压，如图4所示，挤压之后的绝缘胶可以填充在晶振120和基板110之间的间隙内，使得晶振120可以更好地连接于基板110，降低了基板110与晶振120分层、开裂和翘曲的概率。
如图1和图2所示，在一种可行的实施方式中，基板封装结构还包括：隔离缓冲块150，隔离缓冲块150布置在晶振120的两侧；塑封体160，塑封体160覆盖在基板110上，并包覆隔离缓冲块150和晶振120；其中，基板110上形成有凹槽，隔离缓冲块150设置在凹槽内。
在该技术方案中，半导体器件还可以包括隔离缓冲块150和塑封体160，而塑封体160可以是向基板110之上灌注塑封材料，塑封材料凝固之后形成塑封体160，通过在晶振120的两侧布置隔离缓冲块150，而后在塑封材料供给的过程中，塑封材料会以较慢的速度供给到隔离缓冲块150和晶振120之间，塑封材料凝固形成塑封体160之后，隔离缓冲块150可以吸收塑封体160的大部分内应力，只有少部分内应力会作用到晶振120之上，基于此可以降低晶振120与芯片140或基板110分层的概率，进一步降低半导体器件出现翘曲的概率，提高了产品质量。
在该技术方案中，基板110之上还可以形成有凹槽，通过凹槽的设置，一方面，塑封体160可以填充在凹槽之内，通过凹槽的形成增加了塑封体160与基板110的接触面积，进一步对分层现象进行抑制，降低了半导体器件出现翘曲的概率；另一方面，通过凹槽的设置，便于隔离缓冲块150的布置和形成。
在一些示例中，可以在基板110上左右两侧设有与晶振120长度一致的凹槽，采用双注塑流道方式，先在基板110上形成塑封体方块作为隔离缓冲块150，隔离缓冲块150的材料为与晶振120材料膨胀系数相似的塑封料。
在一些示例中，凹槽布置在晶振120的两侧，且凹槽的长度大于或等于晶振120的长度。
如图1和图2所示，在一种可行的实施方式中，隔离缓冲块150的高度高于晶振120，且高度差为20um至30um；隔离缓冲块150与晶振120之间的距离为50um至100um。
在该技术方案中，进一步提供了隔离缓冲块150的尺寸，隔离缓冲块150的高度高于晶振120，且高度差为20um至30um，如此设置，一方面，使得隔离缓冲块150能够起到分隔的作用，确保塑封材料可以以较慢的速度填充到隔离缓冲块150和晶振120之间，能够降低塑封材料分层的概率；另一方面，确保部分注塑材料可以越过隔离缓冲块150供给到隔离缓冲块150和晶振120之间，同时可以避免注塑材料长路径的下降而导致注塑材料流速增大。
可以理解的是，如若隔离缓冲块150与晶振120的高度差小于20um，那么有可能导致隔离缓冲块150的隔绝缓冲能力减弱，如若隔离缓冲块150与晶振120的高度差大于30um，则有可能导致注塑料难以越过隔离缓冲块150。
在该技术方案中，进一步提供了隔离缓冲块150的尺寸，隔离缓冲块150与晶振120之间的距离为50um至100um，如此设置，提供了隔离缓冲块150与晶振120之间的间隙的宽度，通过50um至100um的选取，一方面，确保有足够的注塑材料可以填充在隔离缓冲块150和晶振120之间，确保了注塑材料可以对晶振120进行包覆和保护；另一方面，将处于隔离缓冲块150和晶振120之间的塑封体160控制在合理的宽度之内，确保隔离缓冲块150可以吸收大部分塑封体160的内应力，减少内应力向晶振120上的施加，进一步对分层现象进行抑制。
可以理解的是，如若隔离缓冲块150与晶振120之间的距离小于50um，那么有可能导致只有很少部分注塑材料可以越过隔离缓冲块150，导致注塑材料对晶振120的包覆效果减弱；而如若隔离缓冲块150与晶振120之间的距离大于100um，那么有可能导致填充在隔离缓冲块150和晶振120之间的塑封体160宽度过大，会削弱隔离缓冲块150对内应力的吸收效果。
在一种可行的实施方式中，芯片的膨胀系数为4.2×10-6/℃至4.7×10-6/℃，晶振的膨胀系数为5.5×10-6/℃至6.0×10-6/℃，隔离缓冲块的膨胀系数为25×10-6/℃至30×10-6/℃，塑封体的膨胀系数为25×10-6/℃至30×10-6/℃，基板的膨胀系数为11×10-6/℃至16×10-6/℃。如此设置，进一步提供了各部件的膨胀系数，使得各部件之间的膨胀系数尽可能的接近，进一步对分层现象进行抑制。
如图1所示，在一种可行的实施方式中，晶振与芯片叠封的小型化基板封装结构还包括：绝缘胶层170，绝缘胶层170设置在芯片140和晶振120之间；键合线180，键合线180连接于芯片140和基板110。
在该技术方案中，晶振与芯片叠封的小型化基板封装结构还可以包括绝缘胶层170，绝缘胶层170设置在芯片140和晶振120之间，一方面，便于芯片140的固定；另一方面，可以降低芯片140和晶振120之间出现非预期性的通电的概率，保障了芯片140和晶振120的作业的稳定性，通过键合线180的设置便于芯片140的通信连接，便于信号的输入和输出。
如图1所示，在一些示例中，键合时，可以采用反打线弧的方式，第一焊点在基板110上的焊盘190位置上，第二焊点在芯片140上的焊盘190位置上，提高键合线180的固定强度。
在一些示例中，芯片140硅材料的膨胀系数4.5×10-6/℃，晶振120基座氧化铝的膨胀系数5.7×10-6/℃，环氧塑封料的膨胀系数27×10-6/℃，基板110膨胀系数14×10-6/℃，如此可以进一步降低半导体器件分层的概率。
如图5所示，根据本申请实施例的第二方面提出了一种加工工艺，用于制备如上述任一技术方案的晶振与芯片叠封的小型化基板封装结构，加工工艺包括：
步骤201：在基板上设置绝缘胶；可以理解的是，可以通过点胶头在基板上点滴绝缘胶。
步骤202：在绝缘胶的两侧刷涂焊膏，焊膏的刷涂高度高于绝缘胶的高度；可以理解的是，位于绝缘胶的两侧刷涂焊膏的焊膏凝固之后即可形成第一焊接层和第二焊接层。
步骤203：将晶振通过焊膏连接于基板，焊膏形成第一焊接层和第二焊接层，且晶振对绝缘胶进行挤压，以使绝缘胶填充晶振和基板之间的间隙；可以理解的是，焊膏的刷涂高度高于绝缘胶的高度，在将晶振向基板上按压的过程中，晶振与基板之间会形成空腔，而随着晶振的下压，晶振会对绝缘胶进行挤压，挤压之后的绝缘胶可以填充在晶振和基板之间的间隙内，使得晶振可以更好地连接于基板，降低了基板与晶振分层、开裂和翘曲的概率。
步骤204：在晶振背离于基板的一侧形成绝缘胶层，并将芯片设置在绝缘胶层上。绝缘胶层设置在芯片和晶振之间，一方面，便于芯片的固定；另一方面，可以降低芯片和晶振之间出现非预期性的通电的概率，保障了芯片和晶振的作业的稳定性。
如图1至图5所示，本申请实施例提供的加工工艺，因用于加工如上述任一技术方案的晶振与芯片叠封的小型化基板封装结构，因此该加工工艺具备上述任一技术方案的晶振与芯片叠封的小型化基板封装结构的全部有益效果。
如图1至图5所示，通过本申请实施例提供的加工工艺，如图3所示，先在基板110上设置绝缘胶，而后再在绝缘胶的两侧刷涂焊膏，焊膏形成第一焊接层111和第二焊接层112，且晶振120对绝缘胶进行挤压，以使绝缘胶填充晶振120和基板110之间的间隙，绝缘胶凝固即可形成绝缘胶层170，而芯片140设置在晶振120上，通过晶振120与芯片140叠封在一起，可以实现用于对半导体器件进行封装的塑封体160尺寸与晶振120、芯片140的面积比例接近1：1，满足了产品小型化的需求，同时解决了塑封过程不同元器件以及塑封料膨胀系数差异导致的分层，翘曲等问题。通过焊膏和绝缘胶的涂布方式，而在焊膏凝固的过程中，晶振120与基板110之间会形成空腔，而随着晶振120的下压，晶振120会对绝缘胶进行挤压，挤压之后的绝缘胶可以填充在晶振120和基板110之间的间隙内，使得晶振120可以更好地连接于基板110，降低了基板110与晶振120分层、开裂和翘曲的概率。
在一些示例中，在基板110上设置绝缘胶的步骤可以包括：在基板110中央位置用0.4um的点胶头点两滴绝缘胶；如此设置便于控制绝缘胶的点滴量。
如图2所示，在一些示例中，在绝缘胶的两侧刷涂焊膏，焊膏的刷涂高度高于绝缘胶的高度和将所述晶振120通过所述焊膏连接于所述基板110的步骤可以包括：在绝缘胶的两侧刷涂高度为30um的焊膏，而后通过贴片机的机械手抓取晶振120，按压晶振120一端设置在第一处焊膏上，另外一端设置在另一处焊膏处，锡膏固定住晶振120两端，与基板110连通，锡膏焊接时会产生一个20um的高度，这时晶振120底部的填充的绝缘胶受到晶振120压力往四周散开，填满空洞的位置，可以理解的是，如果底部没有填充绝缘胶，晶振120与基板110是分离的，中间会有一个难以填充的空洞，回流焊过程会有基板110破裂的风险，本申请实施例可以利用绝缘胶填充后再继续回流焊过程，完成粘晶体工序，可以保障半导体器件的质量。
在一些示例中，将芯片140设置在所述绝缘胶层上的步骤包括：在晶振120上部涂绝缘胶层，贴片机的顶针顶起芯片140，机械手从晶圆上拾取芯片140，粘贴在晶振120上方，同时在170℃下烘烤8H后，即可完成芯片140的固定。
如图1和图2所示，在一种可行的实施方式中，加工工艺还包括：在晶振120的两侧形成隔离缓冲块150；经由第一个方向向基板110上供给塑封料，进行预注塑；将键合线180键合到基板110和芯片140上。
在该技术方案中，在进行注塑的过程中，可以先在基板110之上形成隔离缓冲块150，而后再进行预注塑，在预注塑的过程中可以向基板110之上灌注塑封材料，塑封材料凝固之后形成塑封体160，通过在晶振120的两侧布置隔离缓冲块150，而后在塑封材料供给的过程中，塑封材料会以较慢的速度供给到隔离缓冲块150和晶振120之间，塑封材料凝固形成塑封体160之后，隔离缓冲块150可以吸收塑封体160的大部分内应力，只有少部分内应力会作用到晶振120之上，基于此可以降低晶振120与芯片140或基板110分层的概率，进一步降低半导体器件出现翘曲的概率，提高了产品质量。
可以将键合线180键合到基板110和芯片140上，通过键合线180的设置便于芯片140的通信连接，便于信号的输入和输出。
在一种可行的实施方式中，加工工艺还包括：将键合后的半导体器件设置在注塑机内，通过第二个方向向基板110上供给塑封料，进行二次注塑。
在该技术方案中，在完成键合线180的键合之后，可以进行二次注塑，二次注塑的过程中塑封材料会以较慢的速度供给到隔离缓冲块150和晶振120之间，塑封材料凝固形成塑封体160之后，隔离缓冲块150可以吸收塑封体160的大部分内应力，只有少部分内应力会作用到晶振120之上，基于此可以降低晶振120与芯片140或基板110分层的概率，进一步降低半导体器件出现翘曲的概率，提高了产品质量。
在该技术方案中，在预注塑的过程中是通过第一方向供给塑封料，而后再通过第二方向供给塑封料进行二次注塑，也就是说两次注塑的塑封料的供给方向是不同的，基于此可以进一步提高塑封质量，同时降低塑封料对晶振120和键合线180的冲击，可以进一步提高半导体器件的质量，同时降低半导体器件分层的概率。
在一些示例中，二次注塑的具体步骤可以包括：将键合后的半导体器件，放在注塑机里，采用与预注塑不同的注塑通道，选用与芯片140和基板110膨胀系数相近的塑封料饼，预热温度设置到175℃，合模压力20T，注塑时间9S，形成整个塑封体160，注塑过程中少量塑封料会慢慢注入到隔离缓冲块150和晶振120之间，完成注塑过程，注塑后隔离缓冲块150会吸收大部分的内应力，只有少数会作用到晶振120上，从而解决塑封料与晶振120的膨胀系数不同导致的分层以及晶振120破碎问题。
在一种可行的实施方式中，焊膏的刷涂高度与绝缘胶的高度的差值为5um至15um；隔离缓冲块150的高度高于晶振120，且高度差为20um至30um；隔离缓冲块150与晶振120之间的距离为50um至100um；基板110上的绝缘胶的体积为填充整个晶振底部空洞区域的体积。
在该技术方案中，进一步提供了隔离缓冲块150的尺寸，隔离缓冲块150的高度高于晶振120，且高度差为20um至30um，如此设置，一方面，使得隔离缓冲块150能够起到分隔的作用，确保塑封材料可以以较慢的速度填充到隔离缓冲块150和晶振120之间，能够降低塑封材料分层的概率；另一方面，确保部分注塑材料可以越过隔离缓冲块150供给到隔离缓冲块150和晶振120之间，同时可以避免注塑材料长路径的下降而导致注塑材料流速增大。
在该技术方案中，进一步提供了隔离缓冲块150的尺寸，隔离缓冲块150与晶振120之间的距离为50um至100um，如此设置，提供了隔离缓冲块150与晶振120之间的间隙的宽度，通过50um至100um的选取，一方面，确保有足够的注塑材料可以填充在隔离缓冲块150和晶振120之间，确保了注塑材料可以对晶振120进行包覆和保护；另一方面，将处于隔离缓冲块150和晶振120之间的塑封体160控制在合理的宽度之内，确保隔离缓冲块150可以吸收大部分塑封体160的内应力，减少内应力向晶振120上的施加，进一步对分层现象进行抑制。
在该技术方案中，焊膏的刷涂高度与绝缘胶的高度的差值为5um至15um，基板110上的绝缘胶的体积为填充整个晶振底部空洞区域，如此设置进一步提供了焊膏与绝缘胶之间的用量关系，确保在固定晶振120的过程中，晶振120可以对绝缘胶进行挤压，并使得绝缘胶填充在晶振120与基板110之间的间隙，以使基板110和晶振120之间可以形成粘接层130。
在一种可行的实施方式中，在基板110上设置绝缘胶的步骤之前还包括：对基板110进行烘烤，去除基板110的部分水蒸气。
在对基板110上设置绝缘胶之前，可以对基板110进行烘烤，以去除基板110的部分水蒸气，之后再对半导体器件进行注塑，可以提高注塑效果，降低分层概率。
在该技术方案中，可以将基板110在100℃至150℃，优选为125℃下情况下烘烤24h，去除多余水蒸气，并将晶圆同步进行减薄，划片而后再在基板110之上设置绝缘胶。
在一种可行的实施方式中，加工工艺还包括：对完成注塑的半导体器件进行烘烤，以消除半导体器件的内应力。
在该技术方案中，在完成注塑之后，可以对半导体器件进行再次烘烤，如此设置可以进一步降低半导体器件分层的概率。
在一些示例中，在完成对半导体器件进行固化之后，可以将半导体器件放在打标机台，调试印章位置采用激光镭射，完成后进行切割，包装形成单一出货的芯片。
综上，本申请实施例提供的基板封装结构和半导体器件的加工工艺，通过晶振120与芯片140叠封结构缩小了两者单独焊接所占用的面积，实现了小型化的需求；通过加工工艺，利用绝缘胶和焊膏的涂布方式，以及设置隔离缓冲块150，提高了产品可靠性。
在本发明中，术语“第一”、“第二”、“第三”仅用于描述的目的，而不能理解为指示或暗示相对重要性；术语“多个”则指两个或两个以上，除非另有明确的限定。术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
本发明的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或单元必须具有特定的方向、以特定的方位构造和操作，因此，不能理解为对本发明的限制。
在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种晶振与芯片叠封的小型化基板封装结构，其特征在于，包括：
基板，所述基板上形成有间隔布置的第一焊接层和第二焊接层；
晶振，所述晶振通过所述第一焊接层和所述第二焊接层连接于所述基板；
粘接层，所述粘接层位于所述第一焊接层和所述第二焊接层之间，连接于所述基板和所述晶振；
芯片，所述芯片设置在所述晶振上。
2.根据权利要求1所述的晶振与芯片叠封的小型化基板封装结构，其特征在于，还包括：
隔离缓冲块，所述隔离缓冲块布置在所述晶振的两侧；
塑封体，所述塑封体覆盖在所述基板上，并包覆所述隔离缓冲块和所述晶振；
其中，所述基板上形成有凹槽，所述隔离缓冲块设置在所述凹槽内。
3.根据权利要求2所述的晶振与芯片叠封的小型化基板封装结构，其特征在于，
所述隔离缓冲块的高度高于所述晶振，且高度差为20um至30um；
所述隔离缓冲块与所述晶振之间的距离为50um至100um。
4.根据权利要求2所述的晶振与芯片叠封的小型化基板封装结构，其特征在于，
所述芯片的膨胀系数为4.2×10-6/℃至4.7×10-6/℃，所述晶振的膨胀系数为5.5×10-6/℃至6.0×10-6/℃，所述隔离缓冲块的膨胀系数为25×10-6/℃至30×10-6/℃，所述塑封体的膨胀系数为25×10-6/℃至30×10-6/℃，所述基板的膨胀系数为11×10-6/℃至16×10-6/℃。
5.根据权利要求1至4中任一项所述的晶振与芯片叠封的小型化基板封装结构，其特征在于，还包括：
绝缘胶层，所述绝缘胶层设置在所述芯片和所述晶振之间；
键合线，所述键合线连接于所述芯片和所述基板。
6.一种加工工艺，其特征在于，用于制备如权利要求1至5中任一项所述的晶振与芯片叠封的小型化基板封装结构，所述加工工艺包括：
在基板上设置绝缘胶；
在绝缘胶的两侧刷涂焊膏，焊膏的刷涂高度高于所述绝缘胶的高度；
将所述晶振通过所述焊膏连接于所述基板，所述焊膏形成所述第一焊接层和所述第二焊接层，且所述晶振对所述绝缘胶进行挤压，以使绝缘胶填充所述晶振和所述基板之间的间隙；
在所述晶振背离于所述基板的一侧形成绝缘胶层，并将所述芯片设置在所述绝缘胶层上。
7.根据权利要求6所述的加工工艺，其特征在于，还包括：
在所述晶振的两侧形成隔离缓冲块；
经由第一个方向向所述基板上供给塑封料，进行预注塑；
将键合线键合到所述基板和所述芯片上。
8.根据权利要求7所述的加工工艺，其特征在于，还包括：
将键合后的半导体器件设置在注塑机内，通过第二个方向向所述基板上供给塑封料，进行二次注塑。
9.根据权利要求7所述的加工工艺，其特征在于，
所述焊膏的刷涂高度与所述绝缘胶的高度的差值为5um至15um；
所述隔离缓冲块的高度高于所述晶振，且高度差为20um至30um；
所述隔离缓冲块与所述晶振之间的距离为50um至100um；
所述基板上的绝缘胶填充整个晶振底部的空洞区域。
10.根据权利要求6至9中任一项所述的加工工艺，其特征在于，在所述在基板上设置绝缘胶的步骤之前还包括：
对所述基板进行烘烤，去除所述基板的部分水蒸气；
所述加工工艺还包括：对完成注塑的半导体器件进行烘烤，以消除半导体器件的内应力。
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