CN117012730A - 一种保护控制芯片焊线的封装结构及方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 19
- 239000003292 glue Substances 0.000 claims abstract description 43
- 239000004033 plastic Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 13
- 239000000853 adhesive Substances 0.000 claims description 7
- 230000001070 adhesive effect Effects 0.000 claims description 7
- 239000003822 epoxy resin Substances 0.000 claims description 5
- 229920000647 polyepoxide Polymers 0.000 claims description 5
- 238000004026 adhesive bonding Methods 0.000 abstract 1
- 238000005452 bending Methods 0.000 abstract 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 239000000084 colloidal system Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000005022 packaging material Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
Landscapes
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Dispersion Chemistry (AREA)
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Abstract
本发明涉及芯片封装技术领域，具体地说是一种保护控制芯片焊线的封装结构及方法。一种保护控制芯片焊线的封装结构，包括基板，其特征在于：所述的基板上端一侧设有控制芯片，控制芯片通过控制芯片焊线与基板电连接，位于控制芯片、控制芯片焊线外侧设有填充胶，填充胶上端连接若干另一芯片，另一芯片、填充胶外侧均设有塑封体。同现有技术相比，通过围胶模封的方式，完全包裹支撑保护控制芯片焊线，防止其被上层3D NAND flash芯片贴装过程造成压弯，防止碰触相邻焊线导致电性能失效。
Description
技术领域
本发明涉及芯片封装技术领域，具体地说是一种保护控制芯片焊线的封装结构及方法。
背景技术
目前含有控制芯片的芯片封装结构中，是将控制芯片贴装在最底层的多层堆叠的存储芯片下方。制造过程中先把控制芯片贴装在基板上后并完成引线键合，再把其他3DNAND flash 芯片堆叠在控制芯片及其焊线上方，堆叠贴装在控制芯片上的3D NAND flash芯片是利用其背面的FOD材料通过贴装压合把控制芯片及其焊线包裹起来，但是在贴装压合过程，容易把控制芯片上的焊线压弯并碰触到相邻焊线，导致控制芯片电性能失效。
目前现有的保护底层芯片焊线的围坝填胶方式中，一种是选用两种胶体进行围坝及填充，需要分两次进行点胶。另一种是没有把底层芯片上的金线完全包裹住，由于围坝胶体和金线以及塑封料三者的材料膨胀系数不同，封装体在后续SMT贴装回流焊接过程中，在三者交界面易发生分层空洞及金线断裂。
发明内容
本发明为克服现有技术的不足，提供一种保护控制芯片焊线的封装结构及方法。
为实现上述目的，设计一种保护控制芯片焊线的封装结构，包括基板，其特征在于：所述的基板上端一侧设有控制芯片，控制芯片通过控制芯片焊线与基板电连接，位于控制芯片、控制芯片焊线外侧设有填充胶，填充胶上端连接若干另一芯片，另一芯片、填充胶外侧均设有塑封体。
所述的填充胶的高度高于控制芯片焊线的最高点。
所述的填充胶选用环氧树脂胶水。
所述的另一芯片选用3D NAND flash芯片，另一芯片的数量为1-16个。
若干另一芯片垂直堆叠。
若干另一芯片呈＞形或＜形交错堆叠。
相邻另一芯片之间、另一芯片与基板之间通过另一焊线电连接。
相邻另一芯片之间、另一芯片与填充胶之间均通过DAF膜连接。
本发明还提供一种保护控制芯片焊线的封装结构的方法，包括如下步骤：
S1，在基板上贴装控制芯片，并通过控制芯片焊线进行键合，
S2，在控制芯片及控制芯片焊线外侧点胶，使填充胶完全包裹控制芯片及控制芯片焊线；
S3，将填充胶烘烤，固化成型；
S4，在成型后的填充胶上方通过DAF膜堆叠若干另一芯片，并通过另一焊线进行键合；
S5，对整体结构进行塑封。
所述的步骤S2的具体方法如下：
S21，在控制芯片四周点胶，形成与控制芯片等高的堤坝，堤坝长度和宽度是控制芯片上方另一芯片长度和宽度的80%-100%，堤坝的厚度为0.5-1mm；
S22，在控制芯片上方及堤坝内点胶，填充整个堤坝之内区域，使填充胶完全包裹控制芯片及控制芯片焊线。
本发明同现有技术相比，通过围胶模封的方式，完全包裹支撑保护控制芯片焊线，防止其被上层3D NAND flash 芯片贴装过程造成压弯，防止碰触相邻焊线导致电性能失效。
附图说明
图1为本发明的结构示意图。
图2为本发明的方法示意图。
图3为本发明步骤S21的示意图。
图4为本发明步骤S22的示意图。
参见图1至图4，其中，1是基板，2是控制芯片，3是控制芯片焊线，4是填充胶，5是DAF膜，6是另一芯片，7是另一焊线，8是塑封体，9是堤坝。
具体实施方式
下面根据附图对本发明做进一步的说明。
实施例一：
如图1所示，基板1上端一侧设有控制芯片2，控制芯片2通过控制芯片焊线3与基板1电连接，位于控制芯片2、控制芯片焊线3外侧设有填充胶4，填充胶4上端连接若干另一芯片6，另一芯片6、填充胶4外侧均设有塑封体8。
填充胶4的高度高于控制芯片焊线3的最高点。
填充胶4选用环氧树脂胶水。
本实施例中另一芯片6选用3D NAND flash芯片，另一芯片6的数量为1-16个。
若干另一芯片6呈＞形或＜形交错、垂直堆叠。
相邻另一芯片6之间、另一芯片6与基板1之间通过另一焊线7电连接。相邻另一芯片6之间、另一芯片6与填充胶4之间均通过DAF膜5连接。
如图2所示，本实施例中保护控制芯片焊线的封装结构的制备方法，包括如下步骤：
S1，在基板1上贴装控制芯片2，并通过控制芯片焊线3进行键合，
S2，在控制芯片2及控制芯片焊线3外侧点胶，使填充胶4完全包裹控制芯片2及控制芯片焊线3；
S3，将填充胶4烘烤，固化成型；
S4，在成型后的填充胶4上方通过DAF膜5堆叠若干另一芯片6，并通过另一焊线7进行键合；
S5，对整体结构进行塑封。
如图3至图4所示，步骤S2的具体方法如下：
S21，在控制芯片2四周点胶，形成与控制芯片2等高的堤坝9，堤坝9长度和宽度是控制芯片2上方另一芯片6长度和宽度的80%-100%，堤坝9的厚度为0.5-1mm；
S22，在控制芯片2上方及堤坝9内点胶，填充整个堤坝9之内区域，使填充胶4完全包裹控制芯片2及控制芯片焊线3。
本实施例中的填充胶4选用环氧树脂胶水，与整个封装体的塑封材料兼容。先通过点胶方式，使具有中等粘滞性和流动性的胶水将控制芯片2及控制芯片焊线3完全包裹保护。在完成环氧树脂胶水点胶后先进行胶水烘烤固化成型，然后进行控制芯片2上方多层3DNAND flash芯片的堆叠、焊线及后续的塑封工艺。堆叠贴装在控制芯片2上的3D NANDflash 芯片使用DAF 膜5与控制芯片2上的填充胶4相粘结，不会压合到控制芯片焊线3。
本发明通过围胶模封的方式，完全包裹支撑保护控制芯片焊线，防止其被上层3DNAND flash 芯片贴装过程造成压弯，防止碰触相邻焊线导致电性能失效。
Claims (10)
1.一种保护控制芯片焊线的封装结构，包括基板，其特征在于：所述的基板（1）上端一侧设有控制芯片（2），控制芯片（2）通过控制芯片焊线（3）与基板（1）电连接，位于控制芯片（2）、控制芯片焊线（3）外侧设有填充胶（4），填充胶（4）上端连接若干另一芯片（6），另一芯片（6）、填充胶（4）外侧均设有塑封体（8）。
2.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：所述的填充胶（4）的高度高于控制芯片焊线（3）的最高点。
3.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：所述的填充胶（4）选用环氧树脂胶水。
4.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：所述的另一芯片（6）选用3D NAND flash芯片，另一芯片（6）的数量为1-16个。
5.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：若干另一芯片（6）垂直堆叠。
6.根据权利要求1或5所述的一种保护控制芯片焊线的封装结构，其特征在于：若干另一芯片（6）呈＞形或＜形交错堆叠。
7.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：相邻另一芯片（6）之间、另一芯片（6）与基板（1）之间通过另一焊线（7）电连接。
8.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：相邻另一芯片（6）之间、另一芯片（6）与填充胶（4）之间均通过DAF膜（5）连接。
9.一种根据权利要求1至8任一项所述的保护控制芯片焊线的封装结构的方法，其特征在于：包括如下步骤：
S1，在基板（1）上贴装控制芯片（2），并通过控制芯片焊线（3）进行键合，
S2，在控制芯片（2）及控制芯片焊线（3）外侧点胶，使填充胶（4）完全包裹控制芯片（2）及控制芯片焊线（3）；
S3，将填充胶（4）烘烤，固化成型；
S4，在成型后的填充胶（4）上方通过DAF膜（5）堆叠若干另一芯片（6），并通过另一焊线（7）进行键合；
S5，对整体结构进行塑封。
10.根据权利要求9所述的保护控制芯片焊线的封装结构的方法，其特征在于：所述的步骤S2的具体方法如下：
S21，在控制芯片（2）四周点胶，形成与控制芯片（2）等高的堤坝（9），堤坝（9）长度和宽度是控制芯片（2）上方另一芯片（6）长度和宽度的80%-100%，堤坝（9）的厚度为0.5-1mm；
S22，在控制芯片（2）上方及堤坝（9）内点胶，填充整个堤坝（9）之内区域，使填充胶（4）完全包裹控制芯片（2）及控制芯片焊线（3）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211729246.3A CN117012730A (zh) | 2022-12-30 | 2022-12-30 | 一种保护控制芯片焊线的封装结构及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211729246.3A CN117012730A (zh) | 2022-12-30 | 2022-12-30 | 一种保护控制芯片焊线的封装结构及方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117012730A true CN117012730A (zh) | 2023-11-07 |
Family
ID=88575077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211729246.3A Pending CN117012730A (zh) | 2022-12-30 | 2022-12-30 | 一种保护控制芯片焊线的封装结构及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117012730A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112466759A (zh) * | 2020-11-09 | 2021-03-09 | 太极半导体（苏州）有限公司 | 一种防止贴片后焊线塌陷弯曲的封装方法 |
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2022
- 2022-12-30 CN CN202211729246.3A patent/CN117012730A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112466759A (zh) * | 2020-11-09 | 2021-03-09 | 太极半导体（苏州）有限公司 | 一种防止贴片后焊线塌陷弯曲的封装方法 |
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