CN210429781U - 一种小尺寸异形元件的堆叠封装结构 - Google Patents

一种小尺寸异形元件的堆叠封装结构 Download PDF

Info

Publication number
CN210429781U
CN210429781U CN201921800862.7U CN201921800862U CN210429781U CN 210429781 U CN210429781 U CN 210429781U CN 201921800862 U CN201921800862 U CN 201921800862U CN 210429781 U CN210429781 U CN 210429781U
Authority
CN
China
Prior art keywords
chip
metal wire
plastic
special
packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201921800862.7U
Other languages
English (en)
Inventor
杨建伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong Chippacking Technology Co ltd
Original Assignee
Guangdong Chippacking Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong Chippacking Technology Co ltd filed Critical Guangdong Chippacking Technology Co ltd
Priority to CN201921800862.7U priority Critical patent/CN210429781U/zh
Application granted granted Critical
Publication of CN210429781U publication Critical patent/CN210429781U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Wire Bonding (AREA)

Abstract

本实用新型涉及一种小尺寸异形元件的堆叠封装结构,包括基板、被动元件、异形元件、第一芯片、第二芯片、第一金属线、第二金属线、第三金属线、第一塑封体和第二塑封体,所述第一塑封体用于封装被动元件、第一芯片和第一金属线,所述第二塑封体用于塑封所述第一塑封体、异形元件、第二芯片、第二金属线和第三金属线。采用二次塑封结构,把第一塑封体的上表面作为支撑平台,充分利用了第一塑封体顶部的空间,实现第二芯片和异形元件的堆叠封装,大大提高了产品的空间利用率,减小了产的体积,实现了高集成、小体积三维堆叠封装,单颗产品尺寸小,翘曲度低,产品适用性更广;不需要额外的专门夹具来支撑稳固异形元件,封装流程简单,操作可行性高。

Description

一种小尺寸异形元件的堆叠封装结构
技术领域
本实用新型涉及芯片封装技术领域,尤其涉及一种小尺寸异形元件的堆叠封装结构。
背景技术
传统的系统级模块封装(SiP)产品将芯片、被动元件及封装器件封装成一个整体,能够在极小的尺寸下实现最大程度的集成,如图1所示的就是一种系统级模块封装产品,包括基板1、第一芯片4、第二芯片5、被动元件2和异形元件3,这四个元件平铺地固定在基板1上,没有进行堆叠封装,所以尺寸还是偏大,空间利用率低,而且翘曲度高,造成芯片的内应力大,对内应力有要求的产品应用范围受限,而且在焊接异形元件3时,需要制作专门的夹具,用夹具先固定住异形元件3,然后才能进行焊接固定,比较麻烦,影响生产效率。
如果想要进行堆叠封装,由于第一芯片、第二芯片和被动元件高度不一致,无法提供平整的支撑面,即使是形状规则的芯片或元件,也无法在已组装焊接的区域进行堆叠组装,对于有金属丝焊接的芯片顶部更不可能进行芯片或元件的堆叠组装;另外,封装结构中存在一些结构尺寸不规则的异形元件,在组装焊接过程中需要特殊的夹具来支撑稳固异形元件焊接,更加无法在系统级模块封装中做到小体积或者是堆叠封装,无法实现产品的三维立体封装。
实用新型内容
本实用新型的目的在于提供一种集成度更高、生产组装更容易的小尺寸异形元件的堆叠封装结构。
本实用新型提供的技术方案为:一种小尺寸异形元件的堆叠封装结构,包括基板、被动元件、异形元件、第一芯片、第二芯片、第一金属线、第二金属线、第三金属线、第一塑封体和第二塑封体,所述被动元件和第一芯片均焊接在基板上,所述第一金属线用于连接第一芯片和基板上的焊盘,所述第一塑封体用于封装被动元件、第一芯片和第一金属线,所述第一塑封体的高度与异形元件的安装高度相适配,利用第一塑封体的上表面作为支撑面来组装所述异形元件,将所述异形元件焊接在基板上,所述第二芯片固定在第一塑封体的上表面,并通过第二金属线与基板上的焊盘连接,通过第三金属线与异形元件连接,所述第二塑封体用于塑封所述第一塑封体、异形元件、第二芯片、第二金属线和第三金属线。
其中,所述被动元件为贴片式电阻、贴片式电容、贴片式电感和晶振中的一种或多种。
其中,所述异形元件为微型开关、压电开关、微型继电器、连接器、排式插座、电池或端子中的一种或多种。
本实用新型的有益效果为:所述小尺寸异形元件的堆叠封装结构采用二次塑封结构,先把高度不同的被动元件和第一芯片焊接在基板上,然后再用第一金属线将第一芯片和基板的焊盘连接,之后就进行第一次封装,利用第一塑封体把被动元件、第一芯片和第一金属线进行塑封,第一塑封体的高度要与异形元件的高度要适配,然后利用第一塑封体的上表面作为支撑面来组装所述异形元件,将所述异形元件焊接在基板上,所述第二芯片也固定在第一塑封体的上表面,并通过第二金属线与基板上的焊盘连接,通过第三金属线与异形元件连接,最后用第二塑封体把第一塑封体、异形元件、第二芯片、第二金属线和第三金属线全部一起塑封。把第一塑封体的上表面作为支撑平台,充分利用了第一塑封体顶部的空间,实现第二芯片和异形元件的堆叠封装,大大提高了产品的空间利用率,减小了产的体积,实现了高集成、小体积三维堆叠封装,单颗产品尺寸小,翘曲度低,产品芯片受内应力也小,对内应力有要求的产品适用性更广;而且不需要额外的专门夹具来支撑稳固异形元件,封装流程更简单,操作可行性更高,质量更好控制,产品焊接可靠性更有保证;另外,由于被动元件、第一芯片和第一金属线由第一塑封体保护,不会在第二次焊接过程中,第一次的焊接料再熔导致第一芯片和被动元件脱落、偏移和虚焊问题,产品的良率大幅提高。
附图说明
图1是现有技术中系统级模块封装产品的结构示意图;
图2是本实用新型所述堆叠封装结构实施例中把被动元件焊接到基板上的示意图;
图3是本实用新型所述堆叠封装结构实施例中把第一芯片焊接到基板上的示意图;
图4是本实用新型所述堆叠封装结构实施例中打第一金属线的示意图;
图5是本实用新型所述堆叠封装结构实施例中进行第一次塑封的示意图;
图6是本实用新型所述堆叠封装结构实施例中把异形元件焊接到基板上的示意图;
图7是本实用新型所述堆叠封装结构实施例中把第二芯片焊接到基板上的示意图;
图8是本实用新型所述堆叠封装结构实施例中打第二金属线和第三金属线的示意图;
图9是本实用新型所述堆叠封装结构实施例中进行第二次塑封的示意图。
其中,1、基板;11、焊盘;2、被动元件;3、异形元件;4、第一芯片;5、第二芯片;6、第一金属线;7、第二金属线;8、第三金属线;9、第一塑封体;10、第二塑封体。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本实用新型进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本实用新型,并不用于限定本实用新型。
作为本实用新型所述小尺寸异形元件的堆叠封装结构的实施例,如图2至图9所示,包括基板1、被动元件2、异形元件3、第一芯片4、第二芯片5、第一金属线6、第二金属线7、第三金属线8、第一塑封体9和第二塑封体10,所述被动元件2和第一芯片4均焊接在基板1上,所述第一金属线6用于连接第一芯片4和基板1上的焊盘11,所述第一塑封体9用于封装被动元件2、第一芯片4和第一金属线6,所述第一塑封体9的高度与异形元件3的安装高度相适配,利用第一塑封体9的上表面作为支撑面来组装所述异形元件3,将所述异形元件3焊接在基板1上,所述第二芯片5固定在第一塑封体9的上表面,并通过第二金属线7与基板1上的焊盘11连接,通过第三金属线8与异形元件3连接,所述第二塑封体10用于塑封所述第一塑封体9、异形元件3、第二芯片5、第二金属线7和第三金属线8。
本实用新型中,所述被动元件为贴片式电阻、贴片式电容、贴片式电感和晶振中的一种或多种。所述异形元件为微型开关、压电开关、微型继电器、连接器、排式插座、电池或端子中的一种或多种。
所述小尺寸异形元件的堆叠封装结构采用二次塑封结构,先把高度不同的被动元件2和第一芯片4焊接在基板1上,然后再用第一金属线6将第一芯片4和基板1的焊盘11连接,之后就进行第一次封装,利用第一塑封体9把被动元件2、第一芯片4和第一金属线6进行塑封,第一塑封体9的高度要与异形元件3的高度要适配,然后利用第一塑封体9的上表面作为支撑面来组装所述异形元件3,将所述异形元件3焊接在基板1上,所述第二芯片5也固定在第一塑封体9的上表面,并通过第二金属线7与基板1上的焊盘11连接,通过第三金属线8与异形元件3连接,最后用第二塑封体10把第一塑封体9、异形元件3、第二芯片5、第二金属线7和第三金属线8全部一起塑封。把第一塑封体9的上表面作为支撑平台,充分利用了第一塑封体9顶部的空间,实现第二芯片5和异形元件3的堆叠封装,大大提高了产品的空间利用率,减小了产的体积,实现了高集成、小体积三维堆叠封装,单颗产品尺寸小,翘曲度低,产品芯片受内应力也小,对内应力有要求的产品适用性更广;而且不需要额外的专门夹具来支撑稳固异形元件,封装流程更简单,操作可行性更高,质量更好控制,产品焊接可靠性更有保证;另外,由于被动元件3、第一芯片4和第一金属线6由第一塑封体9保护,不会在第二次焊接过程中,第一次的焊接料再熔导致第一芯片4和被动元件2脱落、偏移和虚焊问题,产品的良率大幅提高。
相比现有技术中的产品,本申请的产品还缩短了焊接距离,从而减少产品质量和可靠性风险,产品尺寸减小60%,第一塑封体的顶部平面支撑异形元件的第三金属丝焊接键合端,保证键合受力没有振动,不会出现第三金属丝键合不良,消除质量风险。单颗产品的基板使用面积小,产品密度高,基板材料的利用率高,单颗产品成本低。产品使用的塑封料材料少,塑封料利用率高,塑封工序的产能提高60%。先完成第一金属丝和第一芯片的焊接后被第一塑封体保护,不会因后续的搬运、组装、清洗等操作损坏,生产管控简单,质量管控容易。两次塑封具有明显的工艺组装区分功能,降低重复性工艺,且容易辨识,管控容易,产品的整体封装成本低,产品的封装灵活性更高,产品适用性更强,应用领域更广。
以上所述仅为本实用新型的较佳实施例而已,并不用以限制本实用新型,凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本实用新型的保护范围之内。

Claims (3)

1.一种小尺寸异形元件的堆叠封装结构,其特征在于,包括基板、被动元件、异形元件、第一芯片、第二芯片、第一金属线、第二金属线、第三金属线、第一塑封体和第二塑封体,所述被动元件和第一芯片均焊接在基板上,所述第一金属线用于连接第一芯片和基板上的焊盘,所述第一塑封体用于封装被动元件、第一芯片和第一金属线,所述第一塑封体的高度与异形元件的安装高度相适配,利用第一塑封体的上表面作为支撑面来组装所述异形元件,将所述异形元件焊接在基板上,所述第二芯片固定在第一塑封体的上表面,并通过第二金属线与基板上的焊盘连接,通过第三金属线与异形元件连接,所述第二塑封体用于塑封所述第一塑封体、异形元件、第二芯片、第二金属线和第三金属线。
2.根据权利要求1所述的小尺寸异形元件的堆叠封装结构,其特征在于,所述被动元件为贴片式电阻、贴片式电容、贴片式电感和晶振中的一种或多种。
3.根据权利要求1所述的小尺寸异形元件的堆叠封装结构,其特征在于,所述异形元件为微型开关、压电开关、微型继电器、连接器、排式插座、电池及端子中的一种或多种。
CN201921800862.7U 2019-10-24 2019-10-24 一种小尺寸异形元件的堆叠封装结构 Active CN210429781U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201921800862.7U CN210429781U (zh) 2019-10-24 2019-10-24 一种小尺寸异形元件的堆叠封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201921800862.7U CN210429781U (zh) 2019-10-24 2019-10-24 一种小尺寸异形元件的堆叠封装结构

Publications (1)

Publication Number Publication Date
CN210429781U true CN210429781U (zh) 2020-04-28

Family

ID=70368722

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201921800862.7U Active CN210429781U (zh) 2019-10-24 2019-10-24 一种小尺寸异形元件的堆叠封装结构

Country Status (1)

Country Link
CN (1) CN210429781U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397669A (zh) * 2020-11-26 2021-02-23 上海天马有机发光显示技术有限公司 显示模组及其制作方法、显示装置
CN116647206A (zh) * 2023-07-27 2023-08-25 北京炬玄智能科技有限公司 一种晶振与芯片叠封的小型化基板封装结构和加工工艺

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397669A (zh) * 2020-11-26 2021-02-23 上海天马有机发光显示技术有限公司 显示模组及其制作方法、显示装置
CN112397669B (zh) * 2020-11-26 2024-01-23 武汉天马微电子有限公司 显示模组及其制作方法、显示装置
CN116647206A (zh) * 2023-07-27 2023-08-25 北京炬玄智能科技有限公司 一种晶振与芯片叠封的小型化基板封装结构和加工工艺
CN116647206B (zh) * 2023-07-27 2023-09-26 北京炬玄智能科技有限公司 一种晶振与芯片叠封的小型化基板封装结构和加工工艺

Similar Documents

Publication Publication Date Title
CN210429781U (zh) 一种小尺寸异形元件的堆叠封装结构
US8525329B2 (en) Component stacking for integrated circuit electronic package
CN102522393A (zh) 封装器件及封装多个集成电路的组件
KR960015868A (ko) 적층형 패키지 및 그 제조방법
US20130062783A1 (en) Chip packaging structure and manufacturing method for the same
US9698083B2 (en) Three-dimensional stack of leaded package and electronic member
US20030038347A1 (en) Stackable-type semiconductor package
CN210607245U (zh) 模块堆叠封装结构
US7670146B2 (en) Stack structure of semiconductor packages and manufacturing method thereof
CN203774319U (zh) 堆叠式封装结构
KR101219086B1 (ko) 패키지 모듈
CN101840893A (zh) 直立式芯片的封装结构
US20100255635A1 (en) Fabrication method of multi-chip stack structure
CN107221519B (zh) 一种系统级封装模块
CN108630670B (zh) 一种封装模块及堆叠封装结构
CN213635978U (zh) 高可靠性的二极管器件
CN201207392Y (zh) 电子系统封装结构
CN213635976U (zh) 大功率半导体器件
CN218730936U (zh) 三维封装结构
US20110291294A1 (en) Multi-Chip Package
CN204464266U (zh) 一种小球间距的pop芯片叠层封装结构
CN213635959U (zh) 并联结构的功率半导体器件
CN217334074U (zh) 汽车用塑封器件
US20080303130A1 (en) Package on package structure
CN218414575U (zh) 三维堆叠结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant