CN116469857A - 一种半导体结构及其制作方法 - Google Patents

一种半导体结构及其制作方法 Download PDF

Info

Publication number
CN116469857A
CN116469857A CN202210032642.4A CN202210032642A CN116469857A CN 116469857 A CN116469857 A CN 116469857A CN 202210032642 A CN202210032642 A CN 202210032642A CN 116469857 A CN116469857 A CN 116469857A
Authority
CN
China
Prior art keywords
conductive
groove
recess
substrate
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210032642.4A
Other languages
English (en)
Inventor
王路广
黄金荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210032642.4A priority Critical patent/CN116469857A/zh
Priority to PCT/CN2022/078108 priority patent/WO2023133976A1/zh
Priority to US17/846,125 priority patent/US12100680B2/en
Publication of CN116469857A publication Critical patent/CN116469857A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法，其中，一种半导体结构包括：具有第一面的第一基底，第一基底具有凸出于第一面的电连接柱；具有第二面的第二基底，第二基底内具有导电柱，且第二面还具有第一凹槽和第二凹槽，第一凹槽与第二凹槽相连通，第一凹槽位于导电柱上方且暴露出导电柱的至少部分顶面，第二凹槽暴露出导电柱的至少部分侧面；第二面与第一面相键合，且电连接柱的凸出部分位于第二凹槽内，且电连接柱的部分侧面与导电柱的部分侧面在垂直于第一面或第二面的方向上错位交叠；焊接结构，至少部分焊接结构填充于第一凹槽，且至少部分焊接结构还位于电连接柱与第二凹槽底面之间，至少可以提高半导体结构的可靠性。

Description

一种半导体结构及其制作方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着三维封装技术的发展，多层堆叠封装技术应用广泛，但是多层堆叠结构需要用到尺寸相同的晶圆来做堆叠，晶圆与晶圆间的连接结构会占据多层堆叠结构的一定厚度，会则增大多层堆叠结构整体的厚度，不适应现在终端越来越薄的需求。
此外，随着集成度的不断微缩，多层堆叠结构中连接结构的尺寸越来越小，相邻连接结构间的距离越来越小，容易引起相邻连接结构间的短路以及晶圆与晶圆间的脱落。
发明内容
本公开实施例提供一种半导体结构及其制作方法，至少有利于提高半导体结构的可靠性。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：具有第一面的第一基底，所述第一基底具有凸出于所述第一面的电连接柱；具有第二面的第二基底，所述第二基底内具有导电柱，且所述第二面还具有第一凹槽和第二凹槽，所述第一凹槽与所述第二凹槽相连通，所述第一凹槽位于所述导电柱上方且暴露出所述导电柱的至少部分顶面，所述第二凹槽暴露出所述导电柱的至少部分侧面；所述第二面与所述第一面相键合，且所述电连接柱的凸出部分位于所述第二凹槽内，且所述电连接柱的部分侧面与所述导电柱的部分侧面在垂直于所述第一面或所述第二面的方向上错位交叠；焊接结构，至少部分所述焊接结构填充于所述第一凹槽，且至少部分所述焊接结构还位于所述电连接柱与所述第二凹槽底面之间。
在一些实施例中，所述电连接柱包括：导电主体部、位于所述导电主体部底面和侧面的第一扩散阻挡层及位于所述导电主体部顶面的第一金属保护层，且所述第一金属保护层位于所述导电主体部与所述焊接结构之间，且所述导电主体部的部分位于所述第二凹槽内。
在一些实施例中，所述导电主体部的材料包括铜或铝；所述第一扩散阻挡层的材料包括钽、钛、氮化钛或者氮化钽。
在一些实施例中，所述第一扩散阻挡层和所述第一金属保护层还具有凸出于所述导电主体部顶面的部分。
在一些实施例中，所述半导体结构还包括：第一电镀种子层，所述第一电镀种子层位于所述导电主体部与所述第一扩散阻挡层之间。
在一些实施例中，在垂直于所述第一面的方向上，所述第一凹槽的深度与所述第二凹槽的深度之比在1:1～1:10范围内。
在一些实施例中，所述焊接结构还位于所述电连接柱与所述第二凹槽侧壁之间以及所述导电柱与所述电连接柱之间。
在一些实施例中，所述焊接结构的材料包括锡或者锡银合金等。
在一些实施例中，还包括：第二扩散阻挡层，所述第二扩散阻挡层位于所述第一凹槽底面上以及侧壁上，且还位于所述第二凹槽底面上以及侧壁上，以及还位于所述导电柱被所述第一凹槽暴露的顶面上和所述导电柱被所述第二凹槽暴露的侧面上。
在一些实施例中，还包括：第二电镀种子层，所述第二电镀种子层位于所述第二扩散阻挡层与所述第一凹槽底面以及侧壁之间，且还位于所述第二扩散阻挡层与所述第二凹槽底面与侧壁之间，以及还位于所述第二扩散阻挡层与所述导电柱被所述第一凹槽暴露的顶面之间和所述第二扩散阻挡层与所述导电柱被所述第二凹槽暴露的侧面之间。
在一些实施例中，在垂直于所述导电柱延伸的方向上，所述第一凹槽与所述第二凹槽的宽度和是所述导电柱宽度的2～3倍。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制作方法，包括：提供具有第一面的第一基底，所述第一基底具有凸出于所述第一面的电连接柱；提供具有第二面的第二基底，所述第二基底内具有导电柱，且所述第二面还具有第一凹槽和第二凹槽，所述第一凹槽与所述第二凹槽相连通，所述第一凹槽位于所述导电柱上方且暴露出所述导电柱的至少部分顶面，所述第二凹槽暴露出所述导电柱的至少部分侧面；所述第二面与所述第一面相键合，且所述电连接柱的凸出部分位于所述第二凹槽内，且所述电连接柱的部分侧面与所述导电柱的部分侧面在垂直于所述第一面或所述第二面的方向上错位交叠；形成焊接结构，至少部分所述焊接结构填充于所述第一凹槽，且至少部分所述焊接结构还位于所述电连接柱与所述第二凹槽底面之间。
在一些实施例中，形成所述电连接柱的方法包括：形成第一扩散阻挡层，形成导电主体部以及位于所述导电主体部顶面的第一金属保护层，所述第一金属保护层还位于所述导电主体部与所述焊接结构之间，所述第一扩散阻挡层至少位于所述导电主体部的侧面以及底面。
在一些实施例中，在垂直于所述导电柱延伸的方向上，形成的所述第一凹槽与所述第二凹槽的宽度和是所述导电柱宽度的2～3倍。
在一些实施例中，在垂直于所述第一面的方向上，形成的所述第一凹槽的深度与所述第二凹槽的深度之比在1:1～1:10范围内。
在一些实施例中，在键合所述第二面与所述第一面前还包括：形成第二扩散阻挡层，所述第二扩散阻挡层位于所述第一凹槽底面上以及侧壁上，以及还位于所述导电柱被所述第一凹槽暴露的顶面上和所述导电柱被所述第二凹槽暴露的侧面上。
在一些实施例中，形成所述焊接结构包括：形成初始焊接结构，所述初始焊接结构位于所述电连接柱的顶面；键合所述第二面与所述第一面的过程中对所述初始焊接结构进行退火处理，以形成所述焊接结构。
本公开实施例提供的技术方案至少具有以下优点：通过在第二基底的第二面上设置第一凹槽及第二凹槽，并通过设置电连接柱与导电柱错位交叠的方式可以使电连接柱与导电柱相互卡合，有利于避免第一基底和第二基底相互滑动，进而提高第一基底及第二基底之间键合的稳定性；通过设置电连接柱的突出部分位于第二凹槽内可以降低整个半导体结构的高度；通过焊接结构实现电连接柱及导电柱的连接的同时可以增加电连接柱与导电柱之间的接触面积，从而可以提高整个半导体结构的散热，且通过增加电连接柱与导电柱之间的接触面积可以提高第一基底与第二基底之间的接触面积，进而降低第一基底与第二基底之间的接触电阻，提高半导体结构的性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1为本公开一实施例提供一种半导体结构的结构示意图；
图2至图13为本公开一实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，随着集成度的不断微缩，多层堆叠结构中连接结构的尺寸越来越小，且相邻连接结构的间距越来越小，然而连接结构之间的间距小就可能带来相邻的连接结构之间出现搭接，导致相邻的连接结构之间出现短路的情况。
经分析发现，目前的堆叠基底封装技术中，通常采用TCB-NCF热压键合工艺，其中，TCB(热压焊，Thermo Compression Bonding)利用加热和加压力，使得相邻两个基底之间的连接结构处形成焊接，以实现相邻基底的连接；NCF(非导电性胶水，Non ConductionAdhesive Film)配合TCB工艺作业，即通过在两个基底之间涂覆NCF，NCF作为填充材料填充两个基底之间的间隙并包裹凸出于基底的连接结构。
然而，由于NCF材料特殊的流动性，无法给连接结构足够强度的制程，连接结构的形态受力容易发生偏移，使得相邻基底之间连接不稳定；而且，连接结构的形态受力容易发生偏移，容易使得连接结构的形态异常，可能导致基底之间的连接处发生错位，降低相邻基底间的信号传递效率，也可能到导致相邻连接结构接触而短路。此外，由于在基底之间增加了NCF材料，增大了堆叠基底的整体厚度，不适应现在终端越来越薄的需求。
本公开实施例提供一种半导体结构，通过将电连接柱的凸出部分设置于第二凹槽内，可以使第一基底及第二基底之间的键合更加紧密，且可以降低整个半导体结构的高度；通过将焊接结构设置于第一凹槽及第二凹槽内可以避免焊接结构出现在键合过程中出现流动，导致相邻的电连接柱或者导电柱出现互连的情况，通过将焊接结构设置于第一凹槽及第二凹槽内可以提高半导体结构的可靠性，且通过减少NCF材料的使用可以减小材料的消耗以及可以降低整个半导体结构的高度，且还可以避免出现因为NCF材料的使用导致相邻连接结构接触而短路的情况的出现。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
图1为本公开一实施例提供的半导体结构的结构示意图。
参考图1，半导体结构包括：具有第一面100的第一基底110，第一基底110具有凸出于第一面100的电连接柱120；具有第二面130的第二基底140，第二基底140内具有导电柱150，且第二面130还具有第一凹槽160和第二凹槽170，第一凹槽160与第二凹槽170相连通，第一凹槽160位于导电柱150上方且暴露出导电柱150的至少部分顶面，第二凹槽170暴露出导电柱150的至少部分侧面；第二面130与第一面100相键合，且电连接柱120的凸出部分位于第二凹槽170内，且电连接柱120的部分侧面与导电柱150的部分侧面在垂直于第一面100或第二面130的方向上错位交叠；焊接结构180，至少部分焊接结构180填充于第一凹槽160，且至少部分焊接结构180还位于电连接柱120与第二凹槽170底面之间。
在一些实施例中，第一基底110和第二基底140可以均为晶圆(wafer)，半导体结构可以为晶圆堆叠结构。在另一些实施例中，第一基底110和第二基底140也可以均为芯片(die)，半导体结构可以为芯片堆叠结构。此外，在又一些实施例中，第一基底110和第二基底140中的一者可以为晶圆，另一者可以为芯片。
具体的，在一些实施例中，第一基底110可以包括：钝化层111、导电层112及衬底113。
在一些实施例中，钝化层111覆盖衬底113朝向钝化层111的表面，且钝化层111还覆盖导电层112的部分表面，钝化层111用于保护导电层112及衬底113，避免导电层112及衬底113与其他结构接触，提高半导体结构的稳定性；导电层112位于衬底113内，且衬底113暴露导电层112的表面，导电层112用于将电连接柱120及第一基底110内的其他结构电连接。
在一些实施例中，钝化层111的材料可以是氮化硅、氮化硅或氮氧化硅等相对介电常数较高的绝缘材料，导电层112的材料可以为铝、银或者金等导电材料；衬底113的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料，元素半导体材料可以为硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
在一些实施例中，电连接柱120位于导电层112的表面，且与导电层112电连接，通过电连接柱120将导电层112的电信号引出，在另一些实施例中，部分电连接柱120还可以嵌入导电层112内，在又一些实施例中，电连接柱还可以将导电层贯穿，通过电连接柱的侧壁与导电层电连接。
通过将电连接柱120设置于第二凹槽170内可以降低半导体结构的高度；通过将焊接结构180设置于第一凹槽160及第二凹槽170内可以对焊接结构180进行限位，避免焊接结构180流动导致相邻的电连接柱120或者相邻的导电柱150之间出现搭接，从而降低半导体结构短路的可能性；通过将电连接柱120周围填充焊接结构180可以使第一基底110及第二基底140之间的连接更紧密，从而提高半导体结构连接紧密性。
在一些实施例中，电连接柱120可以包括：导电主体部121、位于导电主体部121底面和侧面的第一扩散阻挡层122及位于导电主体部121顶面的第一金属保护层123，且第一金属保护层123位于导电主体部121与焊接结构180之间，且导电主体部121的部分位于第二凹槽170内。
在一些实施例中，导电主体部121可以用于实现第一基底110及第二基底140之间信号传输。
第一扩散阻挡层122可以高于导电主体部121，第一扩散阻挡层122可以避免导电主体部121铜金属在离子扩散的时候部分离子进入第一基底110内部，避免导电主体部121造成第一基底110污染，从而提高整个半导体结构的性能。第一金属保护层123位于导电主体部121朝向第二凹槽170的表面，且第一金属保护层123还可以覆盖部分第一扩散阻挡层122高于导电主体部121的内壁，第一金属保护层123用于保护导电主体部121不与空气接触，避免部分导电主体部121与空气发生反应，从而防止部分导电主体部121氧化，通过第一金属保护层123可以将导电主体部121与空气隔开，从而避免导电主体部121出现氧化或者出现水汽腐蚀，且第一金属保护层123还可以用于防止导电主体部121在离子扩散的过程中污染第二基底140。
在一些实施例中，导电主体部121的材料包括铜或铝；第一扩散阻挡层122的材料包括钽、钛、氮化钛或者氮化钽。
可以理解的是，铜材料及铝材料的导电性能较好，且材料本身价格较低，有利于在保证良好的导电性的同时降低半导体结构的成本；以第一扩散阻挡层122的材料为氮化钛为例，通过在导电主体部121的表面形成氮化钛层，可以填充部分导电主体部121的晶粒间界及各种缺陷，从而阻断了原子的快速扩散途径，在一些实施例中，还可以形成氮化钛层及钽层的叠层结构作为第一扩散阻挡层122，通过氮化钛层及钽层的叠层结构可以提高第一扩散阻挡层122的阻挡特性。
在一些实施例中，第一扩散阻挡层122和第一金属保护层123还具有凸出于第一金属保护层123顶面的部分。
通过凸出于第一金属保护层123顶面的部分可以形成容纳空间，从而为形成半导体结构的加工工艺提供便利，便于初始焊接结构在第一金属保护层123的顶面具有一定的初始形状，避免在键合第一基底110及第二基底140前的初始焊接结构出现在钝化层111的表面，避免位于钝化层111表面过多影响第一面100及第二面130的表面贴合，通过形成容纳空间可以间接控制焊接结构180的总体积，通过控制焊接结构180的总体积可以避免在将第一基底110及第二基底140键合的过程中出现焊接结构180缺少的情况，通过控制焊接结构180的总体积可以提高第一基底110及第二基底140连接的稳定性，且通过控制焊接结构180的总体积可以避免焊接结构180的总体积过高，焊接结构180过多，在键合第一基底110及第二基底140的过程中，可能存在部分焊接结构180溢出，以使部分焊接结构180与相邻的电连接柱120电连接，导致改善连接结构之间的间距小带来相邻的连接结构之间出现搭接的问题的效果不佳，通过控制焊接结构180的总体积可以提高生产过程中的稳定性，且可以提高半导体结构的可靠性。
在一些实施例中，半导体结构还可以包括：第一电镀种子层190，第一电镀种子层190位于导电主体部121与第一扩散阻挡层122之间。
在一些实施例中，部分第一电镀种子层190可以高于导电主体部121的表面，且第一电镀种子层190的顶面可以与第一扩散阻挡层122的顶面齐平，在另一些实施例中，第一电镀种子层190的顶面也可以与导电主体部121的顶面齐平，可以根据需求选择对应的第一电镀种子层190的顶面高度。
第一电镀种子层190的材料可以是铜或铝，第一电镀种子层190的材料可以与导电主体部121的材料相同。通过形成第一电镀种子层190可以有利于引导导电主体部121的形成，且通过第一电镀种子层190可以提高导电主体部121与第一扩散阻挡层122的附着性，进而提高导电主体部121与第一扩散阻挡层122连接的稳定性，且通过第一电镀种子层190还可以减少导电主体部121内部的空洞缺陷，从而提高第一扩散阻挡层122的防止导电主体部121的离子扩散的效果。
在一些实施例中，在垂直于第一面100的方向上，第一凹槽160的深度与第二凹槽170的深度之比在1:1～1:10范围内，例如是1:3、1:5或者1:8等。
可以理解的是，第一凹槽160的深度与第二凹槽170的深度之比可以根据实际的需求进行调整，第一凹槽160及第二凹槽170的深度之和需满足焊接结构180在键合第一基底110及第二基底140之后需要填充满第一凹槽160及第二凹槽170，且在满足焊接结构180填充满第一凹槽160及第二凹槽的前提下，第二凹槽170的深度越深，相应的，电连接柱120及导电柱150之间的接触面积也就越大，接触面积越大半导体结构的散热效果越好；当第一凹槽160的深度与第二凹槽170的深度之比小于1:10后，可能出现焊接结构180无法填充满整个第一凹槽160与第二凹槽170，导致半导体结构的稳定性不高。
在一些实施例中，焊接结构180还位于电连接柱120与第二凹槽170侧壁之间以及导电柱150与电连接柱120之间。
可以理解的是，在对第一基底110及第二基底140进行键合的过程中，焊接结构180受热变成熔融状态，随着第一基底110及第二基底140的键合过程，焊接结构180发生形变，具体的，可以将焊接结构180划分为第一焊接部181、第二焊接部182、第三焊接部183及第四焊接部184；第一焊接部181填充满第一凹槽160，第二焊接部182位于第二凹槽170邻接第一凹槽160的侧壁与电连接柱120朝向第一凹槽160的侧壁之间，第三焊接部183位于第二凹槽170的底面与电连接柱120之间，第四焊接部184位于电连接柱120远离第一凹槽160的侧壁与第二凹槽170远离第一凹槽160的侧壁之间。
需要说明的是本公开实施例将焊接结构180划分为第一焊接部181、第二焊接部182、第三焊接部183及第四焊接部184仅是方便对焊接结构180进行说明，并非对焊接结构180进行限制，且第一焊接部181、第二焊接部182、第三焊接部183及第四焊接部184相互连通，通过焊接结构180将第一凹槽160及第二凹槽170填充满，以实现电连接柱120及导电柱150之间的电连接，且通过焊接结构180可以提高第一基底110及第二基底140连接的紧密性。
在一些实施例中，焊接结构180的材料包括锡或者锡银合金等。
可以理解的是，锡或者锡银合金的熔点较低，冷凝点较高，在键合第一基底110及第二基底140的过程中焊接结构180变为液态的速度及从液态变为固态的速度较快，从而可以缩短整个半导体结构制作过程的时间；锡或者锡银合金与铜等金属有较好的亲和力，使得焊接结构180与电连接柱120及导电柱150的连接效果较好，连接更紧密；锡或者锡银合金还具有良好的导电率，便于电连接柱120及导电柱150的电信号传输；锡或者锡银合金在加热后流动性好，也便于将电连接柱120及导电柱150键合。
在一些实施例中，半导体结构还可以包括：第二扩散阻挡层200，第二扩散阻挡层200位于第一凹槽160底面上以及侧壁上，且还位于第二凹槽170底面上以及侧壁上，以及还位于导电柱150被第一凹槽160暴露的顶面上和导电柱150被第二凹槽170暴露的侧面上。
通过设置第二扩散阻挡层200可以避免导电柱150的材料在发生离子扩散的时候部分离子进入第一基底110内部，从而减小造成第一基底110污染的可能性，进而提高半导体结构的性能，通过设置第二扩散阻挡层200可以填充部分导电柱150的晶粒间界及各种缺陷，从而阻断原子的快速扩散途径。
在一些实施例中，第二扩散阻挡层200可以与第一扩散阻挡层122的材料相同，例如是钽、钛、氮化钛或者氮化钽，从而减少生产半导体结构的材料种类，便于整个生产工艺的管控。
在一些实施例中，半导体结构还可以包括：第二电镀种子层210，第二电镀种子层210位于第二扩散阻挡层200与第一凹槽160底面以及侧壁之间，且还位于第二扩散阻挡层200与第二凹槽170底面与侧壁之间，以及还位于第二扩散阻挡层200与导电柱150被第一凹槽160暴露的顶面之间和第二扩散阻挡层200与导电柱150被第二凹槽170暴露的侧面之间。
在一些实施例中，通过设置第二电镀种子层210可以提高导电柱150与第二扩散阻挡层200的附着性，进而提高导电柱150与第二扩散阻挡层200连接的稳定性，且通过第二电镀种子层210与第二扩散阻挡层200的叠层结构可以提高第二扩散阻挡层200防止导电柱150的离子扩散的效果。
在一些实施例中，第二电镀种子层210的材料可以与第一电镀种子层190的材料相同，第二电镀种子层210的材料也可以与导电柱150的材料相同。
在一些实施例中，半导体结构还包括第一保护层151，第一保护层151位于导电柱150与第二基底140之间，第一保护层151有利于保护导电柱150，通过第一保护层151可以减小半导体结构在受到撞击时导电柱150受到的冲击力，从而保护导电柱150。
在一些实施例中，在垂直于导电柱150延伸的方向上，第一凹槽160与第二凹槽170的宽度和是导电柱150宽度的2～3倍。通过设置第一凹槽160与第二凹槽170的宽度和是导电柱150宽度的2～3倍有利于通过导电柱150及电连接柱120将第一凹槽160及第二凹槽170中未被占用的空间进行填充，可以理解的是，第一凹槽160与第二凹槽170的宽度与是导电柱150宽度的比值可以根据第一凹槽160与第二凹槽170需容纳内的导电柱150及电连接柱120的总体积进行相应调整。
本公开实施例通过将电连接柱120与导电柱150错位交叠可以使电连接柱120与导电柱150相互配合，有利于避免第一基底110和第二基底140相互滑动，进而提高第一基底110及第二基底140之间键合的稳定性；通过将焊接结构180设置于第一凹槽160及第二凹槽170内可以降低因焊接结构180流动导致相邻的电连接柱120或者相邻的导电柱150电连接导致半导体结构短路的概率；通过将电连接柱120高于第一基底110的部分设置于第二凹槽170内可以降低整个半导体结构的高度，且可以使得电连接柱120与导电柱150错位交叠，进而提高第一基底110及第二基底140之间键合的稳定性；通过将电连接柱120高于第一基底110的部分设置于第二凹槽170内，并通过焊接结构180实现电连接柱120与导电柱150的电连接可以提高电连接柱120与导电柱150的接触面积，有利于降低电连接柱120与导电柱150的接触电阻，还有利于提高半导体结构的散热；通过将电连接柱120高于第一基底110的部分设置于第二凹槽170内，还可以降低相邻的电连接柱120或者相邻的导电柱150电连接导致半导体结构短路的概率，从而提高半导体结构的性能。
相应的，本公开一实施例还提供一种半导体结构的制作方法，可以用于制作上述半导体结构，相同或者相应的部分可以参考图1所述的实施例，以下将不再赘述。以下将结合附图对本公开另一实施例提供的半导体结构进行详细说明。图2至图13为本公开一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图。
参考图2至图9，提供具有第一面100的第一基底110，第一基底110具有凸出于第一面100的电连接柱120。
在一些实施例中，形成电连接柱120的方法包括：形成第一扩散阻挡层122；形成导电主体部121以及位于导电主体部121顶面的第一金属保护层123，第一金属保护层123还位于导电主体部121与焊接结构之间，第一扩散阻挡层122至少位于导电主体部121的侧面以及底面。
在一些实施例中，第一扩散阻挡层122的厚度可以是10nm～200nm，可以理解的是，当第一扩散阻挡层122的厚度低于10nm，阻挡导电主体部121的铜金属的离子扩散的效果不佳，当第一扩散阻挡层122的厚度高于200nm时，可能会导致第一扩散阻挡层122的电阻太高，影响整个半导体结构的性能。
第一扩散阻挡层122的厚度可以根据实际需求进行选择对应的厚度。
第一扩散阻挡层122可以避免导电主体部121的铜金属在离子扩散的时候部分离子进入第一基底110内部，造成第一基底110污染，进而影响整个半导体结构的性能；第一金属保护层123用于保护导电主体部121不与空气接触，避免部分导电主体部121与空气发生反应，导致部分导电主体部121氧化，通过第一金属保护层123可以将导电主体部121与空气隔开，从而避免导电主体部121出现氧化或者出现水汽腐蚀，且第一金属保护层123还可以用于防止导电主体部121在离子扩散的过程中污染第二基底140。
在一些实施例中，在形成第一扩散阻挡层122之前还可以包括：参考图2，在第一基底110的第一面的表面形成具有第一图形的掩膜层220；参考图3以掩膜层220为掩膜刻蚀第一基底110的钝化层111，以形成凹槽。
在一些实施例中，第一基底110包括衬底113、钝化层111以及导电层112。钝化层111的凹槽暴露导电层112的顶面；在另一些实施例中，在刻蚀钝化层111的同时还刻蚀部分导电层112，即，部分凹槽还位于导电层112内；在又一些实施例中，凹槽还可以贯穿导电层。
在一些实施例中，刻蚀钝化层111的方法可以采用干法刻蚀，例如通过电场对等离子体进行加速引导，使其具备一定能量，并引导等离子体轰击钝化层111，进而形成凹槽。
参考图4，在凹槽的内壁以及底面形成第一扩散阻挡层122。
在一些实施例中，可以采用PVD(Physical Vapor Deposition物理气相沉积)的方式形成第一扩散阻挡层122。
形成第一扩散阻挡层122的工艺步骤可以包括：在掩膜层220表面以及凹槽内壁以及底面形成初始阻挡层；形成图形层，该图形层露出位于掩膜层220表面的初始阻挡层；以图形层为掩膜，刻蚀去除位于掩膜层220表面的初始阻挡层，剩余初始阻挡层作为第一扩散阻挡层122；去除图形层。
参考图5，在形成导电主体部121之前还可以包括：在第一扩散阻挡层122的表面形成第一电镀种子层190。
在一些实施例中，采用PVD工艺形成第一电镀种子层190。
在一些实施例中，第一电镀种子层190的厚度可以是50nm～100nm。
第一电镀种子层190的材料可以与导电主体部121的材料相同，通过先形成第一电镀种子层190可以促进导电主体部121的形成，且通过第一电镀种子层190还可以减少后续形成的导电主体部121内部的空洞缺陷，从而提高第一扩散阻挡层122的防止导电主体部121的离子扩散的效果，进而提高半导体结构的性能，且通过第一电镀种子层190还可以提高导电主体部121与第一扩散阻挡层122的附着性，从而提高导电主体部121与第一扩散阻挡层122连接的稳定性。
参考图6，在第一扩散阻挡层122上形成填充凹槽的导电主体部121。
在一些实施例中，可以采用电镀工艺，在第一电镀种子层190表面形成导电主体部121。
在一些实施例中，导电主体部121高于钝化层111，且导电主体部121高于钝化层111部分的厚度可以是掩膜层220厚度的1/5～1/3倍之间。
可以理解的是，导电主体部121高于钝化层111的部分即后续电连接柱嵌入第二基底内的厚度，若导电主体部121高于钝化层111部分的厚度小于掩膜层220厚度1/5，则相应的改善效果不佳，若导电主体部121高于钝化层111部分的厚度大于掩膜层220厚度1/3，在后续去除掩膜层220的时候导电主体部121容易发生断裂，不利于提高制作过程中的良率。
参考图7，在导电主体部121的顶面及导电主体部121露出的第一电镀种子层190的侧面形成第一金属保护层123。
在一些实施例中，第一金属保护层123可以与第一扩散阻挡层122的顶面齐平，第一金属保护层123的厚度可以是5nm～50nm。
可以理解的是，第一金属保护层123的厚度低于5nm时，保护导电主体部121的效果不佳，第一金属保护层123的厚度大于50nm时，影响后续在形成初始焊接结构的体积，初始焊接结构的体积与第一金属保护层123围成的限位空间有关，第一金属保护层123越厚相应的第一金属保护层123围成的限位空间越小，相应的可容纳初始焊接结构的体积越小。
第一金属保护层123的厚度可以根据实际的情况进行选择对应的厚度。
参考图8，在一些实施例中，在形成第一金属保护层123后还形成填充剩余凹槽的初始焊接结构230。
初始焊接结构230为后续连接导电柱150及电连接柱120提供工艺基础。
在一些实施例中，初始焊接结构230的材料可以是锡或者锡银合金，通过锡或者锡银合金的熔点及凝固点较低，形成初始焊接结构230的速度较快，且通过第一金属保护层123形成的限位空间还可以限制初始焊接结构230形状，且可以防止在形成初始焊接结构230的过程中熔融状态的初始焊接结构230向周围流动，可以减少半导体结构因为初始焊接结构230流动导致相邻的导电柱150或者相邻电连接柱120电连接的概率，从而减少半导体结构短路的风险。
在一些实施例中，可以通过将熔融状态下的初始焊接结构230填充至凹槽的剩余空间，填充完成后可以通过冷凝的方式使初始焊接结构230变为固态。
在一些实施例中，初始焊接结构230的顶面可以高于第一金属保护层123的顶面，可以理解的是，后续初始焊接结构230需要填充满第一凹槽及第二凹槽的剩余空间，故初始焊接结构230的体积需要大于凹槽剩余空间的体积。
可以理解的是，由于液体表面张力的存在，故高于第一金属保护层123顶面的部分初始焊接结构230呈圆弧状，且由于初始焊接结构230的冷凝点较高，容易凝固成型故形成初始焊接结构230的顶面高于第一金属保护层123的顶面相对容易。
参考图9，形成初始焊接结构230后还包括：去除掩膜层220(参考图8)。
参考图10，提供具有第二面130的第二基底140，第二基底140内具有导电柱150，且第二面130还具有第一凹槽160和第二凹槽170，第一凹槽160与第二凹槽170相连通，第一凹槽160位于导电柱150上方且暴露出导电柱150的至少部分顶面，第二凹槽170暴露出导电柱150的至少部分侧面。
第二基底140的材料可以是硅、锗、碳化硅、锗化硅、砷化镓或者镓化铟等。
在一些实施例中，导电柱150的表面还包括氧化硅层，在刻蚀形成第一凹槽160及第二凹槽170的过程中还包括：去除第一凹槽160及第二凹槽170暴露的导电柱150表面的氧化硅层。
在一些实施例中，在垂直于导电柱150延伸的方向上，形成的第一凹槽160与第二凹槽170的宽度和是导电柱150宽度的2～3倍。
可以理解的是，通过设置第一凹槽160与第二凹槽170的宽度和是导电柱150宽度的2～3倍，有利于通过导电柱150及电连接柱120将第一凹槽160及第二凹槽170中未被占用的空间进行填充，可以理解的是，第一凹槽160与第二凹槽170的宽度与是导电柱150宽度的比值可以根据第一凹槽160与第二凹槽170需容纳的导电柱150及电连接柱120的总体积进行相应调整。
在一些实施例中，在垂直于第一面100的方向上，形成的第一凹槽160的深度与第二凹槽170的深度之比在1:1～1:10范围内，例如是1:3、1:5或者1:8等。
可以理解的是，第一凹槽160的深度与第二凹槽170的深度之比可以根据实际的需求进行调整，第一凹槽160及第二凹槽170的深度之和需满足焊接结构180在键合第一基底110及第二基底140之后需要填充满第一凹槽160及第二凹槽170，且在满足焊接结构180填充满第一凹槽160及第二凹槽170的前提下，第二凹槽170的深度越深，相应的，电连接柱120及导电柱150之间的接触面积也就越大，接触面积越大半导体结构的散热效果越好；当第一凹槽160的深度与第二凹槽170的深度之比小于1:10后，可能出现焊接结构180无法填充满整个第一凹槽160与第二凹槽170，导致半导体结构的稳定性不高。
参考图11，在一些实施例中，半导体结构的制作方法还包括：在第一凹槽160及第二凹槽170的底面及侧壁形成第二电镀种子层210。
在一些实施例中，可以通过PVD的方式在第一凹槽160及第二凹槽170的底面及侧壁沉积一层相应的材料以形成第二电镀种子层210，第二电镀种子层210可以提高导电柱150与后续形成的第二扩散阻挡层之间的附着性，进而提高导电柱150与第二扩散阻挡层连接的稳定性，且通过第二电镀种子层210与第二扩散阻挡层的叠层结构可以提高第二扩散阻挡层防止导电柱150的离子扩散的效果。
参考图12，在键合第二面130与第一面100前还可以包括：形成第二扩散阻挡层200，第二扩散阻挡层200位于第一凹槽160底面上以及侧壁上，以及还位于导电柱150被第一凹槽160暴露的顶面上和导电柱150被第二凹槽170暴露的侧面上。
在一些实施例中，可以采用电镀的方式在第二电镀种子层210的表面形成一层第二扩散阻挡层200；在另一些实施例中，可以采用PVD的方式形成第二扩散阻挡层200，可以第二基底140的表面、第一凹槽160及第二凹槽170的侧壁及底面形成第二初始阻挡层；形成第二图形层，该第二图形层露出位于第二基底140表面的第二初始阻挡层；以第二图形层为掩膜，刻蚀去除位于第二基底140表面的第二初始阻挡层，剩余第二初始阻挡层作为第二扩散阻挡层200；去除第二图形层。
通过第二扩散阻挡层200可以避免导电柱150的材料在发生离子扩散的时候部分离子进入第一基底110内部，从而减小造成第一基底110污染的可能性，进而影响整个半导体结构的性能，通过设置第二扩散阻挡层200可以填充部分导电柱150的晶粒间界及各种缺陷，从而阻断原子的快速扩散途径。
参考图13，第二面130与第一面100相键合，且电连接柱120的凸出部分位于第二凹槽170内，且电连接柱120的部分侧面与导电柱150的部分侧面在垂直于第一面100或第二面130的方向上错位交叠；形成焊接结构180，至少部分焊接结构180填充于第一凹槽160，且至少部分焊接结构180还位于电连接柱120与第二凹槽170底面之间。
具体的，将第一基底110的第一面100及第二基底140的第二面130进行键合。
在键合第二面130与第一面100的过程中对初始焊接结构230(参考图9)进行退火处理，以形成焊接结构180，可以理解的是，键合第二面130与第一面100的过程中，初始焊接结构230受热变成熔融状态，并随着第二面130与第一面100的表面贴合，熔融状态的初始焊接结构230(参考图9)受到第一凹槽160及第二凹槽170的限位以及电连接柱120的挤压，使得熔融状态的初始焊接结构230(参考图9)向远离电连接柱120的方向移动，当完成第二面130与第一面100的键合后，对半导体结构进行退火处理可以使熔融状态下的初始焊接结构230(参考图9)冷凝变为焊接结构180。
通过焊接结构180可以实现导电柱150及电连接柱120的电连接，且通过焊接结构180可以加固第一基底110及第二基底140之间的连接，从而提高半导体结构的稳定性。
本公开通过提供一种半导体结构的制作方法，通过将第一基底110的第一面100及第二基底140的第二面130进行键合，并通过将电连接柱120的凸出部分设置于第二凹槽170内，可以降低形成的半导体结构的高度的同时，降低相邻的电连接柱120或者导电柱150电连接导致整个半导体结构短路的风险，且通过将电连接柱120的凸出部分设置于第二凹槽170内可以相应增加电连接柱120、导电柱150、第一凹槽160及第二凹槽170的宽度，从而增加电连接柱120及导电柱150之间的接触面积，从而可以降低电连接柱120及导电柱150之间的接触电阻，且通过将电连接柱120的凸出部分设置于第二凹槽170内可以增加电连接柱120及导电柱150的散热面积，进而提高半导体结构的性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
具有第一面的第一基底，所述第一基底具有凸出于所述第一面的电连接柱；
具有第二面的第二基底，所述第二基底内具有导电柱，且所述第二面还具有第一凹槽和第二凹槽，所述第一凹槽与所述第二凹槽相连通，所述第一凹槽位于所述导电柱上方且暴露出所述导电柱的至少部分顶面，所述第二凹槽暴露出所述导电柱的至少部分侧面；
所述第二面与所述第一面相键合，且所述电连接柱的凸出部分位于所述第二凹槽内，且所述电连接柱的部分侧面与所述导电柱的部分侧面在垂直于所述第一面或所述第二面的方向上错位交叠；
焊接结构，至少部分所述焊接结构填充于所述第一凹槽，且至少部分所述焊接结构还位于所述电连接柱与所述第二凹槽底面之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述电连接柱包括：导电主体部、位于所述导电主体部底面和侧面的第一扩散阻挡层及位于所述导电主体部顶面的第一金属保护层，且所述第一金属保护层位于所述导电主体部与所述焊接结构之间，且所述导电主体部的部分位于所述第二凹槽内。
3.根据权利要求2所述的半导体结构，其特征在于，所述导电主体部的材料包括铜或铝；所述第一扩散阻挡层的材料包括钽、钛、氮化钛或者氮化钽。
4.根据权利要求2所述的半导体结构，其特征在于，所述第一扩散阻挡层和所述第一金属保护层还具有凸出于所述导电主体部顶面的部分。
5.根据权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括：第一电镀种子层，所述第一电镀种子层位于所述导电主体部与所述第一扩散阻挡层之间。
6.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述第一面的方向上，所述第一凹槽的深度与所述第二凹槽的深度之比在1:1～1:10范围内。
7.根据权利要求1所述的半导体结构，其特征在于，所述焊接结构还位于所述电连接柱与所述第二凹槽侧壁之间以及所述导电柱与所述电连接柱之间。
8.根据权利要求1所述的半导体结构，其特征在于，所述焊接结构的材料包括锡或者锡银合金等。
9.根据权利要求1所述的半导体结构，其特征在于，还包括：第二扩散阻挡层，所述第二扩散阻挡层位于所述第一凹槽底面上以及侧壁上，且还位于所述第二凹槽底面上以及侧壁上，以及还位于所述导电柱被所述第一凹槽暴露的顶面上和所述导电柱被所述第二凹槽暴露的侧面上。
10.根据权利要求9所述的半导体结构，其特征在于，还包括：第二电镀种子层，所述第二电镀种子层位于所述第二扩散阻挡层与所述第一凹槽底面以及侧壁之间，且还位于所述第二扩散阻挡层与所述第二凹槽底面与侧壁之间，以及还位于所述第二扩散阻挡层与所述导电柱被所述第一凹槽暴露的顶面之间和所述第二扩散阻挡层与所述导电柱被所述第二凹槽暴露的侧面之间。
11.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述导电柱延伸的方向上，所述第一凹槽与所述第二凹槽的宽度和是所述导电柱宽度的2～3倍。
12.一种半导体结构的制作方法，其特征在于，包括：
提供具有第一面的第一基底，所述第一基底具有凸出于所述第一面的电连接柱；
提供具有第二面的第二基底，所述第二基底内具有导电柱，且所述第二面还具有第一凹槽和第二凹槽，所述第一凹槽与所述第二凹槽相连通，所述第一凹槽位于所述导电柱上方且暴露出所述导电柱的至少部分顶面，所述第二凹槽暴露出所述导电柱的至少部分侧面；
所述第二面与所述第一面相键合，且所述电连接柱的凸出部分位于所述第二凹槽内，且所述电连接柱的部分侧面与所述导电柱的部分侧面在垂直于所述第一面或所述第二面的方向上错位交叠；
形成焊接结构，至少部分所述焊接结构填充于所述第一凹槽，且至少部分所述焊接结构还位于所述电连接柱与所述第二凹槽底面之间。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，形成所述电连接柱的方法包括：
形成第一扩散阻挡层；
形成导电主体部以及位于所述导电主体部顶面的第一金属保护层，所述第一金属保护层还位于所述导电主体部与所述焊接结构之间，所述第一扩散阻挡层至少位于所述导电主体部的侧面以及底面。
14.根据权利要求12所述的半导体结构的制作方法，其特征在于，在垂直于所述导电柱延伸的方向上，形成的所述第一凹槽与所述第二凹槽的宽度和是所述导电柱宽度的2～3倍。
15.根据权利要求12所述的半导体结构的制作方法，其特征在于，在垂直于所述第一面的方向上，形成的所述第一凹槽的深度与所述第二凹槽的深度之比在1:1～1:10范围内。
16.根据权利要求12所述的半导体结构的制作方法，其特征在于，在键合所述第二面与所述第一面前还包括：形成第二扩散阻挡层，所述第二扩散阻挡层位于所述第一凹槽底面上以及侧壁上，以及还位于所述导电柱被所述第一凹槽暴露的顶面上和所述导电柱被所述第二凹槽暴露的侧面上。
17.根据权利要求12所述的半导体结构的制作方法，其特征在于，形成所述焊接结构包括：形成初始焊接结构，所述初始焊接结构位于所述电连接柱的顶面；
键合所述第二面与所述第一面的过程中对所述初始焊接结构进行退火处理，以形成所述焊接结构。
CN202210032642.4A 2022-01-12 2022-01-12 一种半导体结构及其制作方法 Pending CN116469857A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202210032642.4A CN116469857A (zh) 2022-01-12 2022-01-12 一种半导体结构及其制作方法
PCT/CN2022/078108 WO2023133976A1 (zh) 2022-01-12 2022-02-25 一种半导体结构及其制作方法
US17/846,125 US12100680B2 (en) 2022-01-12 2022-06-22 Semiconductor structure and method for preparing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210032642.4A CN116469857A (zh) 2022-01-12 2022-01-12 一种半导体结构及其制作方法

Publications (1)

Publication Number Publication Date
CN116469857A true CN116469857A (zh) 2023-07-21

Family

ID=87175853

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210032642.4A Pending CN116469857A (zh) 2022-01-12 2022-01-12 一种半导体结构及其制作方法

Country Status (3)

Country Link
US (1) US12100680B2 (zh)
CN (1) CN116469857A (zh)
WO (1) WO2023133976A1 (zh)

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002368524A1 (en) * 2002-12-20 2004-07-22 International Business Machines Corporation Three-dimensional device fabrication method
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
US8241963B2 (en) * 2010-07-13 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed pillar structure
FR2990297A1 (fr) 2012-05-07 2013-11-08 St Microelectronics Crolles 2 Empilement de structures semi-conductrices et procede de fabrication correspondant
JP5894092B2 (ja) * 2013-01-24 2016-03-23 日本電信電話株式会社 半導体装置の実装構造および半導体装置の製造方法
US9780065B2 (en) 2013-10-08 2017-10-03 Kulicke And Soffa Industries, Inc. Systems and methods for bonding semiconductor elements
US9472518B2 (en) 2014-04-04 2016-10-18 Micron Technology, Inc. Semiconductor structures including carrier wafers and methods of using such semiconductor structures
CN105097777B (zh) * 2014-04-21 2019-01-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US10319693B2 (en) * 2014-06-16 2019-06-11 Skorpios Technologies, Inc. Micro-pillar assisted semiconductor bonding
US11495560B2 (en) 2015-08-10 2022-11-08 X Display Company Technology Limited Chiplets with connection posts
EP3185290A1 (en) * 2015-12-24 2017-06-28 IMEC vzw Method for self-aligned solder reflow bonding and devices obtained therefrom
TWI752187B (zh) 2017-03-14 2022-01-11 美商庫利克和索夫工業公司 用於對半導體元件進行接合的系統及其方法
CN110970455B (zh) * 2018-09-27 2021-03-23 成都辰显光电有限公司 一种Micro-LED芯片及其制备方法、显示装置
CN111199946A (zh) 2018-11-20 2020-05-26 长鑫存储技术有限公司 铜柱凸点结构及其制造方法
WO2020103708A1 (en) 2018-11-20 2020-05-28 Changxin Memory Technologies, Inc. Copper pillar bump structure and fabricating method thereof
CN112456436B (zh) 2019-09-06 2024-07-16 上海新微技术研发中心有限公司 键合方法和键合结构
CN112670191A (zh) 2019-10-16 2021-04-16 长鑫存储技术有限公司 半导体封装方法、半导体封装结构及封装体
CN112670249A (zh) 2019-10-16 2021-04-16 长鑫存储技术有限公司 半导体封装方法、半导体封装结构及封装体
CN111081646B (zh) 2019-12-25 2021-08-10 华进半导体封装先导技术研发中心有限公司 一种堆叠封装结构及其制造方法
CN111326503B (zh) 2019-12-31 2021-03-12 诺思(天津)微系统有限责任公司 具有叠置单元的半导体结构及制造方法、电子设备
CN111785646B (zh) 2020-02-28 2022-11-11 浙江集迈科微电子有限公司 一种超薄焊接堆叠封装方式
KR20210157787A (ko) * 2020-06-22 2021-12-29 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
CN112117249B (zh) 2020-09-22 2022-06-21 上海先方半导体有限公司 一种晶圆级键合结构及晶圆级键合方法
CN112614807B (zh) 2020-12-14 2024-04-02 长江存储科技有限责任公司 晶圆键合方法及键合晶圆
CN112802757B (zh) 2020-12-28 2022-08-05 广东佛智芯微电子技术研究有限公司 基板制备方法及基板结构、芯片封装方法及芯片封装结构

Also Published As

Publication number Publication date
WO2023133976A1 (zh) 2023-07-20
US20230238346A1 (en) 2023-07-27
US12100680B2 (en) 2024-09-24

Similar Documents

Publication Publication Date Title
US6809414B1 (en) Semiconductor chip assembly with bumped conductive trace
KR102123251B1 (ko) 패키지 구조체 및 그 제조 방법
CN102332435B (zh) 电子元件及其制作方法
KR100734445B1 (ko) 반도체 장치의 제조 방법
US6653742B1 (en) Semiconductor chip assembly with interlocked conductive trace
US20110284997A1 (en) Chip-Exposed Semiconductor Device and Its Packaging Method
CN102652358B (zh) 基于面板的引线框封装方法和装置
TWI397161B (zh) 具改良熱及機械特性之焊墊之積體電路
WO2012107971A1 (ja) 半導体装置及びその製造方法
US7618847B2 (en) Bonding method of semiconductor and laminated structure fabricated thereby
KR100740664B1 (ko) 반도체장치 및 그 제조방법
US7514340B2 (en) Composite integrated device and methods for forming thereof
US11798872B2 (en) Interconnection structure and semiconductor package including the same
US6699780B1 (en) Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching
EP2068361A1 (en) Packaging substrate having chip embedded therein and manufacturing method thereof
CN101533818B (zh) 集成电路元件的封装结构及其制造方法
CN116469857A (zh) 一种半导体结构及其制作方法
CN116469858A (zh) 一种半导体结构及一种半导体结构的制作方法
US12040296B2 (en) Semiconductor structure and method for manufacturing semiconductor structure
US20050263883A1 (en) Asymmetric bump structure
CN210640230U (zh) 半导体结构
CN110335851B (zh) 一种新型的芯片封装结构及其制作方法
CN111048423A (zh) 一种扇出封装结构的制备方法和扇出封装结构
CN104966733A (zh) 用于芯片嵌入的晶片基后道工序工艺
US11444045B2 (en) Bonding structures of semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination