CN116454022A - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制备方法，先在衬底上形成第一接触结构层以及第一开口，然后在第一接触结构层上形成第二接触结构层以及与第一开口连通的第二开口。对第一接触结构层进行刻蚀，将第一开口刻蚀至衬底，以形成接触孔。其中，第二开口的第二宽度大于第一开口的第一宽度，且第一接触结构层的第一高度和第二接触结构层的第二高度之和为接触孔的目标高度，接触孔由两段宽度不同的子接触孔构成，降低了接触孔的高度，增大了开口宽度，从而降低了形成接触孔的过程出现缩孔的可能性，提高了产品良率，进而能够实现图案化接触孔，有助于局部布线，还够避免有源区与导电结构直接导通容易造成漏电、短路等问题，从而提高了接触孔的导电性能。
Description
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体器件及其制备方法。
背景技术
在集成电路中，接触孔是用于连接前段器件和后段互连金属的结构，其通过在层间介电层中刻蚀形成通孔后，填充导电材料形成。接触孔工艺是集成电路制造中的关键工艺，也是技术难度最高的工艺之一。
在填充导电材料的过程中，由于通孔尺寸较小且高度较高，容易出现缩孔现象，会影响导电性能，导致产品良率较低。
发明内容
基于此，有必要针对上述技术问题，提供一种半导体器件及其制备方法。
为了实现上述目的，一方面，本申请提供了一种半导体器件的制备方法，包括：
提供衬底；
于所述衬底上形成具有第一高度的第一接触结构层；
于所述第一接触结构层上形成第一开口；其中，所述第一开口的深度小于所述第一高度；
于所述第一接触结构层上形成具有第二高度的第二接触结构层；其中，所述第一高度和所述第二高度之和为接触孔的目标高度；
于所述第二接触结构层上形成与所述第一开口连通的第二开口；其中，所述第二开口的第二宽度大于所述第一开口的第一宽度；
对所述第一接触结构层进行刻蚀，以将所述第一开口刻蚀至所述衬底，以形成所述接触孔。
可选地，于所述衬底上形成具有第一高度的第一接触结构层的步骤，包括：
于所述衬底上形成第一层间介电层；
于所述第一层间介电层上形成第一硬掩膜层；其中，所述第一接触结构层包括所述第一层间介电层和所述第一硬掩膜层，所述第一层间介电层的厚度大于所述第一硬掩膜层的厚度。
可选地，于所述第一接触结构层上形成第一开口的步骤，包括：
于所述第一硬掩膜层的预设接触孔区域刻蚀形成所述第一开口，所述第一开口贯穿至所述第一层间介电层。
可选地，于所述第一接触结构层上形成具有第二高度的第二接触结构层的步骤，包括：
于所述第一接触结构层上形成第二层间介电层；
于所述第二层间介电层上形成第二硬掩膜层；其中，所述第二接触结构层包括所述第二层间介电层和所述第二硬掩膜层，所述第二层间介电层的厚度大于所述第二硬掩膜层的厚度。
可选地，于所述第二接触结构层上形成与所述第一开口连通的第二开口的步骤，包括：
于所述第二硬掩膜层上刻蚀形成第二子开口；
于所述第二层间介电层上刻蚀形成连通所述第二子开口与所述第一开口的第三子开口，所述第二开口包括连通的所述第二子开口和所述第三子开口；其中，对所述第一硬掩膜层的第一蚀刻选择比小于对所述第二层间介电层的第二蚀刻选择比。
可选地，于所述第二硬掩膜层上刻蚀形成第二子开口的步骤之前，所述方法还包括：
于所述第二硬掩膜层上形成涂布光阻层；
对所述涂布光阻层图案化以形成接触孔窗口；其中，所述接触孔窗口用于限定所述第二开口的位置。
可选地，于所述第二层间介电层上刻蚀形成连通所述第二子开口的第三子开口的步骤之后，所述方法还包括：
去除所述涂布光阻层。
可选地，所述方法还包括：
于所述接触孔内形成导电接触结构。
可选地，所述衬底上形成有导电结构，所述导电接触结构分别与所述衬底、所述导电结构接触设置。
另一方面，本申请提供了一种半导体器件，包括：
衬底，
第一接触结构层，位于所述衬底上，所述第一接触结构层上设有第一开口，且所述第一开口贯穿至所述衬底；
第二接触结构层，位于所述第一接触结构层上，所述第二接触结构层上设有与所述第一开口连通的第二开口，其中，所述第二开口的第二宽度大于所述第一开口的第一宽度，所述第一接触结构层的第一高度和所述第二接触结构层的第二高度之和为接触孔的目标高度。
本申请提供的半导体器件及其制备方法，先在衬底上形成第一接触结构层，并在第一接触结构层上形成第一开口，然后在第一接触结构层上形成第二接触结构层，并在第二接触结构层上形成第二开口，第二开口与第一开口对应。对第一接触结构层进行刻蚀，将第一开口刻蚀至衬底，以形成接触孔。其中，第二开口的第二宽度大于第一开口的第一宽度，且第一接触结构层的第一高度和第二接触结构层的第二高度之和为接触孔的目标高度，由此可知，接触孔由两段宽度不同的子接触孔构成，相较于相关技术中直接对层间介电层刻蚀至衬底形成的一段接触孔结构，本申请意想不到的效果是降低了每段子接触孔的高度，增大了接触孔的开口宽度，从而降低了形成接触孔的过程出现缩孔的可能性，进而提高了产品良率。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体器件的制备方法的流程示意图；
图2a为一实施例中提供的半导体器件的制备方法中执行步骤S101所得结构的截面结构示意图；
图2b为一实施例中提供的半导体器件的制备方法中执行步骤S102所得结构的截面结构示意图；
图2c为一实施例中提供的半导体器件的制备方法中执行步骤S103所得结构的截面结构示意图；
图2d为一实施例中提供的半导体器件的制备方法中执行步骤S104所得结构的截面结构示意图；
图2e为一实施例中提供的半导体器件的制备方法中执行步骤S105所得结构的截面结构示意图；
图2f为一实施例中提供的半导体器件的制备方法中执行步骤S106所得结构的截面结构示意图；
图3为一实施例中提供的步骤S102的流程示意图；
图4a为一实施例中提供的衬底的截面结构示意图；
图4b为一实施例中提供的半导体器件的制备方法中执行步骤S301所得结构的截面结构示意图；
图4c为一实施例中提供的半导体器件的制备方法中执行步骤S302所得结构的截面结构示意图；
图4d为一实施例中提供的于图4c所示结构上形成第一开口后所得结构的截面结构示意图；
图4e为一实施例中提供的半导体器件的制备方法中执行步骤S501所得结构的截面结构示意图；
图4f为一实施例中提供的半导体器件的制备方法中执行步骤S502所得结构的截面结构示意图；
图4g为一实施例中提供的半导体器件的制备方法中执行步骤S601所得结构的截面结构示意图；
图4h为一实施例中提供的半导体器件的制备方法中执行步骤S602所得结构的截面结构示意图；
图5为一实施例中提供的步骤S104的流程示意图；
图6为另一实施例中提供的步骤S104的流程示意图；
图7为另一实施例中提供的半导体器件的制备方法的流程示意图；
图8a为一实施例中提供的半导体器件的制备方法中执行步骤S701所得结构的截面结构示意图；
图8b为一实施例中提供的光刻图案形状示意图；
图8c为一实施例中提供的半导体器件的制备方法中执行步骤S702所得结构的截面结构示意图；
图8d为一实施例中提供的于图8c所示结构上形成第二子开口后所得结构的截面结构示意图；
图8e为一实施例中提供的于图8d所示结构上形成第三子开口后所得结构的截面结构示意图；
图8f为一实施例中提供的对图8e所示结构去除涂布光阻层后所得结构的截面结构示意图；
图8g为一实施例中提供的对图8f所示结构进行刻蚀后所得结构的截面结构示意图；
图8h为一实施例中提供的对图8g所示结构进行刻蚀后所得结构的截面结构示意图；
图8i为一实施例中提供的于图8h所示结构上形成导电接触结构后所得结构的截面结构示意图；
图9为又一实施例中提供的半导体器件的制备方法的流程示意图。
附图标记说明：
10-衬底，110-导电结构，20-第一接触结构层，210-第一开口，220-第一层间介电层，230-第一硬掩膜层，30-第二接触结构层，310-第二开口，311-第二子开口，312-第三子开口，320-第二层间介电层，330-第二硬掩膜层，40-接触孔，411-第一导电接触结构，412-第二导电接触结构，413-第三导电接触结构，50-蚀刻停止层，60-涂布光阻层，610-接触孔窗口，611-第一图案，612-第二图案，613-第三图案。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
正如背景技术所言，在接触孔形成过程中会有缩孔现象，因此，本申请提供了一种半导体器件及其制备方法，以减少出现缩孔现象，保证接触孔的导电性能，提高产品良率。
请参阅图1，在一个实施例中，提供了一种半导体器件的制备方法，可以包括以下步骤S101至S106。
S101：提供衬底10，可参阅图2a。
S102：于衬底10上形成具有第一高度的第一接触结构层20，可参阅图2b。
S103：于第一接触结构层上20形成第一开口210，可参阅图2c。
其中，第一开口210的深度小于第一接触结构层20的第一高度。
S104：于第一接触结构层20上形成具有第二高度的第二接触结构层30，可参阅图2d。
其中，第一接触结构层20的第一高度和第二接触结构层30的第二高度之和为接触孔的目标高度。
S105：于第二接触结构层30上形成与第一开口210连通的第二开口310，可参阅图2e。
其中，第二开口310的第二宽度大于第一开口210的第一宽度。第二开口310与第一开口210的位置在半导体器件的截面垂直方向上对应，或者说，第二开口310从第二接触结构层30向第一接触结构层20方向上的投影遮盖第一开口210的投影。
S106：对第一接触结构层20进行刻蚀，以将第一开口210刻蚀至衬底10，以形成接触孔40，可参阅图2f。
示例性的，对第一接触结构层20进行刻蚀，将第一开口210刻蚀至衬底10后，与第二开口310连通形成通孔，以形成接触孔40。
上述实施例提供的半导体器件的制备方法，接触孔40由两段宽度不同的子接触孔构成，相较于相关技术中直接对层间介电层刻蚀至衬底形成的一段接触孔结构，降低了每段子接触孔的高度，而且增大了接触孔40的开口宽度，从而减少形成接触孔40的过程中出现的缩孔现象，进而提高了产品良率。
请参阅图3，在一个实施例中，上述S102，于衬底10上形成具有第一高度的第一接触结构层20，可以包括以下步骤S301和S302。
S301：于衬底10上形成第一层间介电层220。
示例性的，请参阅图4a，衬底10上可以形成有导电结构110。示例性的，导电结构110的材料可以是多晶硅（Poly）。在图4a所示的结构上，可以形成蚀刻停止层50，以停止刻蚀。示例性的，蚀刻停止层50的材料可以为硅氮化物（SiN）。则于图4a所示的蚀刻停止层50上形成第一层间介电层220，可参阅图4b。示例性的，第一层间介电层220的材料可以为硼磷硅玻璃（BPSG）和硅氧化物（如SiO2）中的一种。示例性的，第一层间介电层220的厚度可以约为接触孔40的目标高度的2/3。
S302：于第一层间介电层220上形成第一硬掩膜层230。
以图4b所示的结构为例，则在第一层间介电层220上形成第一硬掩膜层230，可请参阅图4c。第一接触结构层20包括第一层间介电层220和第一硬掩膜层230。其中，第一层间介电层220的厚度大于第一硬掩膜层230的厚度，第一层间介电层220的厚度和第一硬掩膜层230的厚度之和为第一接触结构层20的第一高度。示例性的，第一硬掩膜层230的材料可以为硅氮化物（SiN）和硅氮氧化物（SiON）中的一种。示例性的，在第一层间介电层220上形成第一硬掩膜层230之前，可以进行化学机械抛光（Chemical Mechanical Polishing,CMP）平坦化处理，以去除第一层间介电层220表面多余的颗粒。
上述实施例提供的半导体器件的制备方法，其中，第一接触结构层20可以包括第一层间介电层220和第一硬掩膜层230，使得接触孔40具有两段宽度不同的子接触孔结构，以降低每段子接触孔的高度，并增加接触孔40的开口宽度，从而减少形成接触孔40的过程中出现的缩孔现象，提高产品良率。
在一个实施例中，上述S103，于第一接触结构层20上形成第一开口210，可以包括于第一硬掩膜层230的预设接触孔区域刻蚀形成第一开口210的步骤。示例性的，可以于第一硬掩膜层230形成涂布光阻层，然后在涂布光阻层的预设接触孔区域进行光刻图案化，以形成第一开口210。其中，第一开口210贯穿至第一层间介电层220，第一开口210在第一层间介电层220的深度小于第一层间介电层220的高度。预设接触孔区域可以是预先设置好的，在此不做任何限定。以图4c所示的结构为例，第一开口210可以设置在导电结构110对应的位置，也可以设置在非导电结构对应的位置，可参阅图4d。示例性的，可以采用干法刻蚀形成第一开口210。
上述实施例提供的半导体器件的制备方法，在第一硬掩膜层230上的预设接触孔区域形成第一开口210，且第一开口210贯穿至第一层间介电层220，以便接触孔40能够形成具有两段宽度不同的子接触孔结构，以降低每段子接触孔的高度，并增加接触孔40的开口宽度，从而减少形成接触孔40的过程中出现缩孔现象，提高产品良率。
请参阅图5，在一个实施例中，上述S104，于第一接触结构层20上形成具有第二高度的第二接触结构层30，可以包括以下步骤S501和S502。
S501：于第一接触结构层20上形成第二层间介电层320。
以图4d所示的结构为例，则于图4d所示的第一硬掩膜层230和第一开口210处露出的第一层间介电层220上形成第二层间介电层320，可参阅图4e。示例性的，第二层间介电层320的材料可以为硼磷硅玻璃（BPSG）和硅氧化物（如SiO2）中的一种。示例性的，第二层间介电层320的厚度可以约为接触孔40的目标高度的1/3。
S502：于第二层间介电层320上形成第二硬掩膜层330，可参阅图4f。
第二接触结构层30包括第二层间介电层320和第二硬掩膜层330。其中，第二层间介电层320的厚度大于第二硬掩膜层330的厚度，第二层间介电层320的厚度和第二硬掩膜层330的厚度之后为第二接触结构层30的第二高度。示例性的，第二硬掩膜层330的材料可以为硅氮化物（SiN）和硅氮氧化物（SiON）中的一种。示例性的，在第二层间介电层320上形成第二硬掩膜层330之前，可以进行CMP平坦化处理，以去除第二层间介电层320表面多余的颗粒。
上述实施例提供的半导体器件的制备方法，其中，第二接触结构层30可以包括第二层间介电层320和第二硬掩膜层330，使得接触孔40具有两段宽度不同的子接触孔结构，以降低每段子接触孔的高度，并增加接触孔40的开口宽度，从而减少形成接触孔40的过程中出现缩孔现象，提高产品良率。
请参阅图6，在一个实施例中，上述S105，于第二接触结构层30上形成与第一开口210连通的第二开口310，可以包括以下步骤S601和S602。
S601：于第二硬掩膜层330上刻蚀形成第二子开口311。以图4f所示的结构为例，则在图4f所示的第二硬掩膜层330上刻蚀形成第二子开口311，可参阅图4g。示例性的，可以采用干法刻蚀形成第二子开口311。
S602：于第二层间介电层320上刻蚀形成连通第二子开口311与第一开口210的第三子开口312，可参阅图4h。
第二开口310包括连通的第二子开口311和第三子开口312。其中，对第一硬掩膜层230的第一蚀刻选择比远小于对第二层间介电层320的第二蚀刻选择比，因此，在刻蚀第二层间介电层320形成第三子开口312时，碰到第一硬掩膜层230的部分就会停止蚀刻。示例性的，对第二层间介电层320的第二蚀刻选择比可以比对第一硬掩膜层230的第一蚀刻选择比可以为10:1、15:1、18:1等，对第二层间介电层320的第二蚀刻选择比也可以比对第一硬掩膜层230的第一蚀刻选择比大20倍以上，在此不做任何限定。示例性的，可以采用干法刻蚀形成第三子开口312。示例性的，第一层间介电层220与第二层间介电层320的材料相同，具有相同的刻蚀选择比，则第一层间介电层220与第二层间介电层320可以形成自对准蚀刻，所以第三子开口312连通第二子开口311与第一开口210，以连通第二开口310与第一开口210。
上述实施例提供的半导体器件的制备方法，在第二硬掩膜层330上刻蚀形成第二子开口311，并且在第二层间介电层320上刻蚀形成连通第二子开口311的第三子开口312，以便接触孔40能够形成具有两段宽度不同的子接触孔结构，以降低每段子接触孔的高度，并增加接触孔40的开口宽度，从而减少形成接触孔40的过程中出现缩孔现象，提高产品良率。
请参阅图7，在一个实施例中，上述S601，于第二硬掩膜层330上刻蚀形成第二子开口311之前，还可以包括以下步骤S701和S702。
S701：于第二硬掩膜层330上形成涂布光阻层60。以图4f所示的结构为例，则在图4f所示的第二硬掩膜层330上形成涂布光阻层60，可参阅图8a。
S702：对涂布光阻层60图案化以形成接触孔窗口610。
以图8b所示的第一图案611和第二图案612为例，对涂布光阻层60进行光刻，使图8b的图案转移到图8a所示的涂布光阻层60上，第一图案611和第二图案612在光阻显影后去除，形成接触孔窗口610，可参阅图8c。换言之，通过光罩定义，形成图案化接触孔。第一图案611和第二图案612仅为示例性说明，还可以包括其他图案，如图8b所示的第三图案613。其中，接触孔窗口610用于限定第二开口310的位置。
上述实施例提供的半导体器件的制备方法，通过光罩定义，对第二接触结构层30进行光刻图案化，以形成第二开口310，以便接触孔40能够形成具有两段宽度不同的子接触孔结构，以降低每段子接触孔的高度，并增加接触孔40的开口宽度，从而减少形成接触孔40的过程中出现缩孔现象，提高产品良率。
基于上述步骤S601，以图8c所示的结构为例，于第二硬掩膜层330上刻蚀形成连通接触孔窗口610的第二子开口311，可参阅图8d。再基于步骤S602，于第二层间介电层320上刻蚀形成连通第二子开口311与第一开口210的第三子开口312，可参阅图8e。
在此步骤之后，在一个实施例中，还可以包括去除涂布光阻层60的步骤，可参阅图8f。继而，基于上述步骤S106，对第一接触结构层20进行刻蚀，具体的，对第一层间介电层220进行一次刻蚀可参见图8g，再对蚀刻停止层50进行二次刻蚀可参阅图8h，从而将第一开口210刻蚀至衬底10的有源区和/或导电结构110，形成在有源区上（On AA）的第一通孔、在导电结构110上（On Poly）的第二通孔以及在有源区和导电结构110上的第三通孔中的至少一种通孔，可参阅图8h。其中，由于第一层间介质层220与蚀刻停止层50的材料不同，因此，一次刻蚀的蚀刻剂与二次刻蚀的蚀刻剂不同，也就是一次刻蚀完成后切换蚀刻剂再进行二次刻蚀，且一次刻蚀与二次刻蚀的蚀刻选择比也不一样。
在一个实施例中，上述半导体器件的制备方法还可以包括于接触孔40内形成导电接触结构的步骤，以使接触孔40具有导电性能。示例性的，可以向刻蚀后得到的通孔中填充导电材料，形成具有导电接触结构的接触孔40。示例性的，导电材料包括金属材料。例如，可以向第一通孔中填充钨（W）形成有源区上的第一导电接触结构411，也可以向第二通孔中填充钨形成导电结构110上的第二导电接触结构412，可参阅图8i。
在一个实施例中，导电接触结构可以分别与衬底10、导电结构110接触设置。示例性的，可以向第三通孔中填充导电材料，连通有源区和导电结构110以形成第三导电接触结构413，又称为对接接触孔（butted contact），可参阅图8i，从而实现图案化接触孔，有助于局部布线，能够避免有源区与导电结构110直接导通容易造成漏电、短路等问题，从而提高了接触孔的导电性能。
为了更好的理解，结合图9，对上述实施例提供的半导体器件的制备方法进行介绍。该半导体器件的制备方法包括以下步骤S901至S915。
S901：提供衬底10。其中，衬底10上设有多晶硅层（Poly）和有源区（AA），可参阅图4a。
S902：于衬底10上形成蚀刻停止层50，可继续参阅图4a。
S903：于蚀刻停止层50上形成第一层间介电层220，可参阅图4b。
S904：进行CMP平坦化，于第一层间介电层220上形成第一硬掩膜层230，可参阅图4c。
S905：对第一硬掩膜层230的预设接触孔区域进行干法刻蚀，形成第一开口210，第一开口210贯穿至第一层间介电层220，可参阅图4d。
S906：于第一硬掩膜层230上形成第二层间介电层320，可参阅图4e。
S907：进行CMP平坦化，于第二层间介电层320上，形成第二硬掩膜层330，可参阅图4f。
S908：于第二硬掩膜层330上形成涂布光阻层60，可参阅图8a。
S909：对涂布光阻层60图案化以形成接触孔窗口610，可参阅图8c。
S910：对第二硬掩膜层330进行干法刻蚀，形成第二子开口311，可参阅图8d。
S911：对第二层间介电层320进行干法刻蚀，形成连通第二子开口311与第一开口210的第三子开口312，可参阅图8e。其中，第一层间介电层220与第二层间介电层320的材料相同，第一层间介电层220与第二层间介电层320可子对准刻蚀，并且对第一层间介电层220和第二层间介电层320的刻蚀选择比大于对第一硬掩膜层230的刻蚀选择比。
S912：去除涂布光阻层60，可参阅图8f。
S913：对第一层间介电层220进行刻蚀，以将第一开口210刻蚀至蚀刻停止层50，可参阅图8g。
S914：对蚀刻停止层50进行刻蚀，以将第一开口210刻蚀至衬底10和/或多晶硅层上，形成通孔，可参阅图8h。
S915：向通孔内填充W，形成具有导电接触结构的接触孔40，可参阅图8i。
应该理解的是，虽然流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，提供了一种半导体器件。可参阅图2a-图2f，该半导体器件可以包括衬底10、第一接触结构层20和第二接触结构层30。其中，第一接触结构层20位于衬底10上，第一接触结构层20上设有第一开口210，且第一开口210贯穿至衬底10。第二接触结构层30，位于第一接触结构层20上，第二接触结构层30上设有与第一开口210连通的第二开口310。其中，第二开口310的第二宽度大于第一开口210的第一宽度，第一接触结构层20的第一高度和第二接触结构层30的第二高度之和为接触孔40的目标高度。
上述实施例提供的半导体器件，由于第一接触结构层20和第二接触结构层30分别具有宽度不同且连通的第一开口210和第二开口310，因此，可以利用第一开口210和第二开口310形成接触孔40，且该接触孔40具有两段宽度不同的子接触孔结构，相较于相关技术中直接对层间介电层刻蚀至衬底形成的一段接触孔结构，降低了每段子接触孔的高度，增大了接触孔40的开口宽度，从而减少了形成接触孔40的过程中出现缩孔现象，进而提高了产品良率。
在一个实施例中，第一接触结构层20包括第一层间介电层220和第一硬掩膜层230。其中，第一层间介电层220的厚度大于第一硬掩膜层230的厚度。第一层间介电层220设于衬底10上，第一硬掩膜层230设于第一层间介电层220上，可参阅图4c。
在一个实施例中，第一层间介电层220的材料可以为硼磷硅玻璃（BPSG）和硅氧化物（如SiO2）中的一种。
在一个实施例中，第一层间介电层220的厚度可以约为接触孔40的目标高度的2/3。
在一个实施例中，第一硬掩膜层230的材料可以为硅氮化物（SiN）和硅氮氧化物（SiON）中的一种。
在一个实施例中，第二接触结构层30包括第二层间介电层320和第二硬掩膜层330。其中，第二层间介电层320的厚度大于第二硬掩膜层330的厚度。第二层间介电层320设于第一接触结构层20上，第二硬掩膜层330设于第二层间介电层320上，可参阅图4f。
在一个实施例中，第二层间介电层320的材料可以为硼磷硅玻璃（BPSG）和硅氧化物（如SiO2）中的一种。
在一个实施例中，第二层间介电层320的厚度可以约为接触孔40的目标高度的1/3。
在一个实施例中，第二硬掩膜层330的材料可以为硅氮化物（SiN）和硅氮氧化物（SiON）中的一种。
在一个实施例中，接触孔40可以包括导电接触结构。示例性的，导电接触结构的材料可以为导电材料，例如，金属材料。金属材料可以为钨。
在一个实施例中，衬底10可以包括有源区和/或导电结构110。则导电接触结构可以包括位于有源区上的第一导电接触结构411，位于导电结构110上的第二导电接触结构412，以及连通有源区和导电结构110的第三导电接触结构413中的至少一种，可参阅图8i。示例性的，导电结构110的材料可以是多晶硅。
在一个实施例中，半导体器件还可以包括蚀刻停止层50，蚀刻停止层50设于衬底10，第一接触结构层20设于蚀刻停止层50上。示例性的，蚀刻停止层50的材料可以为硅氮化物（SiN）。
本申请提供的半导体器件的器件及其制备方法，其中，接触孔由两段宽度不同的子接触孔构成，相较于相关技术中直接对层间介电层刻蚀至衬底形成的一段接触孔结构，本申请意想不到的效果是降低了每段子接触孔的高度，增大了接触孔的开口宽度，从而降低了形成接触孔的过程出现缩孔的可能性，进而提高了产品良率。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
于所述衬底上形成具有第一高度的第一接触结构层；
于所述第一接触结构层上形成第一开口；其中，所述第一开口的深度小于所述第一高度；
于所述第一接触结构层上形成具有第二高度的第二接触结构层；其中，所述第一高度和所述第二高度之和为接触孔的目标高度；
于所述第二接触结构层上形成与所述第一开口连通的第二开口；其中，所述第二开口的第二宽度大于所述第一开口的第一宽度；
对所述第一接触结构层进行刻蚀，以将所述第一开口刻蚀至所述衬底，形成所述接触孔。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，于所述衬底上形成具有第一高度的第一接触结构层的步骤，包括：
于所述衬底上形成第一层间介电层；
于所述第一层间介电层上形成第一硬掩膜层；其中，所述第一接触结构层包括所述第一层间介电层和所述第一硬掩膜层，所述第一层间介电层的厚度大于所述第一硬掩膜层的厚度。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，于所述第一接触结构层上形成第一开口的步骤，包括：
于所述第一硬掩膜层的预设接触孔区域刻蚀形成所述第一开口，所述第一开口贯穿至所述第一层间介电层。
4.根据权利要求2或3所述的半导体器件的制备方法，其特征在于，于所述第一接触结构层上形成具有第二高度的第二接触结构层的步骤，包括：
于所述第一接触结构层上形成第二层间介电层；
于所述第二层间介电层上形成第二硬掩膜层；其中，所述第二接触结构层包括所述第二层间介电层和所述第二硬掩膜层，所述第二层间介电层的厚度大于所述第二硬掩膜层的厚度。
5.根据权利要求4所述的半导体器件的制备方法，其特征在于，于所述第二接触结构层上形成与所述第一开口连通的第二开口的步骤，包括：
于所述第二硬掩膜层上刻蚀形成第二子开口；
于所述第二层间介电层上刻蚀形成连通所述第二子开口与所述第一开口的第三子开口，所述第二开口包括连通的所述第二子开口和所述第三子开口；其中，对所述第一硬掩膜层的第一蚀刻选择比小于对所述第二层间介电层的第二蚀刻选择比。
6.根据权利要求5所述的半导体器件的制备方法，其特征在于，于所述第二硬掩膜层上刻蚀形成第二子开口的步骤之前，所述方法还包括：
于所述第二硬掩膜层上形成涂布光阻层；
对所述涂布光阻层图案化以形成接触孔窗口；其中，所述接触孔窗口用于限定所述第二开口的位置。
7.根据权利要求6所述的半导体器件的制备方法，其特征在于，于所述第二层间介电层上刻蚀形成连通所述第二子开口的第三子开口的步骤之后，所述方法还包括：
去除所述涂布光阻层。
8.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述方法还包括：
于所述接触孔内形成导电接触结构。
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述衬底上形成有导电结构，所述导电接触结构分别与所述衬底、所述导电结构接触设置。
10.一种半导体器件，其特征在于，包括：
衬底，
第一接触结构层，位于所述衬底上，所述第一接触结构层上设有第一开口，且所述第一开口贯穿至所述衬底；
第二接触结构层，位于所述第一接触结构层上，所述第二接触结构层上设有与所述第一开口连通的第二开口，其中，所述第二开口的第二宽度大于所述第一开口的第一宽度，所述第一接触结构层的第一高度和所述第二接触结构层的第二高度之和为接触孔的目标高度。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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