DE102014112407A1 - 3D-Gehäuse mit gestapelten Chips - Google Patents

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Abstract

Es ist ein Gehäuse offenbart, das einen ersten Die, der eine erste Umverteilungsschicht (RDL) aufweist, die auf einer ersten Seite eines ersten Substrats angeordnet ist, und einen zweiten Die umfasst, der eine zweite RDL aufweist, die auf einer ersten Seite eines zweiten Substrats angeordnet ist, wobei die erste RDL mit der zweiten RDL gebondet ist. Ein dritter Die, der eine dritte RDL aufweist, ist auf einer ersten Seite eines dritten Substrats angeordnet, wobei der dritte Die über dem zweiten Die befestigt ist, wobei der zweite Die zwischen dem ersten Die und dem dritten Die angeordnet ist. Erste Durchkontaktierungen erstrecken sich durch das zweite Substrat und sind elektrisch von ihm isoliert, wobei die ersten Durchkontaktierungen jeweils ein leitendes Element in der ersten RDL oder der zweiten RDL kontaktieren. Zweite Durchkontaktierungen erstrecken sich durch das dritte Substrat und sind elektrisch von ihm isoliert, wobei die zweiten Durchkontaktierungen jeweils ein leitendes Element in der dritten RDL oder eine der ersten Durchkontaktierungen kontaktieren.

Description

  • BEANSPRUCHUNG DER PRIORITÄT UND QUERVERWEISE
  • Diese Anmeldung beansprucht die Priorität der vorläufigen U.S.-Anmeldung Nr. 61/986 653, eingereicht am 30. April 2014, mit dem Titel „3D Chip-on-Wafer-on-Substrate”; diese Anmeldung ist hiermit durch Bezugnahme aufgenommen.
  • HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund von fortlaufenden Verbesserungen bei der Integrationsdichte einer Vielzahl von elektronischen Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren etc.) ein schnelles Wachstum erlebt. Diese Verbesserung der Integrationsdichte rührte hauptsächlich von wiederholten Verringerungen der minimalen Einrichtungsgröße her (z. B. Verkleinern des Halbleiterverfahrensknotens hin zu dem Unter-20 nm-Knoten), was es ermöglicht hat, dass mehr Komponenten in eine vorgegebene Fläche integriert werden. Während in letzter Zeit die Nachfrage nach Miniaturisierung, höherer Geschwindigkeit und höherer Bandbreite sowie niedrigerem Stromverbrauch und niedrigerer Latenz gewachsen ist, ist ein Bedarf nach kleineren und kreativeren Kapselungstechniken von Halbleiter-Dies gewachsen.
  • Während die Halbleitertechnologien weiter fortschreiten, haben sich gestapelte Halbleitervorrichtungen, z. B. integrierte 3D-Schaltungen (3DIC), als eine wirksame Alternative herausgestellt, um die physische Größe einer Halbleitervorrichtung weiter zu verringern. Bei einer gestapelten Halbleitervorrichtung werden aktive Schaltungen wie Logik-, Speicher- und Prozessorschaltungen und Ähnliches auf verschiedenen Halbleiterwafern hergestellt. Zwei oder mehr Halbleiterwafer können auf einander befestigt werden, um den Formfaktor der Halbleitervorrichtung weiter zu verringern.
  • Zwei Halbleiterwafer oder -Dies können zusammen durch geeignete Bonding-Techniken gebondet werden. Die üblicherweise verwendeten Bonding-Techniken umfassen direktes Bonden, chemisch aktiviertes Bonden, plasma-aktiviertes Bonden, anodisches Bonden, eutektisches Bonden, Glasfritte-Bonden, Klebe-Bonden, Thermokompressions-Bonden, reaktives Bonden und/oder Ähnliches. Eine elektrische Verbindung kann zwischen den gestapelten Halbleiterwafern hergestellt sein. Die gestapelten Halbleitervorrichtungen können eine höhere Dichte mit kleinerem Formfaktor bereitstellen und ermöglichen verbesserte Leistung und niedrigeren Stromverbrauch.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
  • 1–15 zeigen Schnittansichten von Verfahrens-Zwischenschritten beim Ausbilden einer Chip-auf-Wafer-Struktur mittels eines Via-Last-Verfahrens bzw. Via-Zuletzt-Verfahrens, gemäß einer Ausführungsform;
  • 16–20 zeigen Schnittansichten von Verfahrens-Zwischenschritten beim Ausbilden einer Chip-auf-Wafer-Struktur mittels eines Via-Last-Verfahrens, gemäß einer anderen Ausführungsform;
  • 21–29 zeigen Schnittansichten von Verfahrens-Zwischenschritten beim Ausbilden einer Chip-auf-Wafer-Struktur mittels eines Dual-Damascene-Via-Last-Verfahrens, gemäß einer Ausführungsform; und
  • 30–35 zeigen Schnittansichten von Verfahrens-Zwischenschritten beim Ausbilden einer 3D-Chip-auf-Wafer-auf-Substrat-Struktur, gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Halbleitervorrichtungen werden zusammen gebondet, um Gehäuse mit verschiedenen Fähigkeiten auszubilden. Beim einigen Verfahren werden Dies, Wafer oder eine Kombination aus Dies und Wafern mittels direktflächigem Bonden, etwa Oxid-Oxid-Bonden, durch Hybrid-Bonden oder Ähnlichem gebondet. Es wurde herausgefunden, dass Verbindungen zwischen gebondeten Wafern mittels eines Via-Last-Verfahrens bzw. Via-Zuletzt-Verfahrens hergestellt werden können. Bei dem Via-Last-Verfahren werden die Durchkontaktierungen (engl. „vias”) durch einen der Dies ausgebildet, nachdem die Dies gebondet wurden, um elektrische Verbindungen zwischen den Dies und externen Anschlussteilen mittels eines selbstausrichtenden isolierenden Abstandhalters auf den Seitenwänden der Durchkontaktierungs-Öffnungen herzustellen. Der selbstausrichtende Abstandhalter auf den Seitenwänden ermöglicht schmalere, höhere Durchkontaktierungen und verbessert das Seitenverhältnis der Durchkontaktierungen auf zwischen etwa 3 und etwa 10. Das verbesserte Seitenverhältnis führt zu kompakter angeordneten Durchkontaktierungs-Arrays.
  • Es wurde weiter herausgefunden, dass das Via-Last-Verfahren ein Stapeln von vielen Dies erlaubt, da die Verbindungen zwischen Dies in einem Gehäuse oder zwischen Dies und externen Anschlussteilen durch Ausführungsformen des Via-Last-Verfahrens bereitgestellt werden können, das hier offenbart ist. Durchkontaktierungen werden ausgebildet, nachdem alle Dies oder Schichten von Dies gebondet wurden. Durchkontaktierungen werden ausgebildet, um eine Verbindung mit einem vorher gebondeten Die oder einer vorher ausgebildeten Durchkontaktierung in einem niedrigeren Die herzustellen. Externe Anschlussteile sind über der oberen Die-Schicht vorgesehen, wobei die externen Anschlussteile die Durchkontaktierungen mit einer Stromquelle verbinden oder Kommunikation mit einem anderen Die, Substrat oder Gehäuse oder Ähnlichem bereitstellen.
  • 1 zeigt eine Schnittansicht eines Wafers 104 und eines Dies 102 vor dem Bonden, gemäß einer Ausführungsform. Ein Die 102 umfasst ein Die-Substrat 106, etwa einen Halbleiter, in dem eine oder mehrere aktive Vorrichtungen ausgebildet sind. Eine Die-Umverteilungsschicht (engl. „redistribution layer”, RDL) 108 ist auf dem Die-Substrat 106 angeordnet. Die Die-RDL 108 umfasst eine oder mehrere dielektrische Schichten mit leitenden Elementen 110, die in den dielektrischen Schichten angeordnet sind. Die Die-RDL 108 ist über der Seite des Substrats mit den aktiven Vorrichtungen ausgebildet, wobei die leitenden Elementen 110 mit den aktiven Vorrichtungen auf dem Die-Substrat 106 verbunden sind.
  • Der Wafer 104 weist eine Wafer-RDL 114 auf, die über einem Wafer-Substrat 112 angeordnet ist. In einigen Ausführungsformen ist das Wafer-Substrat 112 ein Halbleiter, wobei eine oder mehrere aktive Vorrichtungen darin ausgebildet sind. Die Wafer-RDL 114 ist über den aktiven Vorrichtungen in dem Wafer-Substrat 112 ausgebildet und weist ein oder mehrere leitende Elemente 110 auf, die in dielektrischen Schichten angeordnet sind.
  • 2 zeigt eine Schnittansicht eines Verfahrensschritts zum Bonden eines Wafers, gemäß einer Ausführungsform. Der Die 102 und der Wafer 104 werden an den oberen Flächen der RDLs 108 und 114 gebondet, wobei eine Bond-Grenzfläche 202 ausgebildet wird. Der Die 102 und der Wafer 104 werden als Basis für ein Gehäuse bzw. „Package” verwendet, das Verbindungen aufweist, um das Gehäuse an externen Vorrichtungen, Substraten oder Ähnlichem zu befestigen. In einigen Ausführungsformen wird der Die 102 mit dem Wafer 104 beispielsweise durch direktflächiges Bonden, Metall-Metall-Bonden, Hybrid-Bonden oder einem anderen Bonding-Verfahren gebondet. Ein direktflächiges Bonding-Verfahren erzeugt einen Oxid-Oxid-Bond oder Substrat-Substrat-Bond über ein Reinigungs- und/oder Flächenaktivierungsverfahren, gefolgt von dem Anlegen von Druck, Wärme und/oder anderen Bonding-Verfahrensschritten an die verbundenen Flächen. In einigen Ausführungsformen werden der Die 102 und der Wafer 104 durch Metall-Metall-Bonding gebondet, das erreicht wird, indem leitende Elemente 110 verschmolzen werden, etwa Metall-Bond-Pads, die an den Oberflächen der RDLs 108 und 114 freiliegen. In anderen Ausführungsformen wird Hybrid-Bonden verwendet, um den Die 102 und den Wafer 104 durch eine Kombination von direktflächigem Bonden und Metall-Metall-Bonden zu bonden, wobei sowohl die Oberflächen der RDLs 108 und 114 als auch die Oberflächen der Metall-Bond-Pads, die an den Oberflächen der RDLs 108 und 114 freiliegen, gebondet werden. In einigen Ausführungsformen werden die gebondeten Dies ausgehärtet, ausgeheilt, gepresst oder anderweitig behandelt, um die Bonds zu stärken oder fertig zu stellen.
  • 3 ist eine Schnittansicht des Ausbildens einer Formmasse 302 über dem Gehäuse, gemäß einer Ausführungsform. Die Formmasse 302 wird um den Die 102 und auf der Wafer-RDL 114 ausgebildet. In einigen Ausführungsformen wird die Formmasse 302 beispielsweise mittels eines Formteils (nicht gezeigt) geformt oder gegossen, das einen Rand oder eine andere Einrichtung haben kann, um die Formmasse 302 zu halten, wenn sie aufgetragen wird. Ein solches Formteil kann verwendet werden, um die Formmasse 302 um den Die 102 zu pressen, um die Formmasse 302 in Öffnungen und Vertiefungen zu treiben, was Lufteinschlüsse oder Ähnliches in der Formmasse 302 entfernt. In einer Ausführungsform ist die Formmasse 302 ein nichtleitendes oder dielektrisches Material, etwa ein Epoxid, ein Harz, ein formbares Polymer wie PBO oder ein anderes formbares Material. Die Formmasse 302 ist beispielsweise ein Epoxid oder Harz, das durch eine chemische Reaktion oder durch Trocknung ausgehärtet wird. In einer anderen Ausführungsform ist die Formmasse 302 ein UV-ausgehärtetes Polymer.
  • Nachdem die Formmasse 302 über dem Die 102 und dem Wafer 104 ausgebildet wurde, wird die Formmasse 302 beispielsweise durch Schleifen, ein chemisch-mechanisches Polieren (CMP), Ätzen oder ein anderes Verfahren reduziert oder planarisiert. In einigen Ausführungsformen erstreckt sich die Formmasse 302 nach dem Planarisieren über den Die 102 und in anderen Ausführungsformen wird die Formmasse reduziert, so dass der Die 102 freigelegt wird. Das Die-Substrat 106 wird in einigen Ausführungsformen in dem gleichen Verfahren verdünnt oder reduziert wie die Formmasse, was zu einer rückseitigen Fläche des Dies 102 führt, die im Wesentlichen mit der Oberfläche der Formmasse planar ist.
  • 4 ist eine Schnittansicht zum Befestigen des Gehäuses an einem Träger 402, gemäß einer Ausführungsform. Das Gehäuse wird umgedreht, um Zugriff auf und Verarbeitung durch das Wafer-Substrat 112 zu ermöglichen. Der Die 102 und die Oberfläche der Formmasse 302 werden beispielsweise mit einem Glasträger oder einem anderen Handhabungssubstrat gebondet. Das Gehäuse wird an dem Träger 402 mittels eines Die-Befestigungs-Films (engl. „die attachment film”, DAF), eines Klebstoffs oder Ähnlichem befestigt. In anderen Ausführungsformen wird das Gehäuse an dem Träger 402 mit dem Wafer-Substrat 112 auf dem Träger 402 befestigt, was es ermöglicht, dass das Gehäuse durch die Die-Seite des Gehäuses verarbeitet wird. In einigen Ausführungsformen wird das Wafer-Substrat 112 auch durch Schleifen, CMP, Ätzen oder ein anderes Verfahren verdünnt oder reduziert.
  • 5 ist eine Schnittansicht, die das Maskieren des Wafer-Substrats 112 zeigt, gemäß einer Ausführungsform. Eine Ätzstoppschicht 502 wird auf dem Wafer-Substrat 112 ausgebildet und wird aus einem Material ausgebildet, das eine hohe Ätz-Selektivität verglichen mit dem Material des Wafer-Substrats 112 hat. Zusätzlich hat die Ätzstoppschicht 502 eine hohe Ätz-Selektivität verglichen mit der Wafer-RDL 114 und der Die-RDL 108. In einigen Ausführungsformen, bei denen das Wafer-Substrat 112 beispielsweise aus Silizium besteht und die RDLs 114 und 108 aus Siliziumoxid bestehen, besteht die Ätzstoppschicht 502 aus einem Nitrid wie Siliziumnitrid (SiN), einem Karbid wie Siliziumkarbid (SiC) oder einem Oxinitrid wie Siliziumoxinitrid (SiON) oder einem anderen Ätzstoppmaterial. In einer solchen Ausführungsform wird die Ätzstoppschicht abgeschieden, indem sie mittels chemischer Gasphasenabscheidung (CVD), CVD im Plasma (PECVD), physikalischer Gasphasenabscheidung (PVD), Epitaxie, einem Rotationsbeschichtungsverfahren oder einem anderen Abscheidungsverfahren abgeschieden wird.
  • Eine Maske 504 wird über der Ätzstoppschicht 502 ausgebildet und strukturiert, um Öffnungen 506 auszubilden, die Abschnitte der Ätzstoppschicht 502 freilegen. Die Maske 504 ist in einigen Ausführungsformen ein Photoresist, das abgeschieden, belichtet und entwickelt wird. Die Öffnungen 506 und die Maske 504 sind über leitenden Elementen 110 in den RDLs 108 und 114 ausgerichtet.
  • 6 ist eine Schnittansicht, die das Ätzen der Ätzstoppschicht 502 zeigt, gemäß einer Ausführungsform. Die Ätzstoppschicht 502 wird geätzt, um das Wafer-Substrat 112 freizulegen. In einigen Ausführungsformen wird die Ätzstoppschicht 502 mit einem trockenen Plasmaätzen geätzt, etwa einem Sauerstoff- oder Stickstoff-Plasma mit einem fluorbasierten Ätzmittel wie Tetrafluormethan (CF4) oder Schwefelhexafluorid (SF6). In anderen Ausführungsformen wird die Ätzstoppschicht 502 durch eine Nassätzung geätzt; beispielsweise mittels Schwefelsäure (H2SO4), erwärmter Phosphorsäure (H3PO4) oder Ähnlichem.
  • 7 ist eine Schnittansicht, die das Ätzen des Wafer-Substrats 112 zeigt, gemäß einer Ausführungsform. Das Wafer-Substrat 112 wird anisotrop geätzt, um Durchkontaktierungs-Öffnungen 702 mit im Wesentlichen vertikalen Wänden auszubilden. In einigen Ausführungsformen wird das Wafer-Substrat 112 in einem getrennten Verfahrensschritt von dem Ätzen der Ätzstoppschicht 502 geätzt, was es erlaubt, dass die Ätzstoppschicht 502 als harte Maske für das Ätzen des Wafer-Substrats 112 dient. Wenn das Wafer-Substrat 112 beispielsweise aus Silizium besteht, wird das Wafer-Substrat 112 mit einem chlorbasierten Ätzmittel trocken plasmageätzt, etwa gasförmigem Chlor (Cl2), oder mit Kaliumhydroxid (KOH) oder einer Salpetersäre/Flussäure-(HNO3/HF)-Mischung nassgeätzt. Zusätzlich wird das Wafer-Substrat 112 selektiv geätzt, wobei das Ätzen an der Wafer-RDL 114 anhält.
  • 8 ist eine Schnittansicht, die das Ätzen der Oxidschichten der RDLs 108 und 114 zeigt. Die Oxidschichten werden in einer Ausführungsform mittels einer gepufferten Oxidätzung (engl. „buffered oxide etch”, BOE) geätzt, die Ammoniumfluorid (NH4F) und Flusssäure umfasst. Leitende Elemente 110 in den Oxidschichten der RDLs 108 und 114 dienen als eine Ätzstoppschicht, was es erlaubt, dass die RDLs 108 und 114 auf unterschiedliche Tiefen geätzt werden. Das Ätzen der Oxidschichten erweitert die Durchkontaktierungs-Öffnungen 702 zu den leitenden Elementen 110 in den RDLs 108 und 114. In einigen Ausführungsformen erstreckt sich die Durchkontaktierungs-Öffnung 702 durch eine Öffnung in einem oberen leitenden Element 110 und legt eine Oberfläche eines unteren leitenden Elements 110 frei. Somit kann eine einzige Durchkontaktierungs-Öffnung 702 Oberflächen von mehreren leitenden Elementen 110 freilegen. Zusätzlich legen in einigen Ausführungsformen die Durchkontaktierungs-Öffnungen 702 leitende Elemente 110 in der Die-RDL 108 und der Wafer-RDL 114 frei.
  • 9 ist eine Schnittansicht, die das Ausbilden einer Isolierschicht 902 zeigt, gemäß einer Ausführungsform. Die Maske 504 (siehe 7) wird entfernt und eine gleichförmige dielektrische Isolierschicht 902 wird über der Ätzstoppschicht 502 ausgebildet. Die Isolierschicht 902 erstreckt sich in jede der Durchkontaktierungs-Öffnungen 702 und bedeckt die Seitenwände der Durchkontaktierungs-Öffnungen 702 einschließlich der Abschnitte des Wafer-Substrats 112, die in den Durchkontaktierungs-Öffnungen 702 freigelegt sind.
  • In einer Ausführungsform wird die Isolierschicht 902 aus Siliziumnitrid ausgebildet, beispielsweise mittels eines CVD- oder PECVD-Verfahrens. In anderen Ausführungsformen wird die Isolierschicht 902 aus einem Oxid, einem weiteren Nitrid, einem Karbid, einem Oxinitrid, aufgeschleudertem Glas (engl. „spin an glass”, SOG) oder einem anderen dielektrischen oder elektrisch isolierenden Material ausgebildet. Die Dicke der Isolierschicht 902 wird teilweise durch die vorgesehene Spannung auf Durchkontaktierungen ermittelt, die in den Durchkontaktierungs-Öffnungen 702 ausgebildet werden. Es wurde ermittelt, dass eine Dicke zwischen etwa 500 Angstrom und etwa 5000 Angstrom eine Dicke bereitstellt, die zu einer Durchschlagspannung führt, die größer als etwa 3,8 Volt ist.
  • 10 ist eine Schnittansicht, die das Ausbilden von selbstausrichtenden Abstandhaltern 1002 zeigt, gemäß einer Ausführungsform. Die Isolierschicht 902 (siehe 9) wird beispielsweise mittels einer trockenen Plasmaätzung mit Chlor, Schwefelhexafluorid, Tetrafluormethan oder einem anderen Ätzmittel in einer Argon (Ar), Helium (He) oder anderen Umgebung geätzt. In einigen Ausführungsformen wird das Ätzmittel beispielsweise mit Sauerstoff (O2), Stickstoff (N2) oder anderen Prozessgasen bereitgestellt, um die Selektivität der Ätzung zu erhöhen. In einer solchen Ätzung wird die Umgebung bei zwischen etwa 25°C und etwa 150°C bei einem Druck von zwischen etwa 10 mTorr und etwa 200 mTorr gehalten. In einigen Ausführungsformen ist die Ätzung anisotrop, wobei sie Material in einer vertikalen Richtung entfernt. Somit entfernt die Ätzung Material der Isolierschicht 902 von den horizontalen Flächen des Gehäuses, was Abstandhalter 1002 auf den Seitenwand-Flächen des Gehäuses belässt. Abschnitte der Isolierschicht 902, die auf der Ätzstoppschicht 502 angeordnet sind, werden beispielsweise entfernt, während Abschnitte der Isolierschicht 902, die auf den Seitenwänden der Durchkontaktierungs-Öffnungen 702 angeordnet sind, verbleiben. Dies liegt daran, dass die Dicke der Isolierschicht 902 in der vertikalen Richtung an den Seitenwänden größer ist als an den horizontalen Flächen. Zusätzlich werden die Abschnitte der oberen Flächen der leitenden Elemente 110 während der Ätzung freigelegt. Dies liegt daran, dass das Isoliermaterial im Wesentlichen von der oberen Richtung her entfernt wird, da das gerichtete Ätzen der Isolierschicht 902 die obere Fläche der Isolierschicht 902 reduziert, was die seitlichen Abschnitte der Isolierschicht 902 entfernt und die vertikalen Abschnitte belässt.
  • Es wurde herausgefunden, dass selbstausrichtende Abstandhalter 1002 in den Durchkontaktierungs-Öffnungen 702 ausgebildet werden können und dass die selbstausrichtende Eigenschaft der Abstandhalter 1002 dazu führt, dass die Abstandhalter 1002 auf den Seitenwänden der Durchkontaktierungs-Öffnungen 702 ausgebildet werden. Die Abstandhalter 1002 isolieren das Material, das die Seitenwände der Durchkontaktierungs-Öffnungen 702 bildet, von Durchkontaktierungen, die in den Durchkontaktierungs-Öffnungen 702 ausgebildet werden. Insbesondere werden die Abstandhalter 1002 auf den Seitenwänden der DurchkontaktierungsÖffnungen 702 ausgebildet, wo die Durchkontaktierungs-Öffnungen 702 durch das Wafer-Substrat 112 gehen, wobei die äußeren Flächen der Abstandhalter 1002 auf den Seitenwänden der Durchkontaktierungs-Öffnungen 702 angeordnet sind und wobei die inneren Flächen der Abstandhalter 1002 dem Inneren der Durchkontaktierungs-Öffnungen 702 zugewandt sind. Die Abstandhalter 1002 ermöglichen es, dass eine leitende Durchkontaktierung in der Durchkontaktierungs-Öffnung 702 ausgebildet wird, während elektrischer Kontakt mit den vertikalen Flächen des Wafer-Substrats 112 und der RDLs 108 und 114 vermieden wird. In einigen Ausführungsformen erstrecken sich die Abstandhalter 1002 zu einer darunter liegenden leitenden Einrichtung 110, was die Durchkontaktierungs-Öffnungen 702 von allen Seitenwänden der Durchkontaktierungs-Öffnungen 702 abschirmt. Zusätzlich belassen die Abstandhalter 1002 Abschnitte der seitlichen Oberflächen der leitenden Elemente 110, den Durchkontaktierungs-Öffnungen 702 freigelegt, so dass eine nachfolgend ausgebildete Durchkontaktierung in elektrischen Kontakt mit den leitenden Elementen 110 kommen kann. Somit erstrecken sich einige der Abstandhalter unter die unterste Fläche des Wafer-Substrats 112 in die RDLs 108 und 114, wobei die inneren Flächen der Abstandhalter 1002 sich durchgängig von dem leitenden Element 1002 zu der oberen Fläche des Wafer-Substrats 112 oder über die obere Fläche des Wafer-Substrats hinaus erstrecken.
  • In einigen Ausführungsformen, in denen eine Durchkontaktierungs-Öffnung 702 über oder durch ein oberes leitendes Element 110 zu einem unteren leitenden Element 110 ausgebildet wird, weist die Durchkontaktierungs-Öffnung 702 einen oberen Abschnitt mit einer breiteren Breite als ein unterer Abschnitt der Durchkontaktierungs-Öffnung 702 auf. In einer solchen Ausführungsform werden getrennte Abstandhalter 1002 auf den Seitenwänden der unteren und oberen Abschnitte der Durchkontaktierungs-Öffnungen 702 ausgebildet, wobei der untere und der obere Abstandhalter 1002 seitlich einen Abstand haben, um die seitlichen Oberflächen des oberen leitenden Elements 110 freizulegen.
  • 11 ist eine Schnittansicht, die das Ausbilden von Durchkontaktierungen 1102 in den Durchkontaktierungs-Öffnungen 702 zeigt, gemäß einer Ausführungsform. Da die Durchkontaktierungen 1102 ausgebildet werden, nachdem der Die 102 mit dem Wafer 104 gebondet wurde, wird dieses Verfahren als Via-Last-Verfahren bezeichnet. In einigen Ausführungsformen werden Durchkontaktierungen 1102, die sich durch ein Substrat wie das Wafer-Substrat 112 erstrecken, als Durch-Substrat-Durchkontaktierungen (engl. „through substrate vias”, TSVs) bezeichnet, oder alternativ als Durch-Silizium-Durchkontaktierungen für Durchkontaktierungen, die sich durch ein Siliziumsubstrat erstrecken. Die Durchkontaktierungen 1102, die sich durch die Formmasse 302 erstrecken, werden als Durch-Dielektrikum-Durchkontaktierungen („through dielectric vias”, TDVs) bezeichnet.
  • In einigen Ausführungsformen wird eine Sperrschicht (zur Klarheit nicht gezeigt) in den Durchkontaktierungs-Öffnungen 702 ausgebildet, wobei die Sperrschicht beispielsweise aus Kobalt (Co), Tantal, Wolfram, Tantalnitrid (TaN), Titannitrid (TiN) oder Ähnlichem durch CVD, PECVD oder ein anderes Abscheidungsverfahren ausgebildet wird. Die Durchkontaktierungen 1102 werden erzeugt, indem die Durchkontaktierungs-Öffnungen 702 mit einem leitenden Material wie Kupfer (Cu), Aluminium (Al), Aluminium-Kupfer-Legierung (AlCu), Gold, Titan, Kobalt, einer Legierung oder einem anderen leitenden Material gefüllt werden. In einigen Ausführungsformen werden die Durchkontaktierungen beispielsweise durch elektrochemisches Plattieren (ECP), Elektroplattieren, stromloses Plattieren oder ein anderes Verfahren ausgebildet. In solchen Ausführungsformen wird eine Keimschicht (nicht gezeigt) über der Sperrschicht oder über den Abstandhaltern und leitenden Elementen 110 beispielsweise durch Atomlagenabscheidung ausgebildet. Die Keimschicht stellt Kristallisationskeime für das Plattierverfahren bereit und erhöht die Gleichförmigkeit des plattierten Materials, das die Durchkontaktierungen 1102 bildet. In einigen Ausführungsformen erstreckt sich das leitende Material der Durchkontaktierungen 1102 über die Durchkontaktierungs-Öffnungen 702 hinaus. Eine solche Überfüllung wird verwendet, um beispielsweise sicherzustellen, dass die Öffnungen 702 vollständig gefüllt sind. Überschüssiges Material wird durch Schleifen, CMP, Polieren, Ätzen oder ein anderes Reduktionsverfahren entfernt. Nach dem Ausbilden der Durchkontaktierungen 1102 sind die oberen Flächen der Durchkontaktierungen 1102 im Wesentlichen planar mit der oberen Fläche der Ätzstoppschicht 502. In einigen Ausführungsformen entfernt das Schleifverfahren die Ätzstoppschicht 502 oder reduziert die obere Fläche des Wafer-Substrats 112.
  • Die Durchkontaktierungen erstrecken sich durch das Wafer-Substrat 112, um ein oder mehrere leitende Elemente 110 zu kontaktieren. Die Abstandhalter 1002 isolieren die Durchkontaktierungen 1002 elektrisch von dem Wafer-Substrat 112, so dass die elektrischen Signale, die durch die Durchkontaktierungen 1102 gesendet werden, nicht mit aktiven Vorrichtungen in dem Wafer-Substrat 112 Wechselwirken. In einigen Ausführungsformen erstreckt sich eine Durchkontaktierung 1102 durch das Wafer-Substrat 112, die Wafer-RDL 114 und die Bond-Grenzfläche 202, um ein leitendes Element 110 in der RDL 108 zu kontaktieren. In einer solchen Ausführungsform ist das leitende Element 110 auf der Die-RDL 108 mit dem Die-Substrat 106 über die Die-RDL 108 elektrisch verbunden. Somit kann eine Verbindung zwischen dem Die-Substrat 106 und einer externen Vorrichtung oder Verbindung von der Wafer-Seite des Gehäuses her ausgebildet werden. Ähnlich erstreckt sich in einigen Ausführungsformen eine Durchkontaktierung 1102 durch das Wafer-Substrat 112 und kontaktiert ein leitendes Element 110 in der Wafer-RDL 114, das mit dem Wafer-Substrat 112 elektrisch verbunden ist. Somit können Strom oder Datenverbindungen von dem Die 102 oder dem Wafer 104 durch das Wafer-Substrat 112 einer externen Vorrichtung bereitgestellt werden.
  • Zusätzlich kann in einigen Ausführungsformen der Wafer 104 mit dem Die 102 mittels eines Via-Last-Verfahrens elektrisch verbunden werden. Ein erstes leitendes Element 110 in der Wafer-RDL 114 und ein zweites leitendes Element 110 in der Die-RDL 108 können beispielsweise durch eine Durchkontaktierung 1102 verbunden werden, die sowohl das erste als auch das zweite leitende Element 110 kontaktiert. Somit können, obwohl die RDLs 108 und 114 zwischen dem Die 102 und dem Wafer 104 liegen, externe elektrische Verbindungen und Die-Wafer-Verbindungen hergestellt werden, ohne dass getrennte Anschlussteile wie Mikro-Bondhügel oder Lötkugeln ausgebildet werden, bevor der Die 102 mit dem Wafer 104 gebondet wird. Zusätzlich beseitigt das Via-Last-Verfahren die Anforderungen an die Ausrichtung des Wafers an dem Die während des Die-Wafer-Bonding-Verfahrens.
  • Es wurde herausgefunden, dass die Abstandhalter 1002 niedrigere Kosten und eine einfachere Struktur für Chip-auf-Wafer-Strukturen bereitstellen. Zusätzlich ermöglichen die Abstandhalter 1002 ein Höhe-Breite-Seitenverhältnis für die Durchkontaktierungen, das zwischen 3 und etwa 10 liegt, was die Dichte von Verbindungen zwischen Chips erhöht. Es wurde weiter herausgefunden, dass wenn die Durchkontaktierungen 1102 sich durch das Wafer-Substrat 112 erstrecken, die Durchkontaktierungen 1102 gleichmäßiger in dem Gehäuse verteilt werden können und einen heterogeneren Chip-Stapel ermöglichen. Die gleichmäßige Anordnung der Durchkontaktierungen 1102 stellt auch eine verbesserte Steuerung einer Wölbung während nachfolgender Verarbeitung oder Gehäuse-Befestigung bereit.
  • 12 ist eine Schnittansicht, die eine obere RDL-Isolierschicht 1202 zeigt. In einigen Ausführungsformen wird ein isolierendes Material wie PBO, Siliziumoxid, Polyimid oder ein anderes isolierendes Material über der Ätzstoppschicht 502 ausgebildet. Eine oder mehrere RDL-Öffnungen 1204 werden in der Isolierschicht 1202 ausgebildet, was die Durchkontaktierungen 1102 freilegt. In einigen Ausführungsformen besteht die Isolierschicht 1202 aus PBO, das besprüht oder aufgeschleudert wird, und die RDL-Öffnungen 1204 werden ausgebildet, indem das PBO mit einem Photolithographieverfahren belichtet und entwickelt wird. In anderen Ausführungsformen wird die Isolierschicht 1202 durch CVD oder Ähnliches abgeschieden und geätzt, lasergebohrt, gefräst oder anderweitig strukturiert.
  • 13 ist eine Schnittansicht, die das Ausbilden von oberen leitenden RDL-Elementen 1302 in der oberen RDL-Isolierschicht 1202 zeigt, gemäß einer Ausführungsform. Ein leitendes Material wie Kupfer wird über der Isolierschicht 1202 in den RDL-Öffnungen 1204 beispielsweise durch Sputtern, PVD, CVD, Plattieren oder ein anderes Abscheidungsverfahren abgeschieden. Das abgeschiedene leitende Material wird durch Maskieren und Ätzen oder durch Maskieren vor dem Abscheiden strukturiert. Während die gezeigten oberen leitenden RDL-Elemente 1302 so gezeigt sind, dass sie sich zur Klarheit im Wesentlichen vertikal erstrecken, versteht es sich, dass in einigen Ausführungsformen die oberen leitenden RDL-Elemente 1302 Abschnitte aufweisen, die sich seitlich erstrecken, um ein angestrebtes Layout für nachfolgend ausgebildete Schichten oder Anschlussteile bereitzustellen.
  • 14 ist eine Schnittansicht, die das Ausbilden von zusätzlichen Isolierschichten und leitenden Elementen zeigt, um die obere RDL 1406 auszubilden. Eine oder mehrere obere RDL-Isolierschichten 1202 mit leitenden Elementen 1302 werden in einem Stapel ausgebildet, um elektrische Verbindungen zwischen externen Vorrichtungen und den Durchkontaktierungen 1102 herzustellen. Zusätzlich wird eine Schutzschicht 1402 über der obersten RDL-Isolierschicht 1202 ausgebildet und weist Öffnungen auf, die die oberen leitenden RDL-Elemente 1302 freilegen. In einigen Ausführungsformen besteht die Schutzschicht 1402 aus PBO, einem Epoxid, einem Oxid, einem Nitrid, einem Karbid, einem Oxinitrid, einem Polyimid oder einem anderen isolierenden oder schützenden Material und wird wie oben beschrieben abgeschieden und strukturiert.
  • 15 ist eine Schnittansicht, die das Ausbilden von Anschlussteilen 1502 zeigt, gemäß einer Ausführungsform. Eine oder mehrere Anschlussteile 1502 werden auf freiliegenden Abschnitten der oberen leitenden RDL-Elemente 1302 befestigt. In einigen Ausführungsformen sind die Anschlussteile 1502 Lötkugeln, Säulen, leitende Bondhügel oder andere leitende Anschlussteile. Die Anschlussteile 1502 sind so konfiguriert, dass sie das Befestigen des Gehäuses an einem Zielsubstrat wie einem Die, einem Gehäuse, einem Wafer, einer PCB oder Ähnlichem erlauben. Somit sind der Wafer 104 und der Die 102 in Signalverbindung mit dem Zielsubstrat über die Anschlussteile 1502 und die Durchkontaktierungen 1102. Der Träger 402 wird dann von dem Gehäuse entfernt.
  • Während das Chip-auf-Wafer-Gehäuse mittels des Via-Last-Verfahrens so gezeigt ist, dass Durchkontaktierungen 1102 ausgebildet werden, die sich von der Wafer-Seite des Gehäuses durch das Wafer-Substrat 112 zu den RDLs 108 und 114 erstrecken, versteht es sich, dass die offenbarten Ausführungsformen nicht auf eine solche Anordnung eingeschränkt sind. In anderen Ausführungsformen werden die Durchkontaktierungen 1102 von der Die-Seite des Gehäuses durch das Die-Substrat 106 und die Formmasse 302 zu den RDLs 108 und 114 ausgebildet. Zusätzlich werden in einigen Ausführungsformen die Durchkontaktierungen 1102 von sowohl der Wafer-Seite als auch der Die-Seite des Gehäuses ausgebildet.
  • Zusätzlich sind die Ausführungsformen, die oben offenbart sind, nicht auf die Reihenfolge der Schritte und Struktur, die oben beschrieben sind, beschränkt. 16 bis 20 zeigen Schnittansichten von Verfahrens-Zwischenschritten beim Ausbilden von Chip-auf-Wafer-Strukturen, die selbstausrichtende Abstandhalter mit reduzierter Höhe aufweisen, gemäß einer Ausführungsform.
  • 16 zeigt eine Schnittansicht zum Maskieren und Ätzen von DurchkontaktierungsÖffnungen 1618 in einer Formmasse 1622 eines Gehäuses, gemäß einer Ausführungsform. Ein Die 1602 und ein Wafer 1604 werden gebondet, beispielsweise wie oben beschrieben. Der Die 1602 und der Wafer 1604 weisen ein Die-Substrat 1612 bzw. ein Wafer-Substrat 1620 auf und die Substrate 1612 und 1620 weisen eine oder mehrere aktive Vorrichtungen auf. Eine Die-RDL 1614 und eine Wafer-RDL 1616 sind auf den entsprechenden Substraten 1612 und 1620 angeordnet und umfassen dielektrische Schichten mit leitenden Elementen 1610, die darin angeordnet sind und die teilweise in Kontakt mit den aktiven Vorrichtungen in den entsprechenden Substraten 1612 und 1620 sind. Der Die 1602 und der Wafer 1604 sind zusammen gebondet, so dass die Die-RDL 1614 und die Wafer-RDL 1616 in Kontakt stehen und eine Bond-Grenzfläche 1628 bilden. In einigen Ausführungsformen werden der Die 1602 und der Wafer 1604 durch direktflächiges, Metall-Metall- oder Hybrid-Bonden gebondet, wie oben beschrieben ist. Die Formmasse 1622 ist über dem Die 1602 ausgebildet und erstreckt sich in einigen Ausführungsformen über den Die 1602. Eine Ätzstoppschicht 1606 ist über der Formmasse 1622 ausgebildet.
  • Eine Maske 1608 wird über der Ätzstoppschicht 1606 angeordnet und mit Öffnungen strukturiert, die über einem oder mehreren der leitenden Elemente 1610 angeordnet sind. Durchkontaktierungs-Öffnungen 1618 werden durch die Formmasse 1622 mittels der Maske 1608 geätzt, um den Ort der Durchkontaktierungs-Öffnungen 1618 zu steuern. In einer Ausführungsform erstrecken sich die Durchkontaktierungs-Öffnungen 1618 durch die Formmasse 1622 und Durchkontaktierungs-Öffnungen 1618, die über dem Die-Substrat 1612 angeordnet sind, erstrecken sich durch das Die-Substrat 1612 zu der Die-RDL 1614. Die Durchkontaktierungs-Öffnungen 1618, die an das Die-Substrat 1612 angrenzen und nicht über ihm angeordnet sind, erstrecken sich teilweise durch die Formmasse 1622.
  • 17 ist eine Schnittansicht, die das Ausbilden einer Isolierschicht 1702 zeigt, gemäß einer Ausführungsform. Die Maske 1608 (siehe 16) wird entfernt und eine gleichförmige dielektrische Isolierschicht 1702 wird über der Ätzstoppschicht 1606 ausgebildet. In einer Ausführungsform wird die Isolierschicht 1702 wie oben beschrieben ausgebildet. Die Isolierschicht 1702 erstreckt sich in jede der Durchkontaktierungs-Öffnungen 1618 und bedeckt die Seitenwände der Durchkontaktierungs-Öffnungen 1618 einschließlich der Abschnitte des Die-Substrats 1612, die in den Durchkontaktierungs-Öffnungen 1618 freiliegen. Zusätzlich bedeckt die Isolierschicht 1702 die seitlichen Oberflächen beispielsweise der Die-RDL 1614 und der Formmasse 1622, die an dem Boden der Öffnungen 1618 freiliegen.
  • 18 ist eine Schnittansicht, die das Ausbilden von selbstausrichtenden Abstandhaltern mit reduzierter Höhe 1802 zeigt, gemäß einer Ausführungsform. Die Isolierschicht 1702 (siehe 17) wird in einigen Ausführungsformen wie oben beschrieben geätzt. Die Ätzung legt Abschnitte der seitlichen Oberflächen der Die-RDL 1614 in den Durchkontaktierungs-Öffnungen 1618 zwischen. den Abstandhaltern 1802 frei. Zusätzlich legt für die DurchkontaktierungsÖffnungen 1618, die an die Die-RDL 1616 angrenzen und nicht über ihr angeordnet sind, die Ätzung die Oberfläche der Formmasse 1622 frei, die den Boden der Durchkontaktierungs-Öffnungen 1618 bildet.
  • 19 zeigt eine Schnittansicht einer zweiten Ätzung nach dem Ausbilden der Abstandhalter 1802, gemäß einer Ausführungsform. In einigen Ausführungsformen wird die Isolierschicht 1702 selektiv geätzt, wie oben mit Bezug auf 8 beschrieben ist. Die Durchkontaktierungs-Öffnungen 1618 werden zu den darunter liegenden leitenden Elementen 1610 in den RDLs 1614 und 1616 erweitert, was eine obere Fläche der leitenden Elemente 1610 freilegt. In einer solchen Ausführungsform erstrecken sich die Abstandhalter 1802 nur teilweise durch die Durchkontaktierungs-Öffnungen 1618, wobei untere Flächen der Abstandhalter 1802 auf der Die-RDL 1614 oder in der Formmasse 1622 angeordnet sind. Die Abstandhalter 1802 sind jedoch in den Durchkontaktierungs-Öffnungen 1618 auf den Seitenwänden des Die-Substrats 1612 angeordnet, wobei sie das Die-Substrat 1612 von den Durchkontaktierungs-Öffnungen 1618 und nachfolgend ausgebildeten Durchkontaktierungen elektrisch isolieren. Es wurde herausgefunden, dass die selbstausrichtenden Abstandhalter mit reduzierter Höhe 1802 es ermöglichen, dass sowohl die Die-RDL als auch die RDLs 1614 und 1616 mit einer einzigen Maske geätzt werden. Die Abstandhalter 1802 maskieren die Seitenwände der Die-RDL 1614 während der zweiten Ätzung. Die sich ergebenden Durchkontaktierungs-Öffnungen 1618 haben einen kleineren Abschnitt mit Seitenwänden, die im Wesentlichen planar, plan, eben oder an den inneren Flächen der Abstandhalter 1802 ausgerichtet sind. In einigen Ausführungsformen, in denen sich die Formmasse 1622 über die obere Fläche des Die-Substrats 1612 erstreckt, erstrecken sich die Abstandhalter 1802 von etwa der Bodenfläche des Die-Substrats 1612 zu der oberen Fläche der Formmasse 1622 oder darüber hinaus.
  • 20 zeigt eine Schnittansicht des Ausbildens der Durchkontaktierungen 2002, gemäß einer Ausführungsform. In einigen Ausführungsformen werden die Durchkontaktierungen 2002 in den Durchkontaktierungs-Öffnungen 1618 ausgebildet (siehe 17), wie oben mit Bezug auf 11 beschrieben ist. Die Durchkontaktierungen 2002 sind von dem Die-Substrat 1612 durch die Abstandhalter 1802 isoliert und erstrecken sich von der oberen Fläche des Gehäuses durch das Die-Substrat 1612 zu den leitenden Elementen 1610 in den RDLs 1614 und 1616.
  • Während die beschriebenen Ausführungsformen so beschrieben sind, dass sie Abstandhalter mit reduzierter Höhe 1802 aufweisen, die die Durchkontaktierungen 2002 von dein Die-Substrat 1612 isolieren, sind die Ausführungsformen nicht auf die beschriebenen Elemente eingeschränkt. In einigen Ausführungsformen sind die Abstandhalter mit reduzierter. Höhe 1802 beispielsweise in dem Wafer-Substrat 1620 angeordnet, wobei sich die Durchkontaktierungen 2002 von der Wafer-Seite des Gehäuses zu den RDLs 1614 und 1616 erstrecken.
  • 21 bis 29 zeigen Schnittansichten von Verfahrens-Zwischenschritten beim Ausbilden einer Chip-auf-Wafer-Struktur mittels eines Dual-Damascene-Via-Last-Verfahrens, gemäß einer Ausführungsform. 21 zeigt eine Schnittansicht zum Ausbilden einer Formmasse 2116 über einem Die 2102, der mit einem Wafer 2104 gebondet ist, gemäß einer Ausführungsform. Der Die 2102 und der Wafer 2104 weisen ein Die-Substrat 2106 bzw. ein Wafer-Substrat 2112 auf, die eine oder mehrere aktive Vorrichtungen aufweisen. Eine Die-RDL 2108 und eine Wafer-RDL 2114 sind auf den Substraten 2106 bzw. 2112 angeordnet und umfassen dielektrische Schichten mit leitenden Elementen 2110, die darin angeordnet sind und die teilweise in Kontakt mit den aktiven Vorrichtungen in den entsprechenden Substraten 2106 und 2112 sind. Der Die 2102 und der Wafer 2104 werden wie oben beschrieben gebondet, so dass die Die-RDL 2108 und die Wafer-RDL 2114 in Kontakt stehen und eine Bond-Grenzfläche 2118 bilden. Die Formmasse 2116 wird über dem Die 2102 und dem Wafer 2104 wie oben beschrieben ausgebildet und erstreckt sich in einigen Ausführungsformen über den Die 2102 hinaus.
  • 22 zeigt eine Schnittansicht des Ausbildens einer ersten Maske 2202 auf dem Gehäuse, gemäß einer Ausführungsform. In einer solchen Ausführungsform wird die erste Maske 2202 über der Formmasse 2116 ausgebildet und strukturiert, um Öffnungen 2204 auszubilden. Die erste Maske 2202 ist in einigen Ausführungsformen ein Photoresist, das abgeschieden, belichtet und entwickelt wird. Die Öffnungen 2204 in der ersten Maske 2202 sind über leitenden Elementen 2110 in den RDLs 2108 und 2114 ausgerichtet. Es wurde herausgefunden, dass eine Dual-Damascene-Technik zum Ausbilden von Durchkontaktierungs-Öffnungen es ermöglicht, dass eine Ätzstoppschicht und das zugehörige Ätzen der Ätzstoppschicht wegfallen. In einer solchen Ausführungsform ist die erste Maske 2202 auf der Formmasse 2116 angeordnet.
  • 23 zeigt eine Schnittansicht des Ätzens des Die-Substrats 2106, gemäß einer Ausführungsform. Durchkontaktierungs-Öffnungen 2302 werden durch die Formmasse 2116 und durch das Die-Substrat 2106 ausgebildet, um die RDL 2108 freizulegen. In einer Ausführungsform werden die Durchkontaktierungs-Öffnungen 2302 wie oben beschrieben geätzt. Die Durchkontaktierungs-Öffnungen 2302, die angrenzend an das Die-Substrat 2106 liegen und nicht über ihm angeordnet sind, erstrecken sich teilweise durch die Formmasse 2116
  • 24 zeigt eine Schnittansicht des Aufbringens einer zweiten Maske 2402, gemäß einer Ausführungsform. In einigen Ausführungsformen wird, nach der Ätzung der Durchkontaktierungs-Öffnungen 2302 durch das Die-Substrat 2106, die erste Maske 2202 entfernt. Eine zweite Maske 2402 wird über dem Substrat ausgebildet und erstreckt sich in die Durchkontaktierungs-Öffnungen 2302. In einigen Ausführungsformen ist die zweite Maske 2402 ein Photoresist, das beispielsweise durch Rotationsbeschichtung, Spritzbeschichtung oder Ähnliches abgeschieden wird.
  • 25 zeigt eine Schnittansicht des Strukturierens der zweiten Maske 2402, gemäß einer Ausführungsform. In einigen Ausführungsformen wird die zweite Maske 2402 belichtet und entwickelt, um die zweite Maske 2402 mit zweiten Maskenöffnungen 2502 zu strukturieren. In einigen Ausführungsformen sind die zweiten Maskenöffnungen 2502 breiter als die Durchkontaktierungs-Öffnungen 2302 nach dem ersten Ätzen, wobei die zweiten Maskenöffnungen 2502 über den Durchkontaktierungs-Öffnungen 2302 angeordnet sind. Zusätzlich definieren in einigen Ausführungsformen die zweiten Maskenöffnungen 2502 Öffnungen für Metallleitungen, die sich seitlich von den Durchkontaktierungs-Öffnungen erstrecken, um elektrische Verbindungen zu Durchkontaktierungen herzustellen, die nachfolgend in unteren Abschnitten der Durchkontaktierungs-Öffnungen 2302 ausgebildet werden.
  • 26 zeigt eine Schnittansicht zum Ätzen der RDLs 2108 und 2114, gemäß einer Ausführungsform. Die RDLs 2108 und 2114 werden geätzt und die zweite Maske 2402 wird entfernt. In einigen Ausführungsformen wird ein zeitgesteuertes Ätzverfahren verwendet, so dass das Ätzverfahren auf eine vorbestimmte Tiefe ätzt. Das Ätzen mit der zweiten Maske führt dazu, dass obere Abschnitte der Durchkontaktierungs-Öffnungen 2302 eine Breite haben, die breiter als die unteren Abschnitte der Durchkontaktierungs-Öffnungen 2302 ist. Die zeitgesteuerte Ätzung steuert die Tiefe der oberen Abschnitte der Durchkontaktierungs-Öffnungen 2302 und führt dazu, dass die unteren Abschnitte der Durchkontaktierungs-Öffnungen 2302 nach unten erweitert werden, um die darunter liegenden leitenden Elemente 2110 freizulegen.
  • 27 ist eine Schnittansicht, die das Ausbilden einer Isolierschicht 2702 zeigt, gemäß einer Ausführungsform. Eine gleichförmige dielektrische Isolierschicht 2702 wird über der Formmasse 2116 ausgebildet und erstreckt sich in die Durchkontaktierungs-Öffnungen 2302. In einer Ausführungsform wird die Isolierschicht 2702 wie oben beschrieben ausgebildet. Die Isolierschicht 2702 erstreckt, sich in jede der Durchkontaktierungs-Öffnungen 2302 und bedeckt die Seitenwände der Durchkontaktierungs-Öffnungen 2302 einschließlich der Abschnitte des Die-Substrats 2106, die in den Durchkontaktierungs-Öffnungen 2302 freiliegen.
  • 28 ist eine Schnittansicht, die das Ausbilden von selbstausrichtenden Abstandhaltern 2802 zeigt, gemäß einer Ausführungsform. In einigen Ausführungsformen wird die Isolierschicht 2702 (siehe 27) wie oben beschrieben geätzt, was die seitlichen Abschnitte der Isolierschicht 2702 entfernt und die Abstandhalter 2802 auf den Seitenwänden der Durchkontaktierungs-Öffnungen 2302 belässt. Die Abstandhalter 2802 isolieren das Die-Substrat 2106 von den Durchkontaktierungs-Öffnungen 2302 und legen Abschnitte der oberen Flächen der leitenden Elemente 2110 frei. In einigen Dual-Damascene-Ausführungsformen werden getrennte Abstandhalter 2802 in den oberen und den unteren Abschnitten der Durchkontaktierungs-Öffnungen 2302 ausgebildet, wobei die oberen und die unteren Abstandhalter 2802 von einander seitlich getrennt sind und eine seitliche Oberfläche der Formmasse 2116 freigelegt wird. Zusätzlich erstrecken sich die unteren Abstandhalter 2802 von leitenden Elementen 2110 in den RDLs 2108 und 2114 über dem Die-Substrat 2106 in die Formmasse 2116.
  • 29 ist eine Schnittansicht, die das Ausbilden von Durchkontaktierungen 2902 in den Durchkontaktierungs-Öffnungen 2302 zeigt, gemäß einer Ausführungsform. In einigen Ausführungsformen werden die Durchkontaktierungen 2902 wie oben beschrieben ausgebildet. Die Durchkontaktierungen 2902 sind von dem Die-Substrat 2106 durch die Abstandhalter 2802 isoliert und erstrecken sich von der oberen Fläche der Formmasse 2116 zu den leitenden Elementen 2110. In einigen Ausführungsformen erstrecken sich die oberen Abschnitte der Durchkontaktierungen 2902 seitlich durch den oberen Abschnitt der Formmasse 2116, wodurch sie eine erste Schicht für eine obere RDL in der Formmasse 2116 bilden. Das Ausbilden der Abstandhalter 2802 nach dem zweiten Ätzen erlaubt es, dass die Abstandhalter in den Durchkontaktierungs-Öffnungen 2302 in der vollen Höhe ausgebildet werden. In einigen Ausführungsformen werden eine Sperrschicht, eine Keimschicht und eine Metallschicht in den Durchkontaktierungs-Öffnungen 2302 ausgebildet und dann durch CMP oder Ähnliches reduziert. Somit können getrennte Schritte zum Ausbilden der leitenden Elemente der ersten Schicht der oberen RDL in das Verfahren zum Ausbilden der Durchkontaktierungen integriert werden, was die Kosten senkt und den Durchsatz erhöht.
  • 30 bis 35 zeigen Schnittansichten von Verfahrens-Zwischenschritten beim Ausbilden einer Chip-auf-Wafer-Struktur mit mehreren Gruppen von Durchkontaktierungen, die durch das Via-Last-Verfahren ausgebildet werden, was es erlaubt, dass drei oder mehr Dies in einem 3D-Chip-auf-Wafer-auf-Substrat-Gehäuse gestapelt werden. Es wurde herausgefunden, dass das Via-Last-Verfahren verwendet werden kann, um Verbindungen zwischen Chips für gestapelte Dies mit einem Mittenabstand bereitzustellen, der 10 μm oder weniger beträgt, und den verbesserten Mittenabstand ohne Lötkugeln oder Mikro-Bondhügel zwischen den gestapelten Chips bereitzustellen. Zusätzlich erlaubt das Via-Last-Verfahren, dass Dies direkt gebondet werden, ohne dass es erforderlich wäre, dass Metall-Pads in den gebondeten RDLs während des Bonding-Verfahrens in Kontakt stehen. Das Via-Last-Verfahren erlaubt es weiter, dass Dies von unterschiedlicher Breite ohne zusätzliche Verfahrensschritte gestapelt werden, da das Via-Last-Verfahren Durchkontaktierungen durch die Formmasse in den gleichen Verfahrensschritten ausbilden kann wie Durchkontaktierungen durch die gestapelten Dies, und es erlaubt, dass Fan-Out-Layouts für Durchkontaktierungen verwendet werden.
  • 30 zeigt eine Schnittansicht eines anfänglichen Schritts zum Ausbilden eines Gehäuses 3000 mit mehreren Schichten von Durchkontaktierungen, gemäß einer Ausführungsform. Anfänglich ist ein erster Die 3002 vorgesehen. Ein oder mehrere zweite Dies 3008 werden auf dem ersten Die 3002 befestigt. Der erste Die 3002 weist ein erstes Substrat 3004 mit einer ersten RDL 3006 auf und die zweiten Dies 3008 weisen jeweils zweite Substrate 3010 und zweite RDLs 3012 auf. Leitende Elemente 3014 sind in den RDLs 3006 und 3012 angeordnet und sind mit den entsprechenden Substraten 3004 und 3010 elektrisch verbunden. In einigen Ausführungsformen werden die zweiten Dies 3008 mit dem ersten Die 3002 durch eine direktflächige Bonding-Technik gebondet. In einigen Ausführungsformen weisen die zweiten Dies 3008 die zweiten RDLs 3012 beispielsweise so auf, dass sie mit der ersten RDL 3006 mittels eines Oxid-Oxid-Bonds gebondet sind. In anderen Ausführungsformen werden die zweiten Dies 3008 mit dem ersten Die 3002 durch einen Klebstoff, mittels einer Hybrid-Bonding-Technik oder einer anderen Bonding-Technik gebondet.
  • Während die Ausführungsformen, die hier beschrieben sind, zwei zweite Dies 3008 zeigen, die mit einem einzelnen ersten Die 3002 gebondet sind, sind die Ausführungsformen nur beispielhaft und nicht einschränkend. In anderen Ausführungsformen wird beispielsweise ein einziger zweiter Die 3008 mit einem einzigen ersten Die 3002 oder mehreren ersten Dies 3002 gebondet. Zusätzlich sind die zweiten Dies 3008 so beschrieben, dass sie schmaler als der erste Die 3002 sind, was einen Abstand über der ersten RDL 3006 belässt, der nicht durch irgendeinen der zweiten Dies 3008 bedeckt ist. Die Breiten und Anordnungen der zweiten Dies 3008 mit Bezug auf den ersten Die 3002 sind jedoch so gezeigt, dass sie eine Fan-Out-Anordnung zeigen, und sollen nicht einschränkend wirken.
  • Eine erste Formmasse 3016 wird über dem ersten Die 3002 und den zweiten Dies 3008 ausgebildet. In einer Ausführungsform wird die erste Formmasse 3016, wie oben mit Bezug auf 3, 16 oder 21 beschrieben, ausgebildet. In einigen Ausführungsformen erstreckt sich die Formmasse 3016 über die zweiten Dies 3008 und füllt den Bereich zwischen den zweiten Dies 3008 und dem Bereich über dem ersten Die 3002, der an die zweiten Dies angrenzt. In anderen Ausführungsformen wird die erste Formmasse 3016 planarisiert, so dass sie mit den oberen Flächen des zweiten Substrats 2010 etwa auf einer Ebene oder planar ist.
  • 31 zeigt eine Schnittansicht zum Ausbilden von ersten Durchkontaktierungen 3102 durch die zweiten Dies 3008 zu der ersten RDL 3006 und den zweiten RDLs 3012, gemäß einigen Ausführungsformen. Mehrere der einzelnen ersten Durchkontaktierungen 3102A...3102F werden zur Bequemlichkeit gemeinsam als erste Durchkontaktierungen 3102 bezeichnet. Die ersten Durchkontaktierungen 3102 sind hier so gezeigt, dass sie durch eine Dual-Damascene-Via-Last-Technik ausgebildet werden, wie in 21–29 gezeigt ist, eine andere Via-Last-Technik kann jedoch verwendet werden, um die Durchkontaktierungen 3102 auszubilden. In einigen Ausführungsformen werden die ersten Durchkontaktierungen 3102 beispielsweise mit vollen Abstandhaltern gemäß den Ausführungsformen ausgebildet, die in 1 bis 15 beschrieben sind, oder mit Abstandhaltern mit reduzierter Höhe gemäß den Ausführungsformen, die in 16 bis 20 beschrieben sind.
  • Erste Durchkontaktierungen 3102 werden durch die zweiten Dies 3008 zu leitenden Elementen 3014 in den RDLs 3006 und 3012 ausgebildet, die die ersten Durchkontaktierungen 3102 mit dem ersten Substrat 3004 oder den zweiten Substraten 3010 elektrisch verbinden. In einigen Ausführungsformen verbindet eine erste Durchkontaktierung 3102 das erste Substrat 3004 mit einem der zweiten Substrate 3010. Die erste Durchkontaktierung 3102D ist beispielsweise sowohl mit einem leitenden Element 3014 in einem der zweiten RDLs 3012 als auch mit einem leitenden Element 3014 in der ersten RDL 3006 verbunden, was Verbindungen zwischen Chips zwischen dem ersten Die 3002 und dem zweiten Die 3008 herstellt. Zusätzlich erstreckt sich in einigen Ausführungsformen eine erste Durchkontaktierung 3102F durch die an die zweiten Dies 3008 angrenzende erste Formmasse 3016 zu einem leitenden Element 3014 in der ersten RDL 3006. In einigen Ausführungsformen weist eine erste Durchkontaktierung 3102E einen Abschnitt auf, der sich seitlich durch die erste Formmasse 3016 in einer Fan-Out-Anordnung erstreckt.
  • 32 zeigt eine Schnittansicht des Befestigens eines dritten Dies 3202 auf dem Gehäuse 3000, gemäß machen Ausführungsformen. Der dritte Die 3202 weist ein drittes Substrat 3204 und eine dritte RDL 3206 auf und ist über den zweiten Dies 3008 befestigt. Die dritte RDL 3206 weist ein oder mehrere leitende Elemente 3104 auf, die mit dem dritten Substrat 3204 verbunden sind. In Ausführungsformen, in denen die erste Formmasse 3016 sich über die zweiten Dies 3008 erstreckt, ist der dritte Die 3202 auf der oberen Fläche der ersten Formmasse 3016 befestigt, und in Ausführungsformen, in denen die zweiten Dies 3008 durch die erste Formmasse 3016 freiliegen, ist der dritte Die 3202 auf den zweiten Dies 3008 und der oberen Fläche der ersten Formmasse 3016 befestigt. Der dritte Die 3202 ist an dem Gehäuse mit einem Die-Befestigungs-Film (DAF), einem Klebstoff, durch direktflächiges Bonden oder einem anderen Verfahren befestigt. Eine zweite Formmasse 3208 wird um den dritten Die 3202 ausgebildet und wird in einigen Ausführungsformen, wie oben für die erste Formmasse 3106 beschrieben, ausgebildet. In anderen Ausführungsformen wird die zweite Formmasse 3208 um den dritten Die 3202 ausgebildet, bevor der dritte Die 3202 an dem Gehäuse 3000 befestigt wird.
  • Der dritte Die 3202 ist so gezeigt, dass er direkt auf der oberen Fläche der ersten Formmasse 3106 befestigt ist; die Ausführungsformen sind jedoch nicht auf eine solche Struktur beschränkt. In anderen Ausführungsformen werden eine oder mehrere Zwischenschichten (nicht gezeigt) über dem Gehäuse 300 ausgebildet, bevor der dritte Die 3202 daran befestigt wird. Eine dielektrische Schicht, eine Schutzschicht, eine Passivierungsschicht oder eine andere Schicht werden beispielsweise über der ersten Formmasse 3016 oder den zweiten Dies 3008 ausgebildet, wobei der dritte Die 3202 an den Zwischenschichten befestigt wird.
  • 33 zeigt eine Schnittansicht des Ausbildens von zweiten Durchkontaktierungen 3302 durch den dritten Die 3202 und die zweite Formmasse 3208, gemäß einigen Ausführungsformen. Mehrere der einzelnen zweiten Durchkontaktierungen 3302A...3302G werden zur Bequemlichkeit gemeinsam als zweite Durchkontaktierungen 3302 bezeichnet. Ähnlich zu den ersten Durchkontaktierungen 3102 sind die zweiten Durchkontaktierungen 3302 hier so gezeigt, dass sie durch eine Dual-Damascene-Via-Last-Technik ausgebildet werden, aber in anderen Ausführungsformen werden sie durch eine Technik mit Abstandhaltern mit voller Höhe oder Abstandhaltern mit reduzierter Höhe ausgebildet. Zusätzlich werden, während die ersten Durchkontaktierungen 3102 und zweiten Durchkontaktierungen 3302 so gezeigt sind, dass sie durch die gleiche Technik ausgebildet werden, die verschiedenen Schichten von Durchkontaktierungen in einigen Ausführungsformen mittels unterschiedlicher Techniken zum Ausbilden von Durchkontaktierungen ausgebildet.
  • In einigen Ausführungsformen erstrecken sich eine oder mehrere der zweiten Durchkontaktierungen 3302 durch das dritte Substrat 3204, um leitende Elemente 3104 in der dritten RDL 3206 zu kontaktieren. Zweite Durchkontaktierungen 3302D und 3302E erstrecken sich beispielsweise zu leitenden Elementen 3104 in der dritten RDL 3206, um beispielsweise Strom- oder Kommunikationsverbindungen zwischen dem dritten Substrat 3204 und einem nachfolgend ausgebildeten externen Anschlussteil bereitzustellen. In einem solchen Beispiel enden die zweiten Durchkontaktierungen 3302D und 3302E in der dritten RDL 3206 und sind sie von der ersten Formmasse 3016 isoliert. Dies erlaubt es, dass eine erste Durchkontaktierung 3102 unter einer zweiten Durchkontaktierung 3302 liegt, ohne dass sie die zweite Durchkontaktierung 3302 kontaktiert. Die erste Durchkontaktierung 3102D stellt beispielsweise Verbindungen zwischen Chips zwischen dem ersten Die 3002 und einem zweiten Die 3008 bereit, erfordert aber keine Verbindungen mit einem externen Anschlussteil und kann unter einer zweiten Durchkontaktierung 3302D ausgerichtet sein, die in der dritten RDL 3206 endet. Somit ist die erste Durchkontaktierung 3102D von den zweiten Durchkontaktierungen 3302 elektrisch isoliert. In einem anderen Beispiel erstreckt sich eine erste Durchkontaktierung 3102E seitlich von unter einer zweiten Durchkontaktierung 3302E, die in der dritten RDL 3206 endet. Eine andere zweite Durchkontaktierung 3302, etwa die zweite Durchkontaktierung 3302F, stellt Verbindungen zwischen der ersten Durchkontaktierung 3102E und einem nachfolgend ausgebildeten externen Anschlussteil her.
  • Zusätzlich erstrecken sich in einigen Ausführungsformen eine oder mehrere der zweiten Durchkontaktierungen 3302 durch die dritte RDL 3206, um die oberen Flächen der ersten Durchkontaktierungen 3102 zu kontaktieren. Die zweite Durchkontaktierung 3302B erstreckt sich beispielsweise durch die dritte RDL 3206 und kontaktiert die obere Fläche der ersten Durchkontaktierung 3102B, um beispielsweise Strom- oder Kommunikationsverbindungen zwischen dem ersten Substrat 3004 und einem nachfolgend ausgebildeten externen Anschlussteil bereitzustellen.
  • In einigen Ausführungsformen kontaktieren eine oder mehrere der zweiten Durchkontaktierungen 3302 ein leitendes Element 3104 in der dritten RDL 3206 und eine erste Durchkontaktierung 3102. Somit können Kommunikationsverbindungen zwischen dem dritten Substrat 3204 und dem ersten Substrat 3004 oder dem zweiten Substrat 3010 bereitgestellt werden. Die zweite Durchkontaktierung 3302A kontaktiert beispielsweise ein leitendes Element 3104 in der dritten RDL 3706 und erstreckt sich durch das leitende Element 3104, um die erste Durchkontaktierung 3102A zu kontaktieren. Die erste Durchkontaktierung 3102A kontaktiert ein leitendes Element 3104 in der zweiten RDL 3012, das wiederum mit dem zweiten Substrat 3010 verbunden ist. Ähnlich kontaktiert die zweite Durchkontaktierung 3302C ein leitendes Element 3104 in der dritten RDL 3206 und erstreckt sie sich durch das leitende Element 3104, um die erste Durchkontaktierung 3102C zu kontaktieren. Die erste Durchkontaktierung 3102C kontaktiert ein leitendes Element 3104 in der ersten RDL 3006, das wiederum mit dem ersten Substrat 3004 verbunden ist. Somit werden Verbindungen zwischen Chips zwischen dem dritten Substrat 3204 und entweder dem ersten Substrat 3004 oder dem zweiten Substrat 3010 durch die ersten Durchkontaktierungen 3102 und die zweiten Durchkontaktierungen 3302 bereitgestellt.
  • In einigen Ausführungsformen ist der erste Die 3002 breiter als der dritte Die 3202. In solchen Ausführungsformen ist ein Abschnitt der zweiten Formmasse 3208 über der ersten Formmasse 3016 angeordnet, der an den dritten Die 3202 angrenzt. Zweite Durchkontaktierungen 3302 sind durch den Abschnitt der zweiten Formmasse 3208 ausgebildet, der an den dritten Die 3202 angrenzt. In einigen Ausführungsformen erstreckt sich eine zweite Durchkontaktierung 3302G beispielsweise durch die zweite Formmasse 3208, um die obere Fläche einer Standard- oder vertikalen ersten Durchkontaktierung 3102F zu kontaktieren, die sich in die erste RDL 3006 erstreckt und ein leitendes Element 3104 kontaktiert. In einem anderen Beispiel erstreckt sich eine zweite Durchkontaktierung 3302F durch die zweite Formmasse 3208, um die obere Fläche des Abschnitts der ersten Durchkontaktierung 3102E zu kontaktieren, die sich seitlich durch die erste Formmasse 3016 in einer Fan-Out-Anordnung erstreckt. Somit können dem ersten Die oder dem zweiten Die 3008 Strom- oder Datenverbindungen bereitgestellt werden, ohne dass die zweite Durchkontaktierung 3102 durch den dritten Die 3202 läuft. Eine solche Anordnung wird beispielsweise verwendet, wenn der dritte Die 3202 schmaler als der erste Die 3002 ist.
  • Zusätzlich erstrecken sich, obwohl der dritte Die 3202 hier so gezeigt ist, dass er die gleiche Breite wie die zweiten Dies 3008 hat, die zweiten Dies 3008 in einigen Ausführungsformen über die Ränder des dritten Dies 3202 hinaus. In einer solchen Ausführungsform sind die zweiten Durchkontaktierungen 3302 direkt über den zweiten Dies 3008 angeordnet. Die zweiten Dies 3302 erstrecken sich durch die zweite Formmasse 3208, um die ersten Durchkontaktierungen 3102 zu kontaktieren, die sich vertikal durch die zweiten Dies 3008 erstrecken. Alternativ ist in anderen Ausführungsformen der dritte Die 3202 breiter als die zweiten Dies 3008 und erstreckt er sich über den Rand der zweiten Dies 3008 hinaus. In solchen Ausführungsformen sind eine oder mehrere zweite Durchkontaktierungen 3302 seitlich angrenzend oder außerhalb der Ränder der zweiten Dies 3008 angeordnet und erstrecken sich durch den dritten Die 3202, um eine erste Durchkontaktierung 3102 zu kontaktieren, die sich durch einen Abschnitt der ersten Formmasse 3016 erstreckt, der an die zweiten Dies 3008 angrenzt. Zusätzlich wird in einigen Ausführungsformen eine Fan-Out-Anordnung verwendet, wobei jede der ersten Durchkontaktierungen 3102 und der zweiten Durchkontaktierungen 3302 sich durch ein Substrat erstrecken. In einer solchen Ausführungsform haben der erste Die 3002, die zweiten Dies 3008 und der dritte Die 3202 Ränder, die im Wesentlichen an einander ausgerichtet sind, wobei die Durchkontaktierungen 3102F/3302G oder 3302F fehlen.
  • Während das Gehäuse 3000, das hier gezeigt ist, drei Schichten von Dies zeigt, ist das Gehäuse 3000 nicht auf solche Ausführungsformen eingeschränkt. In anderen Ausführungsformen sind eine oder mehrere zusätzliche Schichten über dem dritten Die 3202 ausgebildet, wobei zusätzliche Durchkontaktierung sich durch jede der Schichten erstrecken, um Durchkontaktierungen in den darunter liegenden Schichten zu kontaktieren. Des Weiteren werden in einigen Ausführungsformen Durchkontaktierungen durch sowohl die Oberseite als auch die Unterseite des Gehäuses 3000 ausgebildet. In solchen Ausführungsformen werden zusätzliche Schichten mit zusätzlichen Dies auf beiden Seiten des Gehäuses ausgebildet.
  • 34 zeigt eine Schnittansicht des Ausbildens einer oberen RDL 3402 über der zweiten Formmasse 3208, gemäß machen Ausführungsformen. In einigen Ausführungsformen werden die obere RDL 3402, eine Schutzschicht 3406 und Anschlussteile 3408 mittels eines Verfahrens ausgebildet, das dem ähnelt, das oben mit Bezug auf 12–15 beschrieben ist. Die obere RDL 3402 weist obere dielektrische RDL-Schichten 3404 auf, wobei ein oder mehrere oberer leitende RDL-Elemente 3410 eine oder mehrere der zweiten Durchkontaktierungen 3302 mit den Anschlussteilen 3408 verbinden. Die Schutzschicht 3406 ist über der oberen RDL 3402 angeordnet, wobei sich die Anschlussteile 3408 durch Öffnungen in der Schutzschicht 3406 erstrecken, um die oberen leitenden RDL-Elemente 3410 zu kontaktieren. Die Anschlussteile 3408 sind mit den zweiten Durchkontaktierungen 3302 elektrisch verbunden, wobei sie Strom- oder Datenverbindungen zu dem ersten Die 3002 durch die Durchkontaktierungs-Paare 3302B/3102B oder 3102F/3302G, zu den zweiten Dies 3008 durch die Durchkontaktierungs-Paare 3102E/3302F oder zu dem dritten Die 3202 mit den Durchkontaktierungen 3302D oder 3302E bereitstellen.
  • In einigen Ausführungsformen sind zweite Durchkontaktierungen 3302, die Verbindungen zwischen Chips zwischen dem dritten Die 3202 und dem ersten Die 3002 oder den zweiten Dies 3008 bereitstellen, elektrisch von den Anschlussteilen 3408 isoliert, während die zweiten Durchkontaktierungen 3302, die Strom- oder Datenverbindungen zu den Dies 3002, 3008 oder 3202 bereitstellen, mit den Anschlussteilen 3408 elektrisch verbunden sind. Die zweite Durchkontaktierung 3302A kontaktiert beispielsweise ein leitendes Element 3104 in der dritten RDL 3206 und die erste Durchkontaktierung 3102A. Die erste Durchkontaktierung 3102 kontaktiert wiederum ein leitendes Element 3104 in der zweiten RDL 3012. Somit sind Verbindungen zwischen Chips zwischen dem dritten Die 3202 und dem zweiten Die 3008 durch die zweite Durchkontaktierung 3302A und die erste Durchkontaktierung 3102A hergestellt. In einem solchen Beispiel ist die zweite Durchkontaktierung 3302 nicht mit einem Anschlussteil 3408 verbunden und ist sie an einer oberen Fläche durch die oberen dielektrischen RDL-Schichten 3404 elektrisch isoliert.
  • Indem einige der zweiten Durchkontaktierungen 3302 von den Anschlussteilen 3408 isoliert sind, ist kein leitendes RDL-Element 3410 über oder in Kontakt mit einigen der zweiten Durchkontaktierungen 3302 nötig. Somit ist der Mittenabstand („Pitch”) oder die Anordnung der Anschlussteile 3408 in einigen Ausführungsformen anders als der Mittenabstand oder die Anordnung der zweiten Durchkontaktierungen 3302. Zusätzlich erstrecken sich manche der oberen leitenden RDL-Elemente 3410 seitlich über die zweiten Durchkontaktierungen 3302 hinaus, die von den Anschlussteilen 3408 isoliert sind.
  • 35 zeigt eine Schnittansicht des Befestigens des Gehäuses 3000 auf einem zweiten Gehäuse 3502, gemäß einigen Ausführungsformen. Das Gehäuse 3000 wird durch die Anschlussteile 3408 an dem zweiten Gehäuse 3502 befestigt, das ein Substrat, ein Die, eine PCB, ein Chip oder eine andere Oberfläche sein kann. In einigen Ausführungsformen weist das zweite Gehäuse 3502 ein oder mehrere Anschlussteile 3504 auf, die den Anschlussteilen 3408 gegenüberliegen. Zusätzlich wird in einigen Ausführungsformen eine Wärmeableitvorrichtung, etwa eine Wärmesenke 3506, an dem Gehäuse 3000 durch eine Haftschicht 3508 oder ein anderes Verbindungsmaterial oder einen thermischen Klebstoff befestigt. Zusätzlich werden, obwohl sie nicht gezeigt sind, zusätzliche Dies in einigen Ausführungsformen auf dem zweiten Gehäuse 3502 befestigt und stehen sie in elektrischem Kontakt mit dem Gehäuse 3000 durch das zweite Gehäuse.
  • Somit umfasst ein Gehäuse gemäß einer Ausführungsform einen ersten Die, der eine erste Umverteilungsschicht (RDL) aufweist, die auf einer ersten Seite eines ersten Substrat angeordnet ist, und einen zweiten Die, der eine zweite RDL aufweist, die auf einer ersten Seite eines zweiten Substrats angeordnet ist. Die erste RDL ist mit der zweiten RDL gebondet. Ein dritter Die weist eine dritte RDL auf, die auf einer ersten Seite eines dritten Substrats angeordnet ist. Der dritte Die ist über dem zweiten Die befestigt, wobei der zweite Die zwischen dem ersten Die und dem dritten Die angeordnet ist. Erste Durchkontaktierungen erstrecken sich durch das zweite Substrat und sind elektrisch von ihm isoliert, wobei die ersten Durchkontaktierungen jeweils ein leitendes Element in der ersten RDL oder der zweiten RDL kontaktieren. Zweite Durchkontaktierungen erstrecken sich durch das dritte Substrat und sind elektrisch von ihm isoliert, wobei die zweiten Durchkontaktierungen jeweils ein leitendes Element in der dritten RDL oder eine der ersten Durchkontaktierungen kontaktieren.
  • Gemäß einer anderen Ausführungsform umfasst ein Gehäuse einen ersten Die, der eine erste Umverteilungsschicht (RDL) aufweist, die auf einem ersten Substrat angeordnet ist, und einen zweiten Die, der eine zweite RDL aufweist, die auf einem zweiten Substrat angeordnet ist. Der zweite Die ist über dem ersten Die angeordnet, wobei die zweite RDL mit der ersten RDL gebondet ist. Eine erste Formmasse ist über dem ersten Die und um den zweiten Die herum angeordnet. Ein dritter Die weist eine dritte RDL auf, die auf einem dritten Substrat angeordnet ist, wobei der dritte Die über der ersten Formmasse angeordnet ist. Eine zweite Formmasse ist über der ersten Formmasse und um den dritten Die herum angeordnet. Erste Durchkontaktierungen erstrecken sich durch das zweite Substrat und kontaktieren jeweils mindestens ein leitendes Element in der ersten RDL oder der zweiten RDL. Erste Abstandhalter isolieren die ersten Durchkontaktierungen elektrisch von dem zweiten Substrat. Zweite Durchkontaktierungen erstrecken sich durch das dritte Substrat und kontaktieren jeweils ein leitendes Element in der dritten RDL oder eine der ersten Durchkontaktierungen. Zweite Abstandhalter isolieren die zweiten Durchkontaktierungen elektrisch von dem dritten Substrat.
  • Ein Verfahren gemäß einer Ausführungsform umfasst das Bereitstellen eines ersten Dies, der eine erste Umverteilungsschicht (RDL) aufweist, die auf einem ersten Substrat angeordnet ist, wobei die erste RDL eine erste Oxidschicht umfasst, und das Bereitstellen eines zweiten Dies, der eine zweite RDL aufweist, die auf einem zweiten Substrat angeordnet ist, wobei die zweite RDL eine zweite Oxidschicht umfasst. Der erste Die ist mit dem zweiten Die gebondet, indem die erste Oxidschicht mit der zweiten Oxidschicht durch ein Oxid-Oxid-Bond gebondet wird. Erste Öffnungen werden in dem zweiten Die ausgebildet, nachdem der erste Die mit dem zweiten Die gebondet wurde. Die ersten Öffnungen erstrecken sich durch das zweite Substrat und legen erste leitende Elemente in der ersten RDL oder der zweiten RDL frei. Erste Durchkontaktierungen werden in den ersten Öffnungen ausgebildet, wobei die ersten Durchkontaktierungen sich durch das zweite Substrat erstrecken und jeweils ein zugehöriges der ersten leitenden Elemente kontaktieren. Die ersten Durchkontaktierungen sind elektrisch von dem zweiten Substrat isoliert. Ein dritter Die wird über dem zweiten Die befestigt, wobei der dritte Die eine dritte RDL aufweist, die auf einem dritten Substrat angeordnet ist. Zweite Öffnungen werden in dem dritten Die bereitgestellt, nachdem der dritte Die über dem zweiten Die befestigt wurde. Die zweiten Öffnungen erstrecken sich jeweils durch das dritte Substrat und legen entweder eine der ersten Durchkontaktierungen oder ein zweites leitendes Element in der dritten RDL frei. Zweite Durchkontaktierungen werden in den zweiten Öffnungen ausgebildet, wobei die zweiten Durchkontaktierungen sich durch das dritte Substrat erstrecken und ein zugehöriges der zweiten leitenden Elemente oder eine der ersten Durchkontaktierungen kontaktieren. Die zweiten Durchkontaktierungen sind von dem dritten Substrat elektrisch isoliert.
  • Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Gehäuse, das Folgendes umfasst: einen ersten Die, der eine erste Umverteilungsschicht (RDL) aufweist, die auf einer ersten Seite eines ersten Substrats angeordnet ist; einen zweiten Die, der eine zweite RDL aufweist, die auf einer ersten Seite eines zweiten Substrats angeordnet ist, wobei die erste RDL mit der zweiten RDL gebondet ist; einen dritten Die, der eine dritte RDL aufweist, die auf einer ersten Seite eines dritten Substrats angeordnet ist, wobei der dritte Die über dem zweiten Die befestigt ist, wobei der zweite Die zwischen dem ersten Die und dem dritten Die angeordnet ist; erste Durchkontaktierungen, die sich durch das zweite Substrat erstrecken und von ihm elektrisch isoliert sind, wobei die ersten Durchkontaktierungen ein leitendes Element in der ersten RDL oder der zweiten RDL kontaktieren; und zweite Durchkontaktierungen, die sich durch das dritte Substrat erstrecken und von ihm elektrisch isoliert sind, wobei die zweiten Durchkontaktierungen jeweils ein leitendes Element in der dritten RDL oder eine der ersten Durchkontaktierungen kontaktieren.
  2. Gehäuse nach Anspruch 1, wobei die erste RDL mit der zweiten RDL direkt gebondet ist.
  3. Gehäuse nach Anspruch 1 oder 2, das weiter Folgendes umfasst: erste Abstandhalter, die zwischen dem zweiten Substrat und einer oder mehreren der ersten Durchkontaktierungen angeordnet sind und sich jeweils durch das zweite Substrat erstrecken; und zweite Abstandhalter, die zwischen dem dritten Substrat und einer oder mehreren der zweiten Durchkontaktierungen angeordnet sind und sich durch das dritte Substrat erstrecken.
  4. Gehäuse nach einem der vorangegangenen Ansprüche, das weiter Folgendes umfasst: eine erste Formmasse, die um den zweiten Die herum angeordnet ist; wobei sich mindestens eine der ersten Durchkontaktierungen von einer oberen Fläche der ersten Formmasse durch eine untere Fläche der Formmasse in die erste RDL erstreckt.
  5. Gehäuse nach Anspruch 4, das weiter Folgendes umfasst: eine zweite Formmasse, die um den dritten Die herum und über der ersten Formmasse angeordnet ist; wobei mindestens eine der zweiten Durchkontaktierungen sich von einer oberen Fläche der zweiten Formmasse zu der ersten RDL erstreckt.
  6. Gehäuse nach Anspruch 5, wobei zumindest eine erste der ersten Durchkontaktierungen einen oberen Abschnitt in der ersten Formmasse aufweist, der sich seitlich über einen Rand des zweiten Dies hinaus erstreckt.
  7. Gehäuse nach Anspruch 6, wobei sich eine der zweiten Durchkontaktierungen durch die zweite Formmasse angrenzend an den dritten Die erstreckt und den oberen Abschnitt der ersten der ersten Durchkontaktierungen kontaktiert.
  8. Gehäuse nach einem der vorangegangenen Ansprüche, wobei eine erste der ersten Durchkontaktierungen ein leitendes Element in der ersten RDL und eine leitendes Element in der zweiten RDL kontaktiert und wobei die erste der ersten Durchkontaktierungen von den zweiten Durchkontaktierungen elektrisch isoliert ist.
  9. Gehäuse nach Anspruch 8, wobei zumindest ein Teil einer der zweiten Durchkontaktierungen direkt über der ersten der ersten Durchkontaktierungen ausgerichtet ist.
  10. Gehäuse, das Folgendes umfasst: einen ersten Die, der eine erste Umverteilungsschicht (RDL) aufweist, die auf einem ersten Substrat angeordnet ist; einen zweiten Die, der eine zweite RDL aufweist, die auf einem zweiten Substrat angeordnet ist, wobei der zweite Die über dem ersten Die angeordnet ist, wobei die zweite RDL mit der ersten RDL gebondet ist; eine erste Formmasse, die über dem erste Die und um den zweiten Die herum angeordnet ist; einen dritten Die, der eine dritte RDL aufweist, die auf einem dritten Substrat angeordnet ist, wobei der dritte Die über der ersten Formmasse angeordnet ist; eine zweite Formmasse, die über der ersten Formmasse und um den dritten Die herum angeordnet ist; erste Durchkontaktierungen, die sich durch das zweite Substrat erstrecken und jeweils mindestens ein leitendes Element in der ersten RDL oder der zweiten RDL kontaktieren, wobei erste Abstandhalter die ersten Durchkontaktierungen von dem zweiten Substrat elektrisch isolieren; und zweite Durchkontaktierungen, die sich durch das dritte Substrat erstrecken und jeweils ein leitendes Element in der dritten RDL oder eine der ersten Durchkontaktierungen kontaktieren, wobei zweite Abstandhalter die zweiten Durchkontaktierungen von dem dritten Substrat elektrisch isolieren.
  11. Gehäuse nach Anspruch 10, wobei die erste RDL direkt mit der zweiten RDL gebondet ist.
  12. Gehäuse nach Anspruch 10 oder 11, wobei einer oder mehrere der ersten Abstandhalter sich durch das zweite Substrat zu einem leitenden Element in der ersten RDL oder der zweiten RDL erstrecken.
  13. Gehäuse nach einem der Ansprüche 10 bis 12, wobei die erste Formmasse sich über den zweiten Die erstreckt; wobei jede der ersten Durchkontaktierungen einen oberen Abschnitt aufweist, der breiter als ein unterer Abschnitt ist; und wobei der obere Abschnitt jeder der ersten Durchkontaktierungen über dem zweiten Die angeordnet ist.
  14. Gehäuse nach einem der Ansprüche 10 bis 13, wobei mindestens eine der zweiten Durchkontaktierungen sich von einer oberen Fläche der zweiten Formmasse durch eine untere Fläche der zweiten Formmasse in die erste RDL erstreckt.
  15. Gehäuse nach einem der Ansprüche 10 bis 14, wobei eine erste der ersten Durchkontaktierungen ein leitendes Element in der ersten RDL und ein leitendes Element in der zweiten RDL kontaktiert; wobei die erste der ersten Durchkontaktierungen von den zweiten Durchkontaktierungen elektrisch isoliert ist; und wobei zumindest ein Abschnitt einer der zweiten Durchkontaktierungen direkt über der ersten der ersten Durchkontaktierungen ausgerichtet ist.
  16. Gehäuse nach einem der Ansprüche 10 bis 15, wobei zumindest eine zweite der ersten Durchkontaktierungen einen oberen Abschnitt aufweist, der sich seitlich über einen Rand des zweiten Dies hinaus erstreckt; und wobei eine der zweiten Durchkontaktierungen sich durch die zweite Formmasse an den dritten Die angrenzt, erstreckt und den oberen Abschnitt der zweiten der ersten Durchkontaktierungen kontaktiert.
  17. Verfahren, das Folgendes umfasst: Bereitstellen eines ersten Dies, der eine erste Umverteilungsschicht (RDL) aufweist, die auf einem ersten Substrat angeordnet ist, wobei die erste RDL eine erste Oxidschicht umfasst; Bereitstellen eines zweiten Dies, der eine zweite RDL aufweist, die auf einem zweiten Substrat angeordnet ist, wobei die zweite RDL eine zweite Oxidschicht umfasst; Bonden des ersten Dies mit dem zweiten Die, indem die erste Oxidschicht mit der zweiten Oxidschicht mit einem Oxid-Oxid-Bond gebondet wird; Ausbilden erster Öffnungen in dem zweiten Die nach dem Bonden des ersten Dies mit dem zweiten Die, wobei sich die ersten Öffnungen durch das zweite Substrat erstrecken und erste leitende Elemente in der ersten RDL oder der zweiten RDL freilegen; Ausbilden erster Durchkontaktierungen in den ersten Öffnungen, wobei sich die ersten Durchkontaktierungen durch das zweite Substrat erstrecken und jeweils ein zugehöriges der leitenden Elemente kontaktieren, wobei die ersten Durchkontaktierungen von dem zweiten Substrat elektrisch isoliert sind; Befestigen eines dritten Dies über dem zweiten Die, wobei der dritte Die eine dritte RDL aufweist, die auf einem dritten Substrat angeordnet ist; Ausbilden von zweiten Öffnungen in dem dritten Die nach dem Befestigen des dritten Dies über dem zweiten Die, wobei sich die zweiten Öffnungen durch das dritte Substrat erstrecken und eine der ersten Durchkontaktierungen oder ein zweites leitendes Element in der dritten RDL freilegen; und Ausbilden von zweiten Durchkontaktierungen in den zweiten Öffnungen, wobei sich die zweiten Durchkontaktierungen durch das dritte Substrat erstrecken und jeweils ein zugehöriges der zweiten leitenden Elemente oder eine zugehörige der ersten Durchkontaktierungen kontaktieren, wobei die zweiten Durchkontaktierungen von dem dritten Substrat elektrisch isoliert sind.
  18. Verfahren nach Anspruch 17, das weiter Folgendes umfasst: Ausbilden einer ersten Formmasse über dem ersten Die und um den zweiten Die herum, bevor die ersten Durchkontaktierungen ausgebildet werden; und Ausbilden einer zweiten Formmasse um den dritten Die herum, bevor die zweiten Durchkontaktierungen ausgebildet werden.
  19. Verfahren nach Anspruch 18, das weiter Folgendes umfasst: Ausbilden von dritten Durchkontaktierungen durch die erste Formmasse, bevor der dritte Die befestigt wird, wobei sich die dritten Durchkontaktierungen durch die erste Formmasse erstrecken und dritte leitende Elemente in der ersten RDL kontaktieren; und Ausbilden von vierten Durchkontaktierungen durch die zweite Formmasse, wobei die vierten Durchkontaktierungen jeweils entweder die ersten Durchkontaktierungen oder die dritten Durchkontaktierungen kontaktieren.
  20. Verfahren nach einem der Ansprüche 17 bis 19, das weiter das Ausbilden von selbstausrichtenden Abstandhaltern in den ersten Öffnungen umfasst, wobei die ersten Durchkontaktierungen auf den selbstausrichtenden Abstandhaltern so ausgebildet werden, dass die selbstausrichtenden Abstandhalter das zweite Substrat von den ersten Durchkontaktierungen elektrisch isolieren; und Ausbilden von zweiten selbstausrichtenden Abstandhaltern in den zweiten Öffnungen, wobei die zweiten Durchkontaktierungen auf den zweiten selbstausrichtenden Abstandhaltern so ausgebildet werden, dass die zweiten selbstausrichtenden Abstandhalter das dritte Substrat von den zweiten Durchkontaktierungen elektrisch isolieren.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017161199A1 (en) * 2016-03-18 2017-09-21 Qualcomm Incorporated Backside drill embedded die substrate
US20200135679A1 (en) * 2018-10-31 2020-04-30 Intel Corporation Surface finishes with low rbtv for fine and mixed bump pitch architectures
CN116454022A (zh) * 2023-06-16 2023-07-18 合肥新晶集成电路有限公司 半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133339A1 (en) * 2009-12-03 2011-06-09 Meng-Jen Wang Semiconductor Structure and Method for Making the Same
US20110204505A1 (en) * 2010-02-23 2011-08-25 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TMV and TSV in WLCSP Using Same Carrier

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120193785A1 (en) * 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US8563403B1 (en) * 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133339A1 (en) * 2009-12-03 2011-06-09 Meng-Jen Wang Semiconductor Structure and Method for Making the Same
US20110204505A1 (en) * 2010-02-23 2011-08-25 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TMV and TSV in WLCSP Using Same Carrier

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017161199A1 (en) * 2016-03-18 2017-09-21 Qualcomm Incorporated Backside drill embedded die substrate
US10325855B2 (en) 2016-03-18 2019-06-18 Qualcomm Incorporated Backside drill embedded die substrate
US20200135679A1 (en) * 2018-10-31 2020-04-30 Intel Corporation Surface finishes with low rbtv for fine and mixed bump pitch architectures
US11488918B2 (en) * 2018-10-31 2022-11-01 Intel Corporation Surface finishes with low rBTV for fine and mixed bump pitch architectures
US20230015619A1 (en) * 2018-10-31 2023-01-19 Intel Corporation Surface finishes with low rbtv for fine and mixed bump pitch architectures
US11935857B2 (en) 2018-10-31 2024-03-19 Intel Corporation Surface finishes with low RBTV for fine and mixed bump pitch architectures
CN116454022A (zh) * 2023-06-16 2023-07-18 合肥新晶集成电路有限公司 半导体器件及其制备方法
CN116454022B (zh) * 2023-06-16 2023-08-25 合肥新晶集成电路有限公司 半导体器件及其制备方法

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