CN116072647A - 一种mos芯片封装结构及其封装方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 246
- 229910052802 copper Inorganic materials 0.000 claims abstract description 246
- 239000010949 copper Substances 0.000 claims abstract description 246
- 230000008093 supporting effect Effects 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000003466 welding Methods 0.000 claims abstract description 33
- 229910000679 solder Inorganic materials 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 15
- 238000005520 cutting process Methods 0.000 claims description 9
- 238000007789 sealing Methods 0.000 claims description 6
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 239000005022 packaging material Substances 0.000 claims description 3
- 230000017525 heat dissipation Effects 0.000 abstract description 11
- 230000009286 beneficial effect Effects 0.000 abstract description 4
- 238000005476 soldering Methods 0.000 description 30
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 19
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 9
- 230000008901 benefit Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000000465 moulding Methods 0.000 description 4
- 230000009194 climbing Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000005484 gravity Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000007711 solidification Methods 0.000 description 3
- 230000008023 solidification Effects 0.000 description 3
- 208000004350 Strabismus Diseases 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 210000003205 muscle Anatomy 0.000 description 2
- 238000011017 operating method Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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- Lead Frames For Integrated Circuits (AREA)
Abstract
本申请涉及一种MOS芯片封装结构及其封装方法，封装结构包括基板、漏极引脚、源极引脚、栅极引脚、MOS芯片、源极铜夹、栅极铜夹和塑封体；MOS芯片正装地固定在基板上，使漏极与基板电连接，漏极引脚与基板一体连接，源极铜夹用于连接源极和源极引脚，栅极铜夹用于连接栅极和栅极引脚；源极铜夹为非对称结构，多个边缘通过撕裂成型有第一支撑部。本申请采用铜夹来实现芯片与引脚的电连接，铜夹面积大，更利于散热；在源极铜夹的多个边缘设置的第一支撑部能够有效防止源极铜夹倾斜，不易出现虚焊和未焊等状况，能提高焊接质量；采用撕裂成型的方式制作出第一支撑部，一个动作成型出两个结构，工艺简单，成本低。
Description
技术领域
本申请涉及半导体封装技术领域，尤其是涉及一种MOS芯片封装结构及其封装方法。
背景技术
MOSFET（金属氧化物半导体场效应晶体管）是一种应用广泛的场效应晶体管，MOSFET的封装多使用打线的方式使MOS芯片和引脚实现电连接，容易产生连线上浮和焊点断裂等现象，电流通过能力差，产品的散热性也差，可靠性受到影响，在高低温循环测试中，容易开路失效。
参考公开号为CN112086367A、名称为“一种Clip结构TO-220封装的MOSFET及其制造方法”的中国发明专利申请，该申请采用铜Clip（铜夹）使MOS芯片和引脚实现电连接，铜夹相比金属焊线过流面积大，电流通过能力强，散热性好，较好地满足了大功率、高电流的要求，可靠性更高。
但由于铜夹体积和重量都较大，且是通过焊锡固定在引线框架和MOS芯片上，在回流焊时，锡膏会熔化为液体，容易流动，有机会带动铜夹偏移和倾斜，尤其是像该专利中源极铜夹和栅极铜夹形状不规则不对称时，更容易偏移，焊接精度低于打线连接的精度，一旦产生了偏移，像栅极铜夹的可焊接区域较小时，容易出现虚焊和焊接面积不足，影响产品的可靠性，有必要进一步改进。
发明内容
为了解决现有技术中铜夹形状不规则不对称时，容易偏移，导致焊接精度低的技术问题，本发明提供了一种MOS芯片封装结构及其封装方法。
一方面，本申请提供的一种MOS芯片封装结构采用如下的技术方案：一种MOS芯片封装结构，包括基板、漏极引脚、源极引脚、栅极引脚、MOS芯片、源极铜夹、栅极铜夹和塑封体；所述MOS芯片的正面设有源极和栅极，背面设有漏极，所述MOS芯片正装地固定在基板上，使漏极与基板电连接，所述漏极引脚与基板一体连接，所述源极铜夹的一端与MOS芯片的源极焊接固定，另一端与源极引脚焊接固定，所述栅极铜夹的一端与MOS芯片的栅极焊接固定，另一端与栅极引脚焊接固定；所述塑封体用于包裹密封基板、MOS芯片、源极铜夹和栅极铜夹，以及漏极引脚、源极引脚和栅极引脚的一部分；所述源极铜夹为非对称结构，多个边缘通过撕裂成型有第一支撑部，所述第一支撑部的顶面低于源极铜夹的背面。
通过采用上述技术方案，本申请仍然采用铜夹来实现芯片与引脚的电连接，铜夹面积大，更利于散热。由于MOS芯片的源极一般为L形，所以源极铜夹一般也设计成大致的L形，为非对称结构，重心有所偏移，在回流焊时，焊锡液化，源极铜夹容易偏移和倾斜，因此本申请在源极铜夹的多个边缘设置了第一支撑部，所述第一支撑部的顶面低于源极铜夹的背面，相当于源极铜夹的一部分材料向下凹陷形成第一支撑部，在回流焊过程中，焊锡未熔化时，第一支撑部搭在焊锡上，焊锡熔化后，由于第一支撑部的底面面积相对于整个源极铜夹的底面面积是很小的，在重力的作用下，多个边缘的第一支撑部与MOS芯片的源极直接接触，形成支撑，能够有效防止源极铜夹倾斜，与MOS芯片的平行度极好，不易出现虚焊和未焊等状况，能提高焊接质量，在可焊接区域较小时，尤其能体现出优势；同样，第一支撑部与MOS芯片的源极直接接触，具有一定的摩擦力，使源极铜夹难以水平偏移，位置精度有所提高。另外，本申请采用撕裂成型的方式制作出第一支撑部，一个动作成型出两个结构（第一支撑部和撕裂孔），工艺简单，成本低，成型出来的第一支撑部一般为长条形，底面较为平整，为面支撑，相比点支撑更稳固，支撑效果好；撕裂成型后，第一支撑部与源极铜夹的本体部分形成了一个撕裂孔，焊锡进入撕裂孔，固化后形成咬合结构，源极铜夹的固定极为可靠。
优选地，所述源极铜夹的中部区域通过撕裂成型有第二支撑部，所述第二支撑部的上表面超出源极铜夹的背面，且第二支撑部的底面不超出第一支撑部的底面。
通过采用上述技术方案，焊锡材料中的空气在热力和浮力作用下，从撕裂孔处逸出一部分，大幅减少气孔面积，提高焊接质量；由于爬锡现象，焊锡材料会包裹第二支撑部，从而提高焊接质量。
优选地，所述栅极铜夹与栅极连接的一端边缘通过撕裂成型有第三支撑部，所述第三支撑部的宽度小于栅极铜夹的宽度。
通过采用上述技术方案，第三支撑部目的在于同步提升栅极铜夹的高度，另外，焊锡通过爬锡现象能较好地整体包裹第三支撑部，能提高栅极铜夹的焊接质量。
优选地，所述源极引脚的内侧端设有向上翻折90度的第一定位部，所述源极铜夹上对应设有第一定位孔，所述第一定位部插入所述第一定位孔内；所述栅极引脚的内侧端设有向上翻折90度的第二定位部，所述栅极铜夹上对应设有第二定位孔，所述第二定位部插入所述第二定位孔内。
通过采用上述技术方案，从结构上保证了源极铜夹和栅极铜夹不会偏移，在回流焊时，焊锡材料会进入第一定位孔和第二定位孔内，使源极铜夹和源极引脚，以及栅极铜夹和栅极引脚焊接质量得到提高，同时过流能力和导热能力也能得到提高。
优选地，所述第一定位部、第一定位孔、第二定位部和第二定位孔的截面均为长方形。
通过采用上述技术方案，定位效果会更好。
优选地，所述基板的背面全部或部分裸露于塑封体外。
通过采用上述技术方案，基板成为散热板，能快速地把热量传递到环境中。
优选地，所述源极铜夹和栅极铜夹的正面全部或部分裸露于塑封体外，源极铜夹和栅极铜夹的正面还涂覆有阻焊层。
通过采用上述技术方案，本实施例磨削的深度增加，直至露出源极铜夹和栅极铜夹的上表面，源极铜夹和栅极铜夹直接外露散热效果更好，和基板外露一起形成双面金属外露散热结构。
另一方面，本发明还提供了一种技术方案：一种上面所述MOS芯片封装结构的封装方法，包括步骤：
S1:提供一个引线框架，所述引线框架包括基板、漏极引脚、源极引脚和栅极引脚，基板与漏极引脚一体连接，源极引脚和栅极引脚与基板相互断开，源极引脚和栅极引脚均与漏极引脚通过第一连筋一体连接；
S2:粘片，将MOS芯片通过导电胶或焊接的方式固定在基板上，并使MOS芯片的漏极与基板电连接；
S3:焊接源极铜夹和栅极铜夹，将源极铜夹焊接在MOS芯片和源极引脚上，使MOS芯片的源极和源极引脚电连接，将栅极铜夹焊接在MOS芯片和栅极引脚上，使MOS芯片的栅极和栅极引脚电连接，所述源极铜夹和栅极铜夹通过第二连筋固定连接，且第二连筋向上弯折高于源极铜夹和栅极铜夹的上表面；
S4:塑封,利用塑封料包裹密封基板、MOS芯片、源极铜夹和栅极铜夹，以及漏极引脚、源极引脚和栅极引脚的一部分；
S5：磨削，对塑封体上表面进行去材料磨削，使第二连筋从中部断开，进而使源极铜夹和栅极铜夹断路；
S6：切筋成型，将第一连筋切除，使漏极引脚、源极引脚和栅极引脚相互断路，并成型漏极引脚、源极引脚和栅极引脚。
通过采用上述技术方案，本申请先把源极铜夹和栅极铜夹做成一体式结构，一次放置二个铜夹，同时能保证二个铜夹的位置精度，不仅减少了操作步骤，降低吸取或夹取栅极铜夹的难度，还能保证栅极铜夹位置和状态的稳定性。然后再切断第二连筋，使源极铜夹和栅极铜夹断路，保证封装产品的功能实现。
优选地，在步骤S3中，还包括将第一定位孔套入第一定位部，以及将第二定位孔套入第二定位部的步骤。
通过采用上述技术方案，从结构上保证了源极铜夹和栅极铜夹不会偏移，由于源极铜夹和栅极铜夹属于两点定位，定位效果好。
优选地，在步骤S5中，还包括对塑封体上表面进行去材料磨削，直至露出源极铜夹和栅极铜夹的上表面，并在源极铜夹和栅极铜夹的上表面涂覆阻焊层。
通过采用上述技术方案，源极铜夹和栅极铜夹直接外露散热效果更好，和基板外露一起形成双面金属外露散热结构。
综上所述，本申请包括以下至少一种有益技术效果：
1、本申请仍然采用铜夹来实现芯片与引脚的电连接，铜夹面积大，更利于散热。
2、本申请在源极铜夹的多个边缘设置了第一支撑部，所述第一支撑部的顶面低于源极铜夹的背面，在回流焊过程中，多个边缘的第一支撑部与MOS芯片的源极直接接触，形成支撑，能够有效防止源极铜夹倾斜，与MOS芯片的平行度极好，不易出现虚焊和未焊等状况，能提高焊接质量，在可焊接区域较小时，尤其能体现出优势；
3、本申请采用撕裂成型的方式制作出第一支撑部，一个动作成型出两个结构（第一支撑部和撕裂孔），工艺简单，成本低，成型出来的第一支撑部一般为长条形，底面较为平整，为面支撑，相比点支撑更稳固，支撑效果好；撕裂成型后，第一支撑部与源极铜夹的本体部分形成了一个撕裂孔，焊锡进入撕裂孔，固化后形成咬合结构，源极铜夹的固定极为可靠。
附图说明
图1绘示了本申请实施例一所述封装结构的正面立体图；
图2绘示了本申请实施例一所述封装结构的背面立体图；
图3绘示了本申请实施例一中引线框架的结构示意图；
图4绘示了本申请实施例一中MOS芯片的结构示意图；
图5绘示了本申请实施例一中源极铜夹和栅极铜夹的正面立体图；
图6绘示了本申请实施例一中源极铜夹和栅极铜夹的背面立体图；
图7绘示了本申请实施例一在引线框架上印刷焊锡的动作示意图；
图8绘示了本申请实施例一把MOS芯片放置在引线框架上的动作示意图；
图9绘示了本申请实施例一在MOS芯片、源极引脚和栅极引脚上印刷焊锡的动作示意图；
图10绘示了本申请实施例一把源极铜夹和栅极铜夹一起放置在MOS芯片上的动作示意图；
图11绘示了本申请实施例一在回流焊后的结构示意图；
图12绘示了本申请实施例一在塑封后的结构示意图；
图13是图12中A-A向剖视图；
图14绘示了本申请实施例一塑封体上表面被磨削后的结构示意图；
图15是图14中B-B向剖视图；
图16绘示了本申请实施例一切筋成型后的结构示意图；
图17绘示了本申请实施例二塑封体上表面被磨削后的结构示意图；
图18绘示了本申请实施例二在塑封体上表面涂覆阻焊层的动作示意图；
图19绘示了本申请实施例二在塑封体上表面涂覆阻焊层后的结构示意图；
图20是图19中C-C向剖视图；
图21绘示了本申请实施例二切筋成型后的结构示意图；
图22绘示了本申请实施例三把源极铜夹和栅极铜夹一起放置在MOS芯片上的动作示意图；
图23绘示了本申请实施例三把源极铜夹和栅极铜夹一起放置在MOS芯片后的结构示意图。
附图标记说明：10、引线框架；11、第一连筋；1、基板；2、漏极引脚；3、源极引脚；31、第一定位部；4、栅极引脚；41、第二定位部；5、MOS芯片；51、源极；52、栅极；53、漏极；6、源极铜夹；61、第一支撑部；62、第二支撑部；63、第一定位孔；64、第二连筋；7、栅极铜夹；71、第三支撑部；72、第二定位孔；8、塑封体；9、阻焊层；20、焊锡。
具体实施方式
以下结合附图1-23对本申请作进一步详细说明。
实施例一：
参照图1至图6，本申请实施例公开一种MOS芯片封装结构，包括基板1、漏极引脚2、源极引脚3、栅极引脚4、MOS芯片5、源极铜夹6、栅极铜夹7和塑封体8；所述MOS芯片5的正面设有源极51和栅极52，背面设有漏极53，所述MOS芯片5正装地固定在基板1上，使漏极53与基板1电连接，所述漏极引脚2与基板1一体连接，所述源极铜夹6的一端与MOS芯片5的源极51焊接固定，另一端与源极引脚3焊接固定，所述栅极铜夹7的一端与MOS芯片5的栅极52焊接固定，另一端与栅极引脚4焊接固定；所述塑封体8用于包裹密封基板1、MOS芯片5、源极铜夹6和栅极铜夹7，以及漏极引脚2、源极引脚3和栅极引脚4的一部分；所述源极铜夹6为非对称结构，多个边缘通过撕裂成型有第一支撑部61，所述第一支撑部61的顶面低于（或者说超出）源极铜夹6的背面。
参照图2，所述基板1的背面全部或部分裸露于塑封体8外，成为散热板，能快速地把热量传递到环境中。
由于源极铜夹6面积大，源极铜夹6下方的焊锡20液化后，夹杂的空气难以向四周有效逸出，焊锡20固化后会有大量气孔出现在源极铜夹6与MOS芯片5之间的焊接层里，气孔的面积也随着源极铜夹6和芯片的焊接面积增大而增大，焊接层气孔会导致产品的导热性能和电性能降低，产品的质量和可靠性下降。
参照图5和图6，所述源极铜夹6的中部区域通过撕裂成型有第二支撑部62，所述第二支撑部62的上表面超出源极铜夹6的背面，且第二支撑部62的底面不超出第一支撑部61的底面。本申请限定了第二支撑部62的上表面超出源极铜夹6的背面，即第二支撑部62与源极铜夹6的本体撕裂后能产生撕裂孔，焊锡20材料中的空气在热力和浮力作用下，从撕裂孔处逸出一部分，大幅减少气孔面积，提高焊接质量；本申请还限定了第二支撑部62的底面不超出（或者说高于）第一支撑部61的底面，即焊接时，焊锡20材料液化后，第一支撑部61会接触MOS芯片5上表面，但第二支撑部62最好不要接触MOS芯片5上表面，避免因为制造公差的问题，第二支撑部62过高，会使处于边缘位置的第一支撑部61悬空，定位效果变差，由于爬锡现象，焊锡20材料会包裹第二支撑部62，从而提高焊接质量。
参照图5和图6，所述栅极铜夹7与栅极52连接的一端边缘通过撕裂成型有第三支撑部71，所述第三支撑部71的宽度小于栅极铜夹7的宽度。由于MOS芯片5上的栅极52面积较小，与栅极铜夹7的焊接面积也不大，一般不会产生焊接质量问题，但源极铜夹6向下撕裂成型有第一支撑部61，放置到MOS芯片5上时，会抬高源极铜夹6的位置，所以也必须要同步提升栅极铜夹7的高度才可以，本申请设计第三支撑部71目的主要在此，另外，焊锡20通过爬锡现象能较好地整体包裹第三支撑部71，能提高栅极铜夹7的焊接质量，不像传统的焊接，只能焊接铜夹的底面，结合力难以进一步提高。
本申请仍然采用铜夹来实现芯片与引脚的电连接，铜夹面积大，更利于散热。由于MOS芯片5的源极51一般为L形，所以源极铜夹6一般也设计成大致的L形，为非对称结构，重心有所偏移，在回流焊时，焊锡20液化，源极铜夹6容易偏移和倾斜，因此本申请在源极铜夹6的多个边缘设置了第一支撑部61，第一支撑部61的底面超出源极铜夹6的背面，相当于源极铜夹6的一部分材料向下凹陷形成第一支撑部61，在回流焊过程中，焊锡20未熔化时，第一支撑部61搭在焊锡20上，焊锡20熔化后，由于第一支撑部61的底面面积相对于整个源极铜夹6的底面面积是很小的，在重力的作用下，多个边缘的第一支撑部61与MOS芯片5的源极51直接接触，形成支撑，能够有效防止源极铜夹6倾斜，与MOS芯片5的平行度极好，不易出现虚焊和未焊等状况，能提高焊接质量，在可焊接区域较小时，尤其能体现出优势；同样，第一支撑部61与MOS芯片5的源极51直接接触，具有一定的摩擦力，使源极铜夹6难以水平偏移，位置精度有所提高。另外，本申请采用撕裂成型的方式制作出第一支撑部61，一个动作成型出两个结构（第一支撑部61和撕裂孔），工艺简单，成本低，成型出来的第一支撑部61一般为长条形，底面较为平整，为面支撑，相比点支撑更稳固，支撑效果好；撕裂成型后，第一支撑部61与源极铜夹6的本体部分形成了一个撕裂孔，焊锡20进入撕裂孔，固化后形成咬合结构，源极铜夹6的固定极为可靠。
在上面的封装结构中，由于栅极铜夹7体积小重量轻，影响放置精度和焊接位置精度，还有机会倾倒，影响产品的良率。为次本申请提供了一种MOS芯片封装结构的封装方法，包括步骤：
S1:提供一个引线框架10，所述引线框架10包括基板1、漏极引脚2、源极引脚3和栅极引脚4，基板1与漏极引脚2一体连接，源极引脚3和栅极引脚4与基板1相互断开，源极引脚3和栅极引脚4均与漏极引脚2通过第一连筋11一体连接；
S2:粘片，将MOS芯片5通过导电胶或焊接的方式固定在基板1上，并使MOS芯片5的漏极53与基板1电连接；
S3:焊接源极铜夹6和栅极铜夹7，将源极铜夹6焊接在MOS芯片5和源极引脚3上，使MOS芯片5的源极51和源极引脚3电连接，将栅极铜夹7焊接在MOS芯片5和栅极引脚4上，使MOS芯片5的栅极52和栅极引脚4电连接，所述源极铜夹6和栅极铜夹7通过第二连筋64固定连接，且第二连筋64向上弯折高于源极铜夹6和栅极铜夹7的上表面；
S4:塑封,利用塑封料包裹密封基板1、MOS芯片5、源极铜夹6和栅极铜夹7，以及漏极引脚2、源极引脚3和栅极引脚4的一部分；
S5：磨削，对塑封体8上表面进行去材料磨削，使第二连筋64从中部断开，进而使源极铜夹6和栅极铜夹7断路；
S6：切筋成型，将第一连筋11切除，使漏极引脚2、源极引脚3和栅极引脚4相互断路，并成型漏极引脚2、源极引脚3和栅极引脚4。
本申请先把源极铜夹6和栅极铜夹7做成一体式结构，由同一钣金件制成，由第二连筋64固定连接，属于刚性连接，位置关系固定，在步骤S3中，在放置时，只需要真空吸附或夹住源极铜夹6，精准在放置在MOS芯片5上，同时就能放置好栅极铜夹7，即一次放置二个铜夹，同时能保证二个铜夹的位置精度，不仅减少了操作步骤，降低吸取或夹取栅极铜夹7的难度，还能保证栅极铜夹7位置和状态的稳定性，由于第二连筋64的存在，源极铜夹6放置好后，栅极铜夹7就不能再移动或倾斜了。
封装后由于第二连筋64的存在，源极铜夹6和栅极铜夹7是短路状态，需要切断第二连筋64，使源极铜夹6和栅极铜夹7断路。为此本申请所述封装方法在步骤S5中，通过磨削对塑封体8上表面进行去材料，由于第二连筋64向上弯折高于源极铜夹6和栅极铜夹7的上表面，所以可以把第二连筋64磨断，仍可不露出源极铜夹6和栅极铜夹7，第二连筋64从中部断开后，进而使源极铜夹6和栅极铜夹7断路。
在引线框架10上设置第一连筋11，使源极引脚3和栅极引脚4均与漏极引脚2一体连接，塑封后，在后面切筋成型步骤，再把第一连筋11切除，使源极引脚3和栅极引脚4与漏极引脚2相互断开。
实施例二：
参照图17至图21，与实施例一不同之处在于所述源极铜夹6和栅极铜夹7的正面全部或部分裸露于塑封体8外，源极铜夹6和栅极铜夹7的正面还涂覆有阻焊层9。在步骤S5中磨削的深度不同，本实施例磨削的深度增加，直至露出源极铜夹6和栅极铜夹7的上表面，源极铜夹6和栅极铜夹7直接外露散热效果更好，和基板1外露一起形成双面金属外露散热结构。由于源极铜夹6和栅极铜夹7直接外露可能造成短路或与外部元件接触，为此本申请在源极铜夹6和栅极铜夹7的上表面涂覆阻焊层9，阻焊层9要选择导热性好的绝缘材料，其他结构及有益效果均与实施例一一致，此处不再赘述。
实施例三：
参照图22和图23，所述源极引脚3的内侧端设有向上翻折90度的第一定位部31，所述源极铜夹6上对应设有第一定位孔63，所述第一定位部31插入所述第一定位孔63内；所述栅极引脚4的内侧端设有向上翻折90度的第二定位部41，所述栅极铜夹7上对应设有第二定位孔72，所述第二定位部41插入所述第二定位孔72内。
在放置源极铜夹6和栅极铜夹7时，由于第二连筋64的存在，源极铜夹6和栅极铜夹7是固定连接的，需要一起放置。本实施例在源极铜夹6上设置第一定位孔63，在栅极铜夹7上设置第二定位孔72，然后套入第一定位部31和第二定位部41上，从结构上保证了源极铜夹6和栅极铜夹7不会偏移，由于源极铜夹6和栅极铜夹7属于两点定位，定位效果好，如果把第一定位部31、第一定位孔63、第二定位部41和第二定位孔72的截面均设计为长方形，那么定位效果会更好。在回流焊时，焊锡20材料会进入第一定位孔63和第二定位孔72内，使源极铜夹6和源极引脚3，以及栅极铜夹7和栅极引脚4焊接质量得到提高，同时过流能力和导热能力也能得到提高。
本实施例封装结构的封装方法在步骤S3中，还包括将第一定位孔63套入第一定位部31，以及将第二定位孔72套入第二定位部41的步骤。把源极铜夹6和栅极铜夹7位置进行定位，以提高位置精度和焊接质量，其他结构及有益效果均与实施例一一致，此处不再赘述。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。
Claims (10)
1.一种MOS芯片封装结构，其特征在于，包括基板(1)、漏极引脚(2)、源极引脚(3)、栅极引脚(4)、MOS芯片(5)、源极铜夹(6)、栅极铜夹(7)和塑封体(8)；所述MOS芯片(5)的正面设有源极(51)和栅极(52)，背面设有漏极(53)，所述MOS芯片(5)正装地固定在基板(1)上，使漏极(53)与基板(1)电连接，所述漏极引脚(2)与基板(1)一体连接，所述源极铜夹(6)的一端与MOS芯片(5)的源极(51)焊接固定，另一端与源极引脚(3)焊接固定，所述栅极铜夹(7)的一端与MOS芯片(5)的栅极(52)焊接固定，另一端与栅极引脚(4)焊接固定；所述塑封体(8)用于包裹密封基板(1)、MOS芯片(5)、源极铜夹(6)和栅极铜夹(7)，以及漏极引脚(2)、源极引脚(3)和栅极引脚(4)的一部分；所述源极铜夹(6)为非对称结构，多个边缘通过撕裂成型有第一支撑部(61)，所述第一支撑部(61)的顶面低于源极铜夹(6)的背面。
2.根据权利要求1所述MOS芯片封装结构，其特征在于，所述源极铜夹(6)的中部区域通过撕裂成型有第二支撑部(62)，所述第二支撑部(62)的上表面超出源极铜夹(6)的背面，且第二支撑部(62)的底面不超出第一支撑部(61)的底面。
3.根据权利要求1所述MOS芯片封装结构，其特征在于，所述栅极铜夹(7)与栅极(52)连接的一端边缘通过撕裂成型有第三支撑部(71)，所述第三支撑部(71)的宽度小于栅极铜夹(7)的宽度。
4.根据权利要求1所述MOS芯片封装结构，其特征在于，所述源极引脚(3)的内侧端设有向上翻折90度的第一定位部(31)，所述源极铜夹(6)上对应设有第一定位孔(63)，所述第一定位部(31)插入所述第一定位孔(63)内；所述栅极引脚(4)的内侧端设有向上翻折90度的第二定位部(41)，所述栅极铜夹(7)上对应设有第二定位孔(72)，所述第二定位部(41)插入所述第二定位孔(72)内。
5.根据权利要求4所述MOS芯片封装结构，其特征在于，所述第一定位部(31)、第一定位孔(63)、第二定位部(41)和第二定位孔(72)的截面均为长方形。
6.根据权利要求1所述MOS芯片封装结构，其特征在于，所述基板(1)的背面全部或部分裸露于塑封体(8)外。
7.根据权利要求1所述MOS芯片封装结构，其特征在于，所述源极铜夹(6)和栅极铜夹(7)的正面全部或部分裸露于塑封体(8)外，源极铜夹(6)和栅极铜夹(7)的正面还涂覆有阻焊层(9)。
8.一种权利要求1至7中任一项所述MOS芯片封装结构的封装方法，其特征在于，包括步骤：
S1:提供一个引线框架(10)，所述引线框架(10)包括基板(1)、漏极引脚(2)、源极引脚(3)和栅极引脚(4)，基板(1)与漏极引脚(2)一体连接，源极引脚(3)和栅极引脚(4)与基板(1)相互断开，源极引脚(3)和栅极引脚(4)均与漏极引脚(2)通过第一连筋(11)一体连接；
S2:粘片，将MOS芯片(5)通过导电胶或焊接的方式固定在基板(1)上，并使MOS芯片(5)的漏极(53)与基板(1)电连接；
S3:焊接源极铜夹(6)和栅极铜夹(7)，将源极铜夹(6)焊接在MOS芯片(5)和源极引脚(3)上，使MOS芯片(5)的源极(51)和源极引脚(3)电连接，将栅极铜夹(7)焊接在MOS芯片(5)和栅极引脚(4)上，使MOS芯片(5)的栅极(52)和栅极引脚(4)电连接，所述源极铜夹(6)和栅极铜夹(7)通过第二连筋(64)固定连接，且第二连筋(64)向上弯折高于源极铜夹(6)和栅极铜夹(7)的上表面；
S4:塑封,利用塑封料包裹密封基板(1)、MOS芯片(5)、源极铜夹(6)和栅极铜夹(7)，以及漏极引脚(2)、源极引脚(3)和栅极引脚(4)的一部分；
S5：磨削，对塑封体(8)上表面进行去材料磨削，使第二连筋(64)从中部断开，进而使源极铜夹(6)和栅极铜夹(7)断路；
S6：切筋成型，将第一连筋(11)切除，使漏极引脚(2)、源极引脚(3)和栅极引脚(4)相互断路，并成型漏极引脚(2)、源极引脚(3)和栅极引脚(4)。
9.权利要求8所述MOS芯片封装结构的封装方法，其特征在于，在步骤S3中，还包括将第一定位孔(63)套入第一定位部(31)，以及将第二定位孔(72)套入第二定位部(41)的步骤。
10.权利要求8所述MOS芯片封装结构的封装方法，其特征在于，在步骤S5中，还包括对塑封体(8)上表面进行去材料磨削，直至露出源极铜夹(6)和栅极铜夹(7)的上表面，并在源极铜夹(6)和栅极铜夹(7)的上表面涂覆阻焊层(9)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310312806.3A CN116072647B (zh) | 2023-03-28 | 2023-03-28 | 一种mos芯片封装结构及其封装方法 |
Applications Claiming Priority (1)
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| CN202310312806.3A CN116072647B (zh) | 2023-03-28 | 2023-03-28 | 一种mos芯片封装结构及其封装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116072647A true CN116072647A (zh) | 2023-05-05 |
| CN116072647B CN116072647B (zh) | 2023-07-18 |
Family
ID=86182250
Family Applications (1)
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| CN202310312806.3A Active CN116072647B (zh) | 2023-03-28 | 2023-03-28 | 一种mos芯片封装结构及其封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116072647B (zh) |
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