CN109494205A - 一种铜夹堆叠芯片结构及其封装方法 - Google Patents

一种铜夹堆叠芯片结构及其封装方法 Download PDF

Info

Publication number
CN109494205A
CN109494205A CN201811512267.3A CN201811512267A CN109494205A CN 109494205 A CN109494205 A CN 109494205A CN 201811512267 A CN201811512267 A CN 201811512267A CN 109494205 A CN109494205 A CN 109494205A
Authority
CN
China
Prior art keywords
chip
folder
lead frame
bronze medal
welding material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811512267.3A
Other languages
English (en)
Inventor
杨建伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong Style Science And Technology Ltd
Original Assignee
Guangdong Style Science And Technology Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong Style Science And Technology Ltd filed Critical Guangdong Style Science And Technology Ltd
Priority to CN201811512267.3A priority Critical patent/CN109494205A/zh
Publication of CN109494205A publication Critical patent/CN109494205A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/4101—Structure
    • H01L2224/4103—Connectors having different sizes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Abstract

本发明涉及一种铜夹堆叠芯片结构及其封装方法，铜夹堆叠芯片结构包括引线框、第一芯片、第二芯片、第一铜夹、第二铜夹和塑封料，第一芯片通过第一焊接材料固定在引线框上，第一铜夹通过第一焊接材料固定在引线框和/或第一芯片上，第二芯片通过第二焊接材料固定在第一铜夹上，所述第二筒夹通过第二焊接材料固定在第二芯片上，所述第一焊接材料的焊接熔化温度大于第二焊接材料的焊接熔化温度。本发明将铜夹连接方式运用在堆叠芯片中，通过堆叠的铜夹连接堆叠的不同芯片，实现堆叠芯片和引线框的连接，满足大功率、高电流的要求，同时又具有低功耗，高散热优点；另外，减少了封装产品的尺寸，提升了产品产量和良率。

Description

一种铜夹堆叠芯片结构及其封装方法
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种铜夹堆叠芯片结构及其封装方法。
背景技术
现有技术中的封装芯片产品基本都是通过各种金属线来连接芯片和引线框，这种金属线焊接方式具有低电流、散热差的缺点，很难满足大功率、高电流的要求，对于一些复杂的芯片堆叠产品，目前的金属线连接方式更是无法满足这些要求，有待改进。
发明内容
本发明的目的在于提供一种铜夹堆叠芯片结构及其封装方法，弥补了传统金属线连接的低电流，散热差的缺点，可广泛用于大功率、高电流、低功耗、高散热要求的芯片封装产品。
本发明是这样实现的：一种铜夹堆叠芯片结构，包括引线框、第一芯片、第二芯片、第一铜夹、第二铜夹和塑封料，第一芯片通过第一焊接材料固定在引线框上，第一铜夹通过第一焊接材料固定在引线框和/或第一芯片上，第二芯片通过第二焊接材料固定在第一铜夹上，所述第二筒夹通过第二焊接材料固定在第二芯片上，所述第一焊接材料的焊接熔化温度大于第二焊接材料的焊接熔化温度。
其中，所述第一焊接材料的焊接熔化温度为350±30℃，所述第二焊接材料的焊接熔化温度为260±30℃。
其中，所述第一芯片和第二芯片为MOSFET芯片，所述第一芯片的源极和栅极与引线框连接，所述第一铜夹使第一芯片的漏极和第二芯片的漏极与引线框连接；所述第二铜夹包括铜夹b1和铜夹b2，所述铜夹b1使第二芯片的源极与引线框连接，所述铜夹b2使第二芯片的栅极与引线框连接。
其中，所述第一铜夹上设有镂空结构。
其中，所述铜夹堆叠芯片还包括第三芯片，所述第三芯片通过装片膜固定在第一铜夹上，并通过金属线与引线框的引脚连接。
本发明提供的另一种技术方案为：一种上面所述铜夹堆叠芯片结构的封装方法，包括步骤：
（1）在引线框上相关区域涂覆第一焊接材料，将第一芯片放置在该第一焊接材料上；
（2）在第一芯片表面相应位置点第一焊接材料，将第一铜夹放置在该第一焊接材料上；
（3）在温度T1下进行第一高温回流焊，使引线框、第一芯片和第一铜夹焊接在一起；
（4）在第一铜夹相关区域涂覆第二焊接材料，将第二芯片放置在该第二焊接材料上；
（5）在第二芯片表面和/或引线框上相应位置点第二焊接材料，将第二铜夹放置在该第二焊接材料上；
（6）在温度T2下进行第二次高温回流焊，使引线框、第一芯片、第二芯片、第一铜夹和第二铜夹焊接在一起，其中T1>T2；
（7）注塑塑封料。
其中，T1=350±30℃，所述T2=260±30℃。
其中，在步骤（6）和（7）之间， 还包括步骤（6.1），将第三芯片通过装片膜固定在第一铜夹的相关区域，所述装片膜为非导电性膜；
（6.2）在温度T3下进行烘烤固化，T3=150±20℃；
（6.3）进行等离子清洗；
（6.4）用金属线焊接工艺将第三芯片与引线框的引脚连接。
本发明的有益效果为：本发明将铜夹连接方式运用在堆叠芯片中，用堆叠的铜夹连接替代传统的金属线焊接，不需要金属线焊接，通过堆叠的铜夹连接堆叠的不同芯片，实现堆叠芯片和引线框的连接，使这种多芯片堆叠的产品满足大功率、高电流的要求，同时又具有低功耗，高散热优点；另外，采用堆叠式结构，减少了封装产品的尺寸，相对于传统的金属线焊接产品，尤其是功率产品，极大地减少了产品的厚度和降低了产品的焊接难度，提升了产品产量和良率，同时大大提升了产品的质量和可靠性。所述铜夹堆叠芯片结构采用了新的封装工艺来实现铜夹堆叠组装,具体采用了两次高温回流焊，且焊接温度是递减的，可以有效避免第一次焊接的结构再次熔化，使产品的组装可行，同时提升产品的可靠性。
附图说明
图1是本发明所述铜夹堆叠芯片结构实施例的俯视图；
图2是本发明所述铜夹堆叠芯片结构实施例的正剖示图；
图3是本发明所述铜夹堆叠芯片结构实施例的侧剖示图；
图4是本发明所述铜夹堆叠芯片结构实施例的立体结构示意图；
图5是本发明所述铜夹堆叠芯片结构的封装方法的流程图。
其中，1、引线框；2、第一芯片；3、第二芯片；4、第一铜夹；41、镂空结构；5、第二铜夹；51、铜夹b1；52、铜夹b2；6、塑封料；7、第一焊接材料；8、第二焊接材料；9、第三芯片；10、装片膜；11、金属线。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
作为本发明所述铜夹堆叠芯片结构的实施例，如图1至图5所示，包括引线框1、第一芯片2、第二芯片3、第一铜夹4、第二铜夹5和塑封料6，第一芯片2通过第一焊接材料7固定在引线框1上，第一铜夹4通过第一焊接材料7固定在引线框1和/或第一芯片2上，第二芯片3通过第二焊接材料8固定在第一铜夹4上，所述第二筒夹5通过第二焊接材料8固定在第二芯片3上，所述第一焊接材料7的焊接熔化温度大于第二焊接材料8的焊接熔化温度。
在本实施例中，所述第一焊接材料7的焊接熔化温度为350±30℃，所述第二焊接材料8的焊接熔化温度为260±30℃。
在本实施例中，所述第一铜夹4上设有镂空结构,主要用于解决第一焊接材料7在熔化过程中出现的空洞问题。
本实施例所述铜夹堆叠芯片结构的封装方法，包括步骤：
（1）在引线框上相关区域涂覆第一焊接材料，将第一芯片放置在该第一焊接材料上；
（2）在第一芯片表面相应位置点第一焊接材料，将第一铜夹放置在该第一焊接材料上；
（3）在温度T1下进行第一高温回流焊，使引线框、第一芯片和第一铜夹焊接在一起；
（4）在第一铜夹相关区域涂覆第二焊接材料，将第二芯片放置在该第二焊接材料上；
（5）在第二芯片表面和/或引线框上相应位置点第二焊接材料，将第二铜夹放置在该第二焊接材料上；
（6）在温度T2下进行第二次高温回流焊，使引线框、第一芯片、第二芯片、第一铜夹和第二铜夹焊接在一起，其中T1>T2；本实施例中，T1=350±30℃，所述T2=260±30℃。
（7）注塑塑封料。
注塑塑封料时优选使用真空模和填充颗粒小、散热性能好的塑封料，以此保证堆叠铜夹结构中的狭小空间充分填充，使产品的散热足够好。后序还会有一些辅助流程，可以按照标准流程完成，比如打印，切割等工艺，最后，铜夹堆叠式封装产品既完成。
本发明将铜夹连接方式运用在堆叠芯片中，用堆叠的铜夹连接替代传统的金属线焊接，不需要金属线焊接，通过堆叠的铜夹连接堆叠的不同芯片，实现堆叠芯片和引线框的连接，使这种多芯片堆叠的产品满足大功率、高电流的要求，同时又具有低功耗，高散热优点；另外，采用堆叠式结构，减少了封装产品的尺寸，相对于传统的金属线焊接产品，尤其是功率产品，极大地减少了产品的厚度和降低了产品的焊接难度，提升了产品产量和良率，同时大大提升了产品的质量和可靠性。所述铜夹堆叠芯片结构采用了新的封装工艺来实现铜夹堆叠组装,具体采用了两次高温回流焊，且焊接温度是递减的，可以有效避免第一次焊接的结构再次熔化，使产品的组装可行，同时提升产品的可靠性。解决了现有技术只能单一铜夹封装,无法堆叠组装的缺点,使铜夹堆叠得以实现。
在本实施例中，所述第一芯片2和第二芯片3为MOSFET芯片，属于功率芯片，所述第一芯片2的源极和栅极与引线框连接，所述第一铜夹4使第一芯片2的漏极和第二芯片3的漏极与引线框1连接；所述第二铜夹5包括铜夹b1（51）和铜夹b2（52），所述铜夹b1使第二芯片3的源极与引线框连接，所述铜夹b2使第二芯片3的栅极与引线框连接。第一铜夹4同时作为第一芯片2和第二芯片3的大电流输出端，其厚度，宽度及立体结构都要特殊设计，第一铜夹4的结构设计要对应第一芯片2的尺寸。第二铜夹5在放置前采用特殊的转换搬运夹具将铜夹b1与铜夹b2切分开，以保持高精度的对位。
在本实施例中，所述铜夹堆叠芯片还包括第三芯片9，第一铜夹4作为支撑装配台，所述第三芯片9通过装片膜10固定在第一铜夹4上，并通过金属线11与引线框1的引脚连接。封装方法相应地变化为：在步骤（6）和（7）之间， 还包括步骤（6.1），将第三芯片通过装片膜固定在第一铜夹的相关区域，所述装片膜为非导电性膜，且具有较好耐压和抗高电流性；（6.2）在温度T3下进行烘烤固化，T3=150±20℃；（6.3）进行等离子清洗，保证接下来的金属线焊接工艺正常完成；（6.4）用金属线焊接工艺将第三芯片与引线框的引脚连接。烘烤温度进一步降低，比前两次高温回流焊的温度都低，不必担心前面焊接好的焊接材料再次熔化，使产品的组装可行，同时提升产品的可靠性。本发明铜夹堆叠芯片结构并不完全拒绝焊接金属线结构，也可以在产品中融合使用，以丰富产品的类型和结构。
第一芯片2和第一铜夹4之间的第一焊接材料7采用点胶工艺覆盖，可避免未焊接的第一芯片2移位。第二芯片3与第一铜夹4、第二铜夹5和引线框1之间的第二焊接材料8，采用点胶工艺来覆盖，第二芯片3与铜夹b2之间的第二焊接材料8要用高精度的点胶设备，精确控制材料的点涂量。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种铜夹堆叠芯片结构，其特征在于，包括引线框、第一芯片、第二芯片、第一铜夹、第二铜夹和塑封料，第一芯片通过第一焊接材料固定在引线框上，第一铜夹通过第一焊接材料固定在引线框和/或第一芯片上，第二芯片通过第二焊接材料固定在第一铜夹上，所述第二筒夹通过第二焊接材料固定在第二芯片上，所述第一焊接材料的焊接熔化温度大于第二焊接材料的焊接熔化温度。
2.根据权利要求1所述的铜夹堆叠芯片结构，其特征在于，所述第一焊接材料的焊接熔化温度为350±30℃，所述第二焊接材料的焊接熔化温度为260±30℃。
3.根据权利要求1所述的铜夹堆叠芯片结构，其特征在于，所述第一芯片和第二芯片为MOSFET芯片，所述第一芯片的源极和栅极与引线框连接，所述第一铜夹使第一芯片的漏极和第二芯片的漏极与引线框连接；所述第二铜夹包括铜夹b1和铜夹b2，所述铜夹b1使第二芯片的源极与引线框连接，所述铜夹b2使第二芯片的栅极与引线框连接。
4.根据权利要求1所述的铜夹堆叠芯片结构，其特征在于，所述第一铜夹上设有镂空结构。
5.根据权利要求1所述的铜夹堆叠芯片结构，其特征在于，所述铜夹堆叠芯片还包括第三芯片，所述第三芯片通过装片膜固定在第一铜夹上，并通过金属线与引线框的引脚连接。
6.一种权利要求1至5任一项所述铜夹堆叠芯片结构的封装方法，其特征在于，包括步骤：
（1）在引线框上相关区域涂覆第一焊接材料，将第一芯片放置在该第一焊接材料上；
（2）在第一芯片表面相应位置点第一焊接材料，将第一铜夹放置在该第一焊接材料上；
（3）在温度T1下进行第一高温回流焊，使引线框、第一芯片和第一铜夹焊接在一起；
（4）在第一铜夹相关区域涂覆第二焊接材料，将第二芯片放置在该第二焊接材料上；
（5）在第二芯片表面和/或引线框上相应位置点第二焊接材料，将第二铜夹放置在该第二焊接材料上；
（6）在温度T2下进行第二次高温回流焊，使引线框、第一芯片、第二芯片、第一铜夹和第二铜夹焊接在一起，其中T1>T2；
（7）注塑塑封料。
7.根据权利要求6所述的封装方法，其特征在于，T1=350±30℃，所述T2=260±30℃。
8.根据权利要求6所述的封装方法，其特征在于，在步骤（6）和（7）之间， 还包括步骤（6.1），将第三芯片通过装片膜固定在第一铜夹的相关区域，所述装片膜为非导电性膜；
（6.2）在温度T3下进行烘烤固化，T3=150±20℃；
（6.3）进行等离子清洗；
（6.4）用金属线焊接工艺将第三芯片与引线框的引脚连接。
CN201811512267.3A 2018-12-11 2018-12-11 一种铜夹堆叠芯片结构及其封装方法 Pending CN109494205A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811512267.3A CN109494205A (zh) 2018-12-11 2018-12-11 一种铜夹堆叠芯片结构及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811512267.3A CN109494205A (zh) 2018-12-11 2018-12-11 一种铜夹堆叠芯片结构及其封装方法

Publications (1)

Publication Number Publication Date
CN109494205A true CN109494205A (zh) 2019-03-19

Family

ID=65709730

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811512267.3A Pending CN109494205A (zh) 2018-12-11 2018-12-11 一种铜夹堆叠芯片结构及其封装方法

Country Status (1)

Country Link
CN (1) CN109494205A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211942A (zh) * 2019-07-10 2019-09-06 广东气派科技有限公司 一种芯片封装用的铜夹和芯片封装结构
CN110571198A (zh) * 2019-08-16 2019-12-13 天津大学 一种带有铜质台阶和梳状通道设计的铜夹键合结构
CN116072647A (zh) * 2023-03-28 2023-05-05 深圳市深鸿盛电子有限公司 一种mos芯片封装结构及其封装方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194806A (zh) * 2010-03-18 2011-09-21 万国半导体股份有限公司 堆栈式双晶片封装及其制备方法
US20110309454A1 (en) * 2010-06-18 2011-12-22 Yueh-Se Ho Combined packaged power semiconductor device
US20150035129A1 (en) * 2013-07-31 2015-02-05 Xiaotian Zhang Stacked multi - chip packaging structure and manufacturing method thereof
US8952509B1 (en) * 2013-09-19 2015-02-10 Alpha & Omega Semiconductor, Inc. Stacked multi-chip bottom source semiconductor device and preparation method thereof
CN104603948A (zh) * 2012-09-05 2015-05-06 德克萨斯仪器股份有限公司 垂直堆叠的功率fet和具有低导通电阻的同步降压转换器
CN205355045U (zh) * 2015-12-24 2016-06-29 江苏长电科技股份有限公司 一种框架外露多芯片混装堆叠夹芯封装结构
CN107123630A (zh) * 2016-02-25 2017-09-01 德克萨斯仪器股份有限公司 具有柔顺且止裂的互连结构的半导体器件
CN209266388U (zh) * 2018-12-11 2019-08-16 广东气派科技有限公司 一种铜夹堆叠芯片结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194806A (zh) * 2010-03-18 2011-09-21 万国半导体股份有限公司 堆栈式双晶片封装及其制备方法
US20110309454A1 (en) * 2010-06-18 2011-12-22 Yueh-Se Ho Combined packaged power semiconductor device
CN104603948A (zh) * 2012-09-05 2015-05-06 德克萨斯仪器股份有限公司 垂直堆叠的功率fet和具有低导通电阻的同步降压转换器
US20150035129A1 (en) * 2013-07-31 2015-02-05 Xiaotian Zhang Stacked multi - chip packaging structure and manufacturing method thereof
US8952509B1 (en) * 2013-09-19 2015-02-10 Alpha & Omega Semiconductor, Inc. Stacked multi-chip bottom source semiconductor device and preparation method thereof
CN205355045U (zh) * 2015-12-24 2016-06-29 江苏长电科技股份有限公司 一种框架外露多芯片混装堆叠夹芯封装结构
CN107123630A (zh) * 2016-02-25 2017-09-01 德克萨斯仪器股份有限公司 具有柔顺且止裂的互连结构的半导体器件
CN209266388U (zh) * 2018-12-11 2019-08-16 广东气派科技有限公司 一种铜夹堆叠芯片结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211942A (zh) * 2019-07-10 2019-09-06 广东气派科技有限公司 一种芯片封装用的铜夹和芯片封装结构
CN110571198A (zh) * 2019-08-16 2019-12-13 天津大学 一种带有铜质台阶和梳状通道设计的铜夹键合结构
CN116072647A (zh) * 2023-03-28 2023-05-05 深圳市深鸿盛电子有限公司 一种mos芯片封装结构及其封装方法

Similar Documents

Publication Publication Date Title
CN109494205A (zh) 一种铜夹堆叠芯片结构及其封装方法
CN103331511B (zh) 电阻焊方法及其应用和所用的电极焊头
JPH05190720A (ja) 半導体装置用リードフレームの製造方法及び半導体装置用リードフレーム並びに樹脂封止型半導体装置
CN103021992A (zh) 引线框架、半导体制造装置以及半导体装置
CN209266388U (zh) 一种铜夹堆叠芯片结构
CN108461459A (zh) 一种负极对接双向整流二极管及其制造工艺
CN104103391A (zh) 采用立体金属带工艺生产热压敏电阻器的方法及其产品
CN209232777U (zh) 一种引线框架及其led驱动存储电路sot33-6l封装件
CN106206521A (zh) 打线接合的方法以及封装结构
CN208835448U (zh) 一种大功率巴条激光器微通道封装结构
CN203437805U (zh) 用于电阻焊方法的电极焊头
CN204118038U (zh) 大功率晶体管粘片机
CN101590564A (zh) 一种新型铜带及铝带的焊接工艺
CN104900612B (zh) 一种具有凹陷型散热片底座的封装体堆叠散热结构及其制作方法
CN217182180U (zh) 一种改善铜夹回流偏移的封装结构
CN110828432A (zh) 功率半导体模块
KR101960784B1 (ko) 자동차용 배터리 냉각 장치 제조 방법
CN204809212U (zh) 一种半导体封装结构
CN106449517B (zh) 一种堆叠式单基岛sip封装工艺
CN208127189U (zh) 一种负极对接双向整流二极管
CN105458435B (zh) 一种用于半导体功率器件封装的引线焊接装置和工艺
CN110071084A (zh) 一种双面焊接封装产品及其组装方法
CN106783762A (zh) 一种双芯片垂直并联方式的二极体封装结构和制造方法
CN206558497U (zh) 一种采用to型封装的半导体器件引线框架
CN203003328U (zh) 一种凸焊治具

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination