CN115881014A - 栅极驱动器以及包括栅极驱动器的显示装置 - Google Patents

栅极驱动器以及包括栅极驱动器的显示装置 Download PDF

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Abstract

公开一种栅极驱动器以及包括栅极驱动器的显示装置。栅极驱动器包括：多个信号传输单元，经由被施加来自在前信号传输单元的进位信号的进位线级联连接，第n信号传输单元包括：第一电路单元，包括从在前信号传输单元接收进位信号以对第一控制节点充电的第一Q逻辑发生器以及对所述第一控制节点放电的第二Q逻辑发生器；第二电路单元，根据所述第一控制节点的电压对第二控制节点进行充电或放电；以及输出单元，基于第一和第二控制节点的电位输出进位信号和栅极信号，输出单元包括：第2‑1晶体管，具有第一电极、栅极、后栅极、以及第二电极；以及第2‑2晶体管，具有第一电极、栅极、后栅极、以及第二电极，其中n是正整数。

Description

栅极驱动器以及包括栅极驱动器的显示装置
相关申请的交叉引用
本申请要求享有2021年9月27日提交的韩国专利申请No.10-2021-0127134以及2021年12月17日提交的韩国专利申请No.10-2021-0181988的优先权和权益，其全部公开内容通过引用的方式并入本文。
技术领域
本发明涉及一种栅极驱动器以及包括栅极驱动器的显示装置。
背景技术
显示装置包括液晶显示(LCD)装置、电致发光显示装置、场致发光显示(FED)装置、等离子体显示面板(PDP)等。
根据发光层的材料，电致发光显示装置分为无机发光显示装置和有机发光显示装置。有源矩阵型有机发光显示装置使用自身发光的自发光元件，例如有机发光二极管(下文称为“OLED”)来再现输入图像，有机发光显示装置具有响应速度快、发光效率高、亮度高以及视角宽等优点。
一些显示装置，例如液晶显示装置或有机发光显示装置包括：包括多个子像素的显示面板；输出用于驱动显示面板的驱动信号的驱动器；产生待提供给显示面板或驱动器的电力的电源；等等。驱动器包括向显示面板提供扫描信号或栅极信号的栅极驱动器以及向显示面板提供数据信号的数据驱动器。
在这种显示装置中，当诸如扫描信号、EM信号和数据信号之类的驱动信号被提供给形成在显示面板中的多个子像素时，选定的子像素透射光或者直接发射光，由此显示图像。
在这种情形下，存在将用于改进放电特性的晶体管添加到栅极驱动器的情形。但是，由于添加了晶体管可导致边框增大，并且添加的晶体管在截止区段(off section)内以Vgs＝0V进行操作，这样产生漏电流，因此功耗可增大，并且可导致栅极信号的输出劣化。
发明内容
本发明旨在满足所有上述需求和/或解决上述问题。
本发明旨在提供一种能够在减少晶体管数量的同时减小漏电流的栅极驱动器以及包括栅极驱动器的显示装置。
应注意，本发明的目的不限于上述目的，所属领域的普通技术人员根据下文描述将很清楚本发明的其他目的。
根据本发明实施方式的栅极驱动器包括：多个信号传输单元，所述信号传输单元经由被施加来自在前信号传输单元的进位信号的进位线级联连接，其中第n信号传输单元包括：第一电路单元，所述第一电路单元包括被配置为从在前信号传输单元接收所述进位信号以对第一控制节点充电的第一Q逻辑发生器以及被配置为对所述第一控制节点放电的第二Q逻辑发生器；第二电路单元，所述第二电路单元被配置为根据所述第一控制节点的电压对第二控制节点进行放电；以及输出单元，所述输出单元被配置为基于所述第一控制节点和所述第二控制节点的电位输出所述进位信号和栅极信号，其中所述第二Q逻辑发生器包括：第2-1晶体管，所述第2-1晶体管具有连接至所述第一控制节点的第一电极、连接至所述第二控制节点的栅极、接收来自在后信号传输单元的进位信号的后栅极、以及连接至缓冲节点的第二电极；以及第2-2晶体管，所述第2-2晶体管具有连接至所述缓冲节点的第一电极、连接至所述第二控制节点的栅极、接收来自在后信号传输单元的进位信号的后栅极、以及连接至低电位电压线的第二电极，其中，n是正整数。
根据本发明实施方式的栅极驱动器包括：多个信号传输单元，所述信号传输单元经由被施加来自在前信号传输单元的进位信号的进位线级联连接，其中第n信号传输单元包括：电路单元，所述电路单元被配置为从在前信号传输单元接收所述进位信号以对第一控制节点和第二控制节点的电压充电或放电；以及输出单元，所述输出单元被配置为基于所述第一控制节点和所述第二控制节点的电位输出栅极信号和所述进位信号，其中所述输出单元包括：第一上拉晶体管，所述第一上拉晶体管具有连接至第一高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至第一输出节点的第二电极；第一下拉晶体管，所述第一下拉晶体管具有连接至所述第一输出节点的第一电极、连接至所述第二控制节点的栅极、接收来自在前信号传输单元的进位信号的后栅极、以及连接至第一低电位电压线的第二电极；第二上拉晶体管，所述第二上拉晶体管具有连接至第二高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至第二输出节点的第二电极；以及第二下拉晶体管，所述第二下拉晶体管具有连接至所述第二输出节点的第一电极、连接至所述第二控制节点的栅极、接收来自在前信号传输单元的进位信号的后栅极、以及连接至第二低电位电压线的第二电极，其中，n是正整数。
根据本发明实施方式的显示装置包括：显示面板，在所述显示面板上设置有多条数据线、与所述数据线交叉的多条栅极线、被施加不同的恒定电压的多条电源线、以及多个子像素；数据驱动器，所述数据驱动器被配置为向所述数据线提供像素数据的数据电压；以及栅极驱动器，所述栅极驱动器被配置为向所述栅极线提供栅极信号，其中所述栅极驱动器包括多个信号传输单元，所述信号传输单元经由被施加来自在前信号传输单元的进位信号的进位线级联连接，其中第n信号传输单元包括：第一电路单元，所述第一电路单元包括被配置为从在前信号传输单元接收所述进位信号以对第一控制节点充电的第一Q逻辑发生器以及被配置为对所述第一控制节点放电的第二Q逻辑发生器；第二电路单元，所述第二电路单元被配置为根据所述第一控制节点的电压对第二控制节点进行放电；以及输出单元，所述输出单元被配置为基于所述第一控制节点和所述第二控制节点的电位输出所述进位信号和栅极信号，其中所述第二Q逻辑发生器包括：第2-1晶体管，所述第2-1晶体管具有连接至所述第一控制节点的第一电极、连接至所述第二控制节点的栅极、接收来自在后信号传输单元的进位信号的后栅极、以及连接至缓冲节点的第二电极；以及第2-2晶体管，所述第2-2晶体管具有连接至所述缓冲节点的第一电极、连接至所述第二控制节点的栅极、接收来自在后信号传输单元的进位信号的后栅极、以及连接至低电位电压线的第二电极，其中，n是正整数。
根据本发明实施方式的显示装置包括：显示面板，在所述显示面板上设置有多条数据线、与所述数据线交叉的多条栅极线、被施加不同的恒定电压的多条电源线、以及多个子像素；数据驱动器，所述数据驱动器被配置为向所述数据驱动器提供像素数据的数据电压；以及栅极驱动器，所述栅极驱动器被配置为向所述栅极线提供栅极信号，其中所述栅极驱动器包括多个信号传输单元，所述信号传输单元经由被施加来自在前信号传输单元的进位信号的进位线级联连接，其中第n信号传输单元包括：电路单元，所述电路单元被配置为从在前信号传输单元接收所述进位信号以对第一控制节点和第二控制节点的电压充电或放电；以及输出单元，所述输出单元被配置为基于所述第一控制节点和所述第二控制节点的电位输出栅极信号和所述进位信号，其中所述输出单元包括：第一上拉晶体管，所述第一上拉晶体管具有连接至第一高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至第一输出节点的第二电极；第一下拉晶体管，所述第一下拉晶体管具有连接至所述第一输出节点的第一电极、连接至所述第二控制节点的栅极、接收来自在前信号传输单元的进位信号的后栅极、以及连接至第一低电位电压线的第二电极；第二上拉晶体管，所述第二上拉晶体管具有连接至第二高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至第二输出节点的第二电极；以及第二下拉晶体管，所述第二下拉晶体管具有连接至所述第二输出节点的第一电极、连接至所述第二控制节点的栅极、接收来自在前信号传输单元的进位信号的后栅极、以及连接至第二低电位电压线的第二电极，其中，n是正整数。
在本发明中，由于用于控制栅极驱动器的放电的晶体管被配置成双栅极结构，并且当双栅极结构的晶体管截止时负偏压(negative bias)被施加给后栅极，所以可在减少晶体管数量的同时减小漏电流。
在本发明中，可通过减小漏电流改进功耗和输出特性。
在本发明中，由于用于改进放电特性的单独晶体管不是必需的，所以不仅能够减少可产生漏电流的路径，而且可减小边框尺寸。
本发明的效果不限于上述效果，所属领域技术人员根据下文说明以及所附权利要求书将清楚地理解到上文未提及的其他效果。
附图说明
通过参照附图详细描述的示例性实施方式，本发明的上述和其他目的、特征和优点对于所属领域普通技术人员来说将更加清楚。在附图中：
图1是示意性图解根据本发明第一实施方式的栅极驱动器的移位寄存器的视图；
图2是图解根据本发明第一实施方式的栅极驱动器的视图；
图3是图解图2所示的栅极驱动器的控制节点的电压和输入/输出信号的波形图；
图4A至4C是通过比较方式描述第二Q逻辑发生器的漏电流减小原理的视图；
图5是图解根据本发明第二实施方式的栅极驱动器的视图；
图6是示意性图解根据本发明第三实施方式的栅极驱动器的移位寄存器的视图；
图7是详细图解根据本发明第三实施方式的栅极驱动器的电路图；
图8是图解图7所示的栅极驱动器的控制节点的电压和输入/输出信号的波形图；
图9A至9C是通过比较方式描述输出单元的漏电流减小原理的视图；
图10是图解使用图7所示的EM驱动器得到的模拟结果(显示器图片)的视图；
图11是图解根据本发明实施方式的显示装置的框图；
图12是图解图11所示的显示面板的剖面结构的视图；
图13是图解施加给图11所示的显示面板的像素电路的电路图；
图14是图解图13所示的像素电路的驱动方法的波形图。
具体实施方式
将通过以下参照附图描述的实施方式更清楚地理解本发明的优点和特征及其实现方法。然而，本发明不限于以下实施方式，而是可以以各种不同的形式实施。本发明的实施方式将使得本发明的公开内容完整并使所属领域技术人员完全理解本发明的范围。本发明仅限定在所附权利要求书的范围内。
为了描述本发明的实施方式而在附图中示出的形状、尺寸、比例、角度、数量等仅仅是示例，本发明不限于此。相似的参考标记在整个说明书中一般表示相似的元件。此外，在描述本发明的过程中，可省略对已知相关技术的详细描述，以避免不必要地使本发明的主题模糊不清。
在此使用的诸如“包括”、“包含”、“具有”之类的术语一般旨在允许添加其他部件，除非这些术语与术语“仅”一起使用。
即使没有明确描述，组分也被解释为包括通常的误差范围。
当使用诸如“在……上”、“在……上方”、“在……下方”和“在……之后”之类的术语描述两个部件之间的位置关系时，一个或多个部件可位于这两个部件之间，除非这些术语与术语“紧接”或“直接”一起使用。
可使用术语“第一”、“第二”等彼此区分部件，但部件的功能或结构不受这些部件前面的序号或部件名称的限制。
相同的参考标记在整个说明书中可基本指代相同的元件。
以下实施方式可彼此部分地或整体地结合或组合并且可在技术上以各种方式关联和操作。这些实施方式可彼此独立地实现或者彼此关联地实现。
下文，将参照附图详细描述本发明的各实施方式。
图1是示意性图解根据本发明第一实施方式的栅极驱动器的移位寄存器的视图。
参照图1，根据第一实施方式的栅极驱动器包括与移位时钟CLK同步地依次输出栅极信号的输出脉冲(下文，称为“栅极脉冲”)SCOUT(n-2)至SCOUT(n+2)的移位寄存器。图1中的SET表示置位端子，RESET表示复位端子。
移位寄存器包括经由传输进位信号的进位线而级联连接(cascade-connected)的多个信号传输单元ST(n-2)、ST(n-1)、ST(n)、ST(n+1)、ST(n+2)。
时序控制器可使用输入到栅极驱动器的起始脉冲VST调节栅极驱动器的输出信号SCOUT的宽度和多个输出(multi-output)。
起始信号VST通常输入到第一信号传输单元。在图2中，第n-2信号传输单元ST(n-2)可以是接收起始信号VST的第一信号传输单元。
信号传输单元ST(n-2)、ST(n-1)、ST(n)、ST(n+1)、ST(n+2)分别接收从在前信号传输单元输出的起始脉冲或进位信号Cout(n-2)、Cout(n-1)、Cout(n)、Cout(n+1)、Cout(n+2)，并接收移位时钟CLK。第一信号传输单元ST(n-2)根据起始脉冲VST开始驱动，其他信号传输单元ST(n-1)、ST(n)、ST(n+1)、ST(n+2)分别接收来自在前信号传输单元的进位信号Cout(n-2)、Cout(n-1)、Cout(n)、Cout(n+1)并开始驱动。移位时钟CLK可以是N(N是大于等于2的正整数)相(phase)时钟。例如，移位时钟CLK可以是四相时钟CLK1、CLK2、CLK3、CLK4。四相时钟CLK1、CLK2、CLK3、CLK4之间的相位差可以是90度。
信号传输单元ST(n-2)至ST(n+2)分别可在经由第一输出节点输出扫描脉冲SCOUT(n-2)至SCOUT(n+2)的同时经由第二输出节点输出进位信号Cout。
图2是图解根据本发明第一实施方式的栅极驱动器的视图；图3是图解图2所示的栅极驱动器的控制节点的电压和输入/输出信号的波形图。在此，将描述栅极驱动器被实现为扫描驱动器的示例。
参照图2，根据实施方式的扫描驱动器可包括：对输出电压进行上拉的第一控制节点(下文称为“Q节点”)；对输出电压进行下拉的第二控制节点(下文称为“Qb节点”)；第一电路单元61；第二电路单元62；和输出单元63。
第一电路单元61可包括第一Q逻辑发生器61a和第二Q逻辑发生器61a。第一Q逻辑发生器61a对Q节点Q进行充电，第二Q逻辑发生器61b对第一控制节点放电。
第一Q逻辑发生器61a包括第1-1晶体管T1、第1-2晶体管T1A和第1-3晶体管T3q。
第1-1晶体管T1通过来自在前信号传输单元的第N-2进位信号C(n-2)导通，并且向缓冲节点Qh提供第N-2进位信号C(n-2)的电压。第1-1晶体管T1包括接收来自在前信号传输单元的第N-2进位信号的第一电极和栅极、以及连接至缓冲节点的第二电极。
第1-2晶体管T1A通过第N-2进位信号C(n-2)导通，并且基于第N-2进位信号对Q节点Q进行充电。第1-2晶体管T1A包括连接至第1-1晶体管T1的第二电极或缓冲节点Qh的第一电极、连接至第N-2进位信号C(n-2)的栅极、以及连接至Q节点Q的第二电极。
第1-3晶体管T3q通过Q节点Q导通，并且向缓冲节点Qh传输高电位电压线GVDD的高电位电压。第1-3晶体管T3q包括连接至高电位电压线GVDD的第一电极、连接至Q节点Q的栅极、以及连接至缓冲节点Qh的第二电极。
第二Q逻辑发生器61b包括第2-1晶体管T3、第2-2晶体管T3A、第2-3晶体管T3nB、以及第2-4晶体管T3nC。
第2-1晶体管T3通过Qb节点Qb导通，并且与第2-2晶体管T3A一起将Q节点Q放电至第三低电位电压线GVSS2的第三低电位电压。
当第2-1晶体管T3通过Qb节点Qb截止时，负偏压通过来自在后信号传输单元(nextsignal transmission unit)的第N+2进位信号C(n+2)被施加给后栅极(back gateelectrode)。因此，第2-1晶体管T3的阈值电压Vth可增加，因此可减小漏电流。第2-1晶体管T3包括连接至第一控制节点Q的第一电极、连接至第二控制节点Qb的栅极、被施加第N+2进位信号C(n+2)的后栅极、以及连接至第2-2晶体管T3A的第一电极的第二电极。
第2-2晶体管T3A通过第二控制节点Qb导通，并且与第2-1晶体管T3一起将第一控制节点Q放电到第三低电位电压线GVSS2的第三低电位电压。
当第2-2晶体管T3A通过Qb节点Qb截止时，负偏压通过来自在后信号传输单元的第N+2进位信号C(n+2)被施加给后栅极。因此，第2-2晶体管T3A的阈值电压Vth可增加，因此可减小漏电流。第2-2晶体管T3A包括连接至第2-1晶体管T3的第二电极的第一电极、连接至Qb节点Qb的栅极、连接至被施加第N+2进位信号C(n+2)的后栅极、以及连接至第三低电位电压线GVSS2的第二电极。
第2-3晶体管T3nB通过起始脉冲VST导通，并且与第2-4晶体管T3nC一起将Q节点Q放电到第三低电位电压线GVSS2的第三低电位电压。第2-3晶体管T3nB包括连接至Q节点Q的第一电极、被施加起始脉冲VST的栅极、以及连接至第2-4晶体管T3nC的第一电极的第二电极。
第2-4晶体管T3nC通过起始脉冲VST导通，并且与第2-3晶体管T3nB一起将第一控制节点Q放电到第三低电位电压线GVSS2的第三低电位电压。第2-4晶体管T3nC包括连接至第2-3晶体管T3nB的第二电极的第一电极、被施加起始脉冲VST的栅极、以及连接至第三低电位电压线GVSS2的第二电极。
第二电路单元62包括第3-1晶体管T4、第3-2晶体管T41、第3-3晶体管T4q、第3-4晶体管T5q以及第3-5晶体管T5。
第3-1晶体管T4通过第一节点n1的电压导通，并且将高电位电压提供给Qb节点Qb。第3-1晶体管T4包括连接至被施加高电位电压的高电位电压线的第一电极、连接至第一节点n1的栅极、以及连接至第二控制节点的第二电极。第一电容器C1连接在第四晶体管T4的栅极和第二电极之间。
第3-2晶体管T41通过高电位电压导通，并且向第一节点n1提供高电位电压。第3-2晶体管T41包括连接至高电位电压线的第一电极和栅极、以及连接至第一节点n1的第二电极。
第3-3晶体管T4q通过Q节点Q的电压导通，并且将第一节点n1放电至第二低电位电压。第3-3晶体管T4q包括连接至第一节点n1的第一电极、连接至Q节点的栅极、以及连接至第二低电位电压线GVSS1的第二电极。
第3-4晶体管T5q通过Q节点Q的电压导通，并且将Qb节点Qb放电至第三低电位电压。第3-4晶体管T5q包括连接至Qb节点Qb的第一电极、连接至Q节点Q的栅极、以及连接至第三低电位电压线GVSS2的第二电极。
第3-5晶体管T5通过来自在前信号传输单元的进位信号C(n-2)的电压导通，并且将Qb节点Qb放电至第三低电位电压。第3-5晶体管T5包括连接至Qb节点Qb的第一电极、被施加来自在前信号传输单元的进位信号C(n-2)的栅极、以及连接至第三低电位电压线GVSS2的第二电极。
输出单元63可基于Q节点Q和Qb节点Qb的电位向第一输出节点输出扫描信号SCOUT(n)，并且向第二输出节点输出进位信号COUT(n)。输出单元63可包括第一上拉晶体管T6、第一下拉晶体管T7、第二上拉晶体管T6cr、第二下拉晶体管T7cr。
第一上拉晶体管T6和第一下拉晶体管T7根据Q节点Q和Qb节点Qb的电压对第一输出节点充电和放电，以输出扫描信号SCOUT(n)。第一上拉晶体管T6包括连接至Q节点Q的栅极、被施加时钟信号SCCLK(n)的第一电极、以及连接至第一输出节点的第二电极。第二电容器C2连接在第一上拉晶体管T6的栅极和第二电极之间。第一下拉晶体管T7连接至第一上拉晶体管T6，且其间具有第一输出节点。第一下拉晶体管T7包括连接至Qb节点Qb的栅极、连接至第一输出节点的第一电极、以及连接至第一低电位电压线GVSS0的第二电极。
第二上拉晶体管T6cr和第二下拉晶体管T7cr根据Q节点Q和Qb节点Qb的电压对第二输出节点充电和放电，以输出扫描信号COUT(n)。第二上拉晶体管T6cr包括连接至Q节点Q的栅极、被施加时钟信号SC_CRCLK(n)的第一电极、以及连接至第二输出节点的第二电极。第二下拉晶体管T7cr连接至第二上拉晶体管T6cr，且其间具有第二输出节点。第二下拉晶体管T7cr包括连接至Qb节点Qb的栅极、连接至第二输出节点的第一电极、以及连接至第三低电位电压线GVSS2的第二电极。
将描述施加给根据实施方式的扫描驱动器的第二Q逻辑发生器的结构优势。
图4A至4C是通过比较方式描述第二Q逻辑发生器的漏电流减小原理的视图。
参照图4A，根据实施方式的第二Q逻辑发生器的第2-1晶体管T3和第2-2晶体管T3A利用以作为共面元件的光阻挡层的LS金属层作为后栅极的双栅极结构来实现，以在Qb节点Qb放电时截止的同时从在后信号传输单元到后栅极接收负偏压，即，栅极低电压的进位信号C(n+2)，阈值电压Vth由于负偏压而增大，因此漏电流减小。
如图4B所示，与实施方式的第二Q逻辑发生器进行比较的电路除了第2-1晶体管T3和第2-2晶体管T3A之外，还附加地配置有第2-1b晶体管T3n和第2-2b晶体管T3nA，以改进放电特性，由此即使第2-1晶体管T3、第2-1b晶体管T3n、第2-2晶体管T3A和第2-2b晶体管T3nA在Qb节点Qb放电时截止，由于第2-2晶体管T3A和第2-2b晶体管T3nA的每一个的栅极-源极电压Vgs在阈值电压Vth偏移到负极性并因而Vth小于0时变为小于0，也会在低电位电压线GVSS2中产生漏电流，因此功耗增加。
在这种情形下，在比较例的电路中，漏电流产生得与阈值电压即Vth(Δ)一样多的程度，但是在实施方式的电路中，漏电流产生为Vth×0.42对应的程度，由此漏电流减小。在实施方式的电路中产生的漏电流利用双栅极结构的作用而减小，并且与上栅极和下栅极的电容比(0.42)成比例地减小。上栅极和下栅极的电容比可根据上栅极和下栅极的每一个的各种设计参数比如长度、厚度、宽度等而变化。
在这种情形下，漏电流与上栅极和下栅极的电容比成比例地减小，由此可仅在上栅极的电容小于下栅极的电容时有效。
在实施方式中，通过将施加给比较例的第2-1b晶体管T3n和第2-2b晶体管T3nA的信号施加给第2-1晶体管T3和第2-2晶体管T3A的后栅极，第2-1晶体管T3和第2-2晶体管T3A被配置为也用作第2-1b晶体管T3n和第2-2b晶体管T3nA。
在图4A的实施方式的电路中，由于相比图4B的比较例的电路，晶体管T3n和T3nA被去除，所以漏电流产生路径可减少，边框尺寸也会减小相应的程度。在这种情形下，实施方式的电路需要增大晶体管的尺寸以保持与比较例的电路相同的降压特性(fallingcharacteristic)，但是漏电流的量减小，由此在改进功耗和改进输出方面具有优势。
如图4C所示，当Vth是-2V时，由于在低电位电压线GVSS2中产生漏电流，所以在比较例的电路中的低电位电压线的目标电压和实际电压之间出现差异。另一方面，在实施方式的电路中的低电位电压线的目标电压和实际电压之间不具有差异。
也就是说，可以看出，在实施方式的电路中，功耗得到改进，并且输出被稳定化。
图5是图解根据本发明第二实施方式的栅极驱动器的视图。
参照图5，根据第二实施方式的栅极驱动器可包括第一控制节点(下文称为“Q节点”)、第二控制节点(下文称为“Qb节点”)、电路单元70和输出单元73。
电路单元70可从在前信号传输单元接收进位信号，以对第一控制节点和第二控制节点的电压进行充电或放电。
输出单元73可基于Q节点Q和Qb节点Qb的电位向第一输出节点输出发光控制信号EMOUT并且向第二输出节点输出进位信号COUT(n)。输出单元73可包括第一上拉晶体管T6、第一下拉晶体管T7、第二上拉晶体管T6cr和第二下拉晶体管T7cr。
第一上拉晶体管T6和第一下拉晶体管T7根据Q节点Q和Qb节点Qb的电压对第一输出节点进行充电和放电，以输出发光控制信号EMOUT。第一上拉晶体管T6包括连接至Q节点Q的栅极、连接至被施加第一高电位电压的第一高电位电压线GVDD0的第一电极、以及连接至第一输出节点的第二电极。第一下拉晶体管T7连接至第一上拉晶体管T6，其间具有第一输出节点。第一下拉晶体管T7包括连接至第二控制节点Qb的栅极、连接至第一输出节点的第一电极、以及连接至被施加第一低电位电压的第一低电位电压线GVSS0的第二电极。
第二上拉晶体管T6cr和第二下拉晶体管T7cr根据Q节点Q和Qb节点Qb的电压对第二输出节点进行充电和放电，以输出进位信号COUT(n)。第二上拉晶体管T6cr包括连接至Q节点Q的栅极、连接至被施加第二高电位电压的第二高电位电压线GVDD1的第一电极、以及连接至第二输出节点的第二电极。第二下拉晶体管T7cr连接至第二上拉晶体管T6cr，其间具有第二输出节点。第二下拉晶体管T7cr包括连接至Qb节点Qb的栅极、连接至第二输出节点的第一电极、以及连接至被施加第二低电位电压的第二低电位电压线GVSS1的第二电极。
图6是示意性图解根据本发明第三实施方式的栅极驱动器的移位寄存器的视图。
参照图6，根据实施方式的栅极驱动器包括与移位时钟CLK同步地依次输出栅极信号的输出脉冲(下文，称为“EM脉冲”)EMOUT(n-2)至EMOUT(n+2)的移位寄存器。图6中的QbSET表示从在前级的Qb节点Qb(n-1)接收电压的端子。
移位寄存器包括经由被施加进位信号的进位线而级联连接的多个信号传输单元ST(n-2)、ST(n-1)、ST(n)、ST(n+1)、ST(n+2)。
时序控制器130(见图11)可使用输入到栅极驱动器120的起始脉冲VST调节栅极驱动器120的输出信号EMOUT的宽度和多个输出。
起始信号VST通常输入到第一信号传输单元。在图6中，第n-2信号传输单元ST(n-2)可以是接收起始信号VST的第一信号传输单元。
信号传输单元ST(n-2)、ST(n-1)、ST(n)、ST(n+1)、ST(n+2)分别接收从在前信号传输单元输出的起始脉冲或进位信号Cout(n-2)、Cout(n-1)、Cout(n)、Cout(n+1)、Cout(n+2)，并接收移位时钟CLK。第一信号传输单元ST(n-2)根据起始脉冲VST开始驱动，其他信号传输单元ST(n-1)、ST(n)、ST(n+1)、ST(n+2)分别接收来自在前信号传输单元的进位信号Cout(n-2)、Cout(n-1)、Cout(n)、Cout(n+1)并开始驱动。移位时钟CLK可以是N(N是大于等于2的正整数)相时钟。例如，移位时钟CLK可以是二相时钟CLK1、CLK2。二相时钟CLK1、CLK2的相位彼此相反。
信号传输单元ST(n-2)至ST(n+2)分别可在经由第一输出节点输出EM脉冲EMOUT(n-2)至EMOUT(n+2)的同时经由第二输出节点输出进位信号Cout。
图7是详细图解根据本发明第三实施方式的栅极驱动器的电路图。图7所示的电路是第n(n是正整数)信号传输单元ST(n)的电路。其他信号传输单元可利用与第n信号传输单元ST(n)基本相同的电路来实现。图8是图解图7所示的栅极驱动器的控制节点的电压和输入/输出信号的波形图。在此，将描述栅极驱动器被实现为EM驱动器的示例。
参照图7和图8，根据实施方式的EM驱动器可包括：第一控制节点(下文称为“Q节点”)；第二控制节点(下文称为“Qb节点”)；第一电路单元71；第二电路单元72；和输出单元73。
第一电路单元71用于控制Q节点Q和Qb节点Qb(n)的充电和放电。当移位时钟EMCLK具有大于或等于栅极导通电压VGH的电压时，第一电路单元71向第一控制节点Q提供来自作为在前信号传输单元的第n-1信号传输单元ST(n-1)的第n-1进位信号C(n-1)的电压，以对第一控制节点Q充电。此第一电路单元71包括第一至第三晶体管T1、T1A和T3q。
当移位时钟EMCLK是栅极导通电压VGH时，第一晶体管T1导通以将进位信号C(n-1)的电压提供给缓冲节点Qh。第一晶体管T1包括连接至第n-1进位信号C(n-1)线的第一电极、被施加移位时钟EMCLK的栅极、以及连接至缓冲节点Qh的第二电极。
当移位时钟EMCLK是栅极导通电压VGH时，第二晶体管T1A导通以将缓冲节点Qh的电压提供给第一控制节点Q，由此对第一控制节点Q充电。第二晶体管T1A包括连接至缓冲节点Qh的第一电极、被施加移位时钟EMCLK的栅极、以及连接至第一控制节点Q的第二电极。
第一晶体管T1和第二晶体管T1A串联连接。第一晶体管T1和第二晶体管T1A串联连接在第n-1进位信号C(n-1)线和缓冲节点Qh之间。
当第一控制节点Q被充电时，第三晶体管T3q导通，以经由第二高电位电压线GVDD1将第二高电位电压提供给缓冲节点Qh。第二高电位电压经由第二高电位电压线GVDD1被提供给缓冲节点Qh。第三晶体管T3q包括连接至第二高电位电压线GVDD1的第一电极、连接至第一控制节点Q的栅极、以及连接至缓冲节点Qh的第二电极。
第二电路单元72包括反相器电路，其将第一控制节点Q的电压反相，并将反相后的电压施加给第二控制节点Qb(n)。第二电路单元72的反相器电路包括第一Qb逻辑发生器和第二Qb逻辑发生器。
第一Qb逻辑发生器包括多个晶体管T4和T41。第二Qb逻辑发生器包括多个晶体管T4q和T5q，并且多个晶体管T4q和T5q串联连接。
第一Qb逻辑发生器根据来自第n-1信号传输单元ST(n-1)的Qb节点Qb(n-1)的电压切换在第二高电位电压线GVDD1和第二控制节点Qb(n)之间的电流路径。
当第一节点n1的电压是栅极导通电压VGH时，第四晶体管T4导通，以通过将第二高电位电压线GVDD1连接至Qb节点Qb(n)来将Qb节点Qb(n)充电到栅极导通电压VGH。第四晶体管T4包括连接至第二高电位电压线GVDD1的第一电极、连接至第一节点n1的栅极、以及连接至Qb节点Qb(n)的第二电极。第一电容器C1连接在第四晶体管T4的栅极和第二电极之间。当第四晶体管T4由第一电容器C1导通时，第一节点n1的电压可被增压。
当第n-1信号传输单元ST(n-1)的Qb节点Qb(n-1)的电压是栅极导通电压VGH时，第4-1晶体管T41导通，以通过将第二高电位电压提供给第一节点n1来将第一节点n1充电到栅极导通电压VGH。第4-1晶体管T41包括连接至第二高电位电压线GVDD1的第一电极、连接至第n-1信号传输单元ST(n-1)的Qb节点Qb(n-1)的栅极、以及连接至第一节点n1的第二电极。
当从第n-1信号传输单元ST(n-1)输入的在前(previous)进位信号C(n-1)的电压和Q节点Q的电压是栅极导通电压VGH时，第二Qb逻辑发生器导通，以对Qb节点Qb(n)放电。
当缓冲节点Qh的电压是栅极导通电压VGH时，第4-q晶体管T4q导通，以将第一节点n1连接至Qb节点Qb(n)。第4-q晶体管T4q包括连接至第一节点n1的第一电极、连接至缓冲节点Qh的栅极、以及连接至Qb节点Qb(n)的第二电极。
当缓冲节点Qh的电压是栅极导通电压VGH时，第5-q晶体管T5q导通，以通过将Qb节点Qb(n)连接至第二低电位电压线GVSS1来将Qb节点Qb(n)的电压放电至第二低电位电压。第5-q晶体管T5q包括连接至Qb节点Qb(n)的第一电极、连接至缓冲节点Qh的栅极、以及连接至第二低电位电压线GVSS1的第二电极。
输出单元73可基于Q节点Q和Qb节点Qb(n)的电位向第一输出节点输出发光控制信号EMOUT并且向第二输出节点输出进位信号COUT(n)。输出单元73可包括第一上拉晶体管T6、第一下拉晶体管T7、第二上拉晶体管T6cr、第二下拉晶体管T7cr。
第一上拉晶体管T6和第一下拉晶体管T7根据Q节点Q和Qb节点Qb(n)的电压对第一输出节点充电和放电，以输出发光控制信号EMOUT。第一上拉晶体管T6包括连接至第一控制节点Q的栅极、连接至被施加第一高电位电压的第一高电位电压线GVDD的第一电极、以及连接至第一输出节点的第二电极。第二电容器C2连接在第一上拉晶体管T6的栅极和第二电极之间。第一下拉晶体管T7连接至第一上拉晶体管T6，且其间具有第一输出节点。第一下拉晶体管T7包括连接至第二控制节点Qb(n)的栅极、连接至第一输出节点的第一电极、接收来自在前信号传输单元的进位信号的后栅极以及连接至被施加第一低电位电压的第一低电位电压线GVSS0的第二电极。
第二上拉晶体管T6cr和第二下拉晶体管T7cr根据Q节点Q和Qb节点Qb(n)的电压对第二输出节点充电和放电，以输出进位信号COUT(n)。第二上拉晶体管T6cr包括连接至Q节点Q的栅极、连接至被施加第二高电位电压的第二高电位电压线GVDD1的第一电极、以及连接至第二输出节点的第二电极。第二下拉晶体管T7cr连接至第二上拉晶体管T6cr，且其间具有第二输出节点。第二下拉晶体管T7cr包括连接至Qb节点Qb(n)的栅极、连接至第二输出节点的第一电极、接收来自在前信号传输单元的进位信号的后栅极以及连接至被施加第二低电位电压的第二低电位电压线GVSS1的第二电极。
将描述施加给根据实施方式的EM驱动器的输出单元的结构优势。
图9A至9C是通过比较方式描述输出单元的漏电流减小原理的视图。
参照图9A，根据实施方式的输出单元的第一下拉晶体管T7和第二下拉晶体管T7cr利用以作为共面元件的光阻挡层的LS金属层作为后栅极的双栅极结构来实现，以在Qb节点Qb(n)放电时截止的同时从扫描驱动器到后栅极接收负偏压，即，栅极低电压的进位信号C(n-2)，第一下拉晶体管T7和第二下拉晶体管T7cr的每一个的阈值电压Vth由于负偏压而增大，因此漏电流减小。
如图9B所示，在与实施方式的输出单元进行比较的电路中，向第二下拉晶体管T7cr添加了第2-1下拉晶体管T8cr，由此即使第二下拉晶体管T7cr在第二控制节点被放电时截止，并且低电压电平的进位信号SC_C(n-2)被施加给第2-1下拉晶体管T8cr，由于阈值电压偏移到负极性并且低电压电平的进位信号SC_C(n-2)泄漏了阈值电压Δ对应的程度，也可从第2-1下拉晶体管T8cr的栅极-源极电压Vgs产生与阈值电压Δ对应的程度的漏电流，因此功耗增加。
在这种情形下，在比较例的电路中，漏电流产生为与阈值电压即Vth(Δ)对应的程度，但是在实施方式的电路中，漏电流产生为对应于Vth×0.42的程度，由此漏电流减小。在实施方式的电路中产生的漏电流利用双栅极结构的作用而减小，并且与上栅极和下栅极的电容比(0.42)成比例地减小。上栅极和下栅极的电容比可根据上栅极和下栅极的每一个的各种设计参数比如长度、厚度、宽度等而变化。
在这种情形下，漏电流与上栅极和下栅极的电容比成比例地减小，由此可仅在上栅极的电容小于下栅极的电容时有效。
在实施方式中，通过将施加给比较例的第1-1下拉晶体管T8和第2-1下拉晶体管T8cr的信号施加给第一下拉晶体管T7和第二下拉晶体管T7cr的后栅极，第一下拉晶体管T7和第二下拉晶体管T7cr被配置为也用作第1-1下拉晶体管T8和第2-1下拉晶体管T8cr。
在图9A的实施方式的电路中，由于相比图9B的比较例的电路，晶体管T8和T8cr被去除，所以漏电流产生路径可减少，边框尺寸也会减小相应的程度。在这种情形下，实施方式的电路需要增大晶体管的尺寸以保持与比较例的电路相同的降压特性，但是漏电流的量减小，由此在改进功耗和改进输出方面具有优势。
如图9C所示，由于漏电流朝向输出进位信号COUT(n)的输出节点产生，所以在比较例的电路中的输出节点的目标电压和实际电压之间出现差异。另一方面，在实施方式的电路中的输出节点的目标电压和实际电压之间不具有差异。
图10是图解使用图7所示的EM驱动器的模拟结果(显示器图片)的视图。
参照图10，显示了使用根据实施方式的EM驱动器的模拟结果。可以看出，相比比较例的电路，在实施方式的电路中更多地减少了低电位电压线中的漏电流。此外，可以看出，相比比较例的电路，在实施方式的电路中还更多地减少了输出进位信号的输出节点处的漏电流。
图11是图解根据本发明实施方式的显示装置的框图；图12是图解图11所示的显示面板的剖面结构的视图。
参照图11和12，根据本发明实施方式的显示装置包括显示面板100、用于向显示面板100的像素写入像素数据的显示面板驱动器、以及产生驱动像素和显示面板驱动器所需的电力的电源140。
显示面板100可以是具有X轴方向上的长度、Y轴方向上的宽度以及Z轴方向上的厚度的矩形结构的显示面板。显示面板100包括显示输入图像的像素阵列AA。像素阵列AA包括多条数据线102、与数据线102交叉的多条栅极线103以及布置成矩阵形式的多个像素。显示面板100可进一步包括共同连接至像素的电源线。电源线可包括被施加像素驱动电压ELVDD的电源线、被施加初始化电压Vinit的电源线、被施加基准电压Vref的电源线以及被施加低电位电源电压ELVSS的电源线。这些电源线共同连接至像素。
像素阵列AA包括多个像素行L1至Ln。像素行L1至Ln的每一个包括在显示面板100的像素阵列AA中沿着行方向X布置的一行像素。布置在一个像素行中的像素共享栅极线103。沿着数据线方向布置在列方向Y上的像素共享相同的数据线102。一个水平时段1H是通过将一个帧周期除以像素行L1至Ln的总数而获得的时间。
显示面板100可被实现为非透射显示面板或透射显示面板。透射显示面板可应用于将图像显示在屏幕上并且实际背景可被看见的透明显示装置。
显示面板100可被实现为柔性显示面板。柔性显示面板可由塑料OLED面板制成。有机薄膜可设置在塑料OLED面板的后板上，像素阵列AA和发光元件可形成在有机薄膜上。
为了实现彩色，每个像素101可被划分为红色子像素(下文称为R子像素)、绿色子像素(下文称为G子像素)和蓝色子像素(下文称为B子像素)。每个像素可进一步包括白色子像素。每个子像素包括像素电路。像素电路连接至数据线、栅极线和电源线。
像素可被布置为实际颜色像素和Pentile像素。Pentile像素可通过利用预设的像素渲染算法(pixel rendering algorithm)将具有不同颜色的两个子像素驱动为一个像素101来实现高于实际颜色像素的分辨率。像素渲染算法可利用从相邻像素发出的光的颜色来弥补每个像素中不充分的颜色表现。
触摸传感器可设置在显示面板100上。触摸输入可使用单独的触摸传感器感测或者可经由像素来感测。触摸传感器可在显示面板的屏幕上设置为单元上型(on-cell type)或附加型(add-on type)，或者实现为内置在像素阵列AA中的集成型(in-cell type)触摸传感器。
如图12所示，当从剖面结构看时，显示面板100可包括堆叠在基板10上的电路层12、发光元件层14和封装层16。
电路层12可包括：连接至诸如数据线、栅极线和电源线之类的配线的像素电路；连接至栅极线的栅极驱动器(GIP)；等等。电路层12的配线和电路元件可包括多个绝缘层、利用其间的绝缘层分离的两个或更多个金属层、以及包括半导体材料的有源层。
发光元件层14可包括由像素电路驱动的发光元件EL。发光元件EL可包括红色(R)发光元件、绿色(G)发光元件和蓝色(B)发光元件。发光元件层14可包括白色发光元件和滤色器。发光元件层14的发光元件EL可被包括有机膜和钝化膜的保护层覆盖。
封装层16覆盖发光元件层14，以密封电路层12和发光元件层14。封装层16可具有交替堆叠有机膜和无机膜的多层绝缘结构。无机膜阻挡湿气和氧气的渗透。有机膜将无机膜的表面平坦化。当有机膜和无机膜堆叠成多层时，湿气或氧气的移动路径相比单层来说变得更长，从而可有效阻挡影响发光元件层14的湿气和氧气的渗透。
触摸传感器层可设置在封装层16上。触摸传感器层可包括基于触摸输入前、后的电容变化来感测触摸输入的电容型触摸传感器。触摸传感器层可包括形成触摸传感器的电容的绝缘层和金属配线图案。触摸传感器的电容可在金属配线图案之间形成。偏振板可设置在触摸传感器层上。偏振板可通过转换由触摸传感器层和电路层12的金属反射的外部光的偏振来改进可视性和对比度。偏振板可被实现为其中接合有线偏振板和相位延迟膜的偏振板，或者圆偏振板。玻璃盖(cover glass)可粘合到偏振板。
显示面板100可进一步包括堆叠在封装层16上的触摸传感器层和滤色器层。滤色器层可包括红色、绿色和蓝色滤色器以及黑色矩阵图案。滤色器层可代替偏振板，并且通过吸收从电路层和触摸传感器层反射的光的波长的一部分来提高色纯度。在本实施方式中，通过向显示面板涂覆具有比偏振板更高的光透射率的滤色器层20，可改进显示面板100的光透射率，并且可改善显示面板100的厚度和柔性。玻璃盖可粘附在滤色器层上。
电源140通过使用DC-DC转换器产生驱动显示面板100的像素阵列AA和显示面板驱动器所需的DC电源。DC-DC转换器可包括电荷泵、整流器、降压转换器(buck converter)、增压转换器(boost converter)等。电源140可调节来自主机系统(未示出)的DC输入电压，由此产生DC电压，比如伽马基准电压VGMA、栅极导通电压VGH和VEH、栅极截止电压VGL和VEL、像素驱动电压ELVDD、像素低电位电源电压ELVSS、基准电压Vref、初始化电压Vinit、阳极电压Vano等。伽马基准电压VGMA被提供给数据驱动器110。栅极导通电压VGH和VEH以及栅极截止电压VGL和VEL被提供给栅极驱动器120。像素驱动电压ELVDD、像素低电位电源电压ELVSS、基准电压Vref、初始化电压Vinit、阳极电压Vano等被共同提供给像素。
显示面板驱动器在时序控制器(TCON)130的控制下将输入图像的像素数据(数字数据)写入到显示面板100的像素。
显示面板驱动器包括数据驱动器110和栅极驱动器120。显示面板驱动器可进一步包括设置在数据驱动器110和数据线102之间的多路解复用器阵列112。
多路解复用器阵列112使用多个多路解复用器(DEMUX)将从数据驱动器110的通道输出的数据电压依次提供给数据线102。多路解复用器可包括设置在显示面板100上的多个开关元件。当多路解复用器设置在数据驱动器110的输出端子和数据线102之间时，数据驱动器110的通道数可减少。多路解复用器阵列112可被省略。
显示面板驱动器可进一步包括用于驱动触摸传感器的触摸传感器驱动器。触摸传感器驱动器从图1中省略。触摸传感器驱动器可集成到一个驱动集成电路(IC)中。在移动装置或可穿戴装置中，时序控制器130、电源140、数据驱动器110、触摸传感器驱动器等可集成到一个驱动集成电路(IC)中。
显示面板驱动器可在时序控制器(TCON)130的控制下以低速驱动模式操作。低速驱动模式可被设定为，当分析输入图像并且输入图像没有在预设帧数内改变时降低显示装置的功耗。在低速驱动模式中，可通过在预定时间或更长时间输入静止图像时降低像素的刷新速率来降低显示面板驱动器和显示面板100的功耗。低速驱动模式不限于输入静止图像的情形。例如，当显示装置在待机模式下操作或者在预定时间或更长时间未向显示面板驱动器输入用户命令或输入图像时，显示面板驱动器可在低速驱动模式下操作。
数据驱动器110通过使用数模转换器(DAC)在每个帧周期利用伽马补偿电压转换从时序控制器130接收的输入图像的像素数据来产生数据电压Vdata。对于各个灰度级，经由分压电路来分割伽马基准电压VGMA。从伽马基准电压VGMA分割的伽马补偿电压被提供给数据驱动器110的DAC。数据电压Vdata经由数据驱动器110的每个通道中的输出缓存器AMP输出。
栅极驱动器120可被实现为与像素阵列AA的TFT阵列一起直接形成在显示面板100的电路层12上的GIP(面板内栅极)电路。面板内栅极(GIP)电路可设置在作为显示面板100的非显示区域的边框区域BZ上，或者可分散在其上再现输入图像的像素阵列中。栅极驱动器120在时序控制器130的控制下向栅极线103依次输出栅极信号。栅极驱动器120可通过使用移位寄存器将栅极信号移位来向栅极线103依次提供栅极信号。栅极信号可包括扫描脉冲、发光控制脉冲(下文称为“EM脉冲”)、初始化脉冲和感测脉冲。
栅极驱动器120的移位寄存器响应于来自时序控制器130的起始脉冲和移位时钟来输出栅极信号的脉冲，并且根据移位时钟时序来对脉冲移位。
在这种情形下，栅极驱动器120可被实现为图1、3、6、8所示的能够在减少晶体管数量的同时减小漏电流的栅极驱动器。在本发明中，包括数据驱动器、栅极驱动器和多个子像素的显示面板中的所有晶体管可利用包括n沟道型氧化物半导体的氧化物薄膜晶体管(TFT)实现。
时序控制器130从主机系统(未示出)接收输入图像的数字视频数据DATA以及与其同步的时序信号。时序信号包括垂直同步信号Vsync、水平同步信号Hsync、主时钟CLK、数据使能信号DE等。由于垂直时段和水平时段可通过对数据使能信号DE计数来获知，所以垂直同步信号Vsync和水平同步信号Hsync可被省略。数据使能信号DE具有一个水平时段(1H)的周期。
主机系统可以是电视(TV)系统、平板电脑、笔记本电脑、导航系统、个人电脑(PC)、家庭影院系统、移动装置和车辆系统中的任一种。主机系统可根据显示面板100的分辨率对来自视频源的图像信号进行缩放，并与时序信号一起将图像信号传输给时序控制器130。
时序控制器130将输入帧频乘以i并且以输入帧频×i(i是大于0的正整数)Hz的帧频来控制显示面板驱动器的操作时序。输入帧频在NTSC(国家电视标准委员会)制式中是60Hz，在PAL(逐行倒相)制式中是50Hz。时序控制器130可通过将帧频率降低到1Hz和30Hz之间的频率来降低显示面板驱动器的驱动频率，以便降低在低速驱动模式下的像素的刷新速率。
基于从主机系统接收的时序信号Vsync、Hsync和DE，时序控制器130产生用于控制数据驱动器110的操作时序的数据时序控制信号、用于控制多路解复用器阵列112的操作时序的控制信号、以及用于控制栅极驱动器120的操作时序的栅极时序控制信号。时序控制器130控制显示面板驱动器的操作时序，由此将数据驱动器110、多路解复用器阵列112、触摸传感器驱动器以及栅极驱动器120同步。
从时序控制器130输出的栅极时序控制信号的电压电平可经由电平移位器(未示出)转换为栅极导通电压VGH和VEH以及栅极截止电压VGL和VEL，然后提供给栅极驱动器120。也就是说，电平移位器将栅极时序控制信号的低电平电压转换为栅极截止电压VGL和VEL，并将栅极时序控制信号的高电平电压转换为栅极导通电压VGH和VEH。栅极时序控制信号包括起始脉冲和移位时钟。
由于在显示面板100的制造工艺中的器件特性偏差和工艺偏差，驱动元件的电特性在像素之间可能存在差异，并且这种差异可随着像素的驱动时间的流逝而增大。为了补偿像素之间的驱动元件的电特性的偏差，可将内部补偿技术或外部补偿技术应用于有机发光二极管显示器。内部补偿技术利用每个像素电路中实现的内部补偿电路对每个子像素的驱动元件的阈值电压进行采样，以对驱动元件的栅极-源极电压Vgs补偿阈值电压那么多。外部补偿技术利用外部补偿电路实时地感测基于驱动元件的电特性而变化的驱动元件的电流或电压。外部补偿技术通过将输入图像的像素数据(数字数据)调制对于每个像素感测的驱动元件的电特性偏差(或改变)那么多，实时地补偿每个像素的驱动元件的电特性偏差(或改变)。显示面板驱动器可利用外部补偿技术和/或内部补偿技术来驱动像素。本发明的像素电路可被实现为采用内部补偿电路的像素电路。
图13是图解施加给图11所示的显示面板的像素电路的电路图；图14是图解图13所示的像素电路的驱动方法的波形图。
参照图13和14，像素电路可包括发光元件EL、驱动发光元件EL的驱动元件DT、多个开关元件(M01、M02、M03和M04)、以及电容器Cst。
此像素电路连接至被施加像素驱动电压EVDD的第一电源线PL1、被施加低电位电源电压EVSS的第二电源线PL2、被施加初始化电压Vinit的第三电源线PL3、被施加基准电压Vref的第四电源线PL4、被施加数据电压Vdata的数据线DL、以及被施加栅极信号(INIT(n)、SENSE(n)、SCAN(n)和EM(n))的栅极线。栅极信号INIT(n)、SENSE(n)、SCAN(n)和EM(n)可由根据实施方式的栅极驱动器产生，并经由栅极线施加给像素电路。
发光元件EL可被实现为OLED。OLED包括形成在阳极和阴极之间的有机化合物层。有机化合物层可包括空穴注入层(HIL)、空穴传输层(HTL)、发光层(EML)、电子传输层(ETL)以及电子注入层(EIL)，但不限于此。发光元件EL的阳极连接至第三节点n3，阴极连接至被施加低电位电源电压EVSS的第二电源线PL2。当电压被施加给发光元件EL的阳极和阴极时，穿过空穴传输层(HTL)的空穴与穿过电子传输层(ETL)的电子移动到发光层(EML)，从而产生激子，由此使得从发光层(EML)发射可见光。
用作发光元件的有机发光二极管可具有其中堆叠多个发光层的串联(tandem)结构。具有串联结构的有机发光二极管可改善像素的亮度和寿命。
驱动元件DT根据栅极-源极电压Vgs产生用于驱动发光元件EL的电流。驱动元件DT包括连接至第一节点n1的第一电极、连接至第二节点n2的栅极、以及连接至第三节点n3的第二电极。
第一开关元件M01根据扫描脉冲SCAN(n)的栅极导通电压VGH导通，以将数据电压施加给第二节点n2。第一开关元件M01包括连接至被施加数据电压的数据线DL的第一电极、被施加扫描脉冲SCAN(n)的栅极、以及连接至第二节点n2的第二电极。
第二开关元件M02根据初始化脉冲INIT(n)的栅极导通电压VGH导通，以将初始化电压施加给第二节点n2。第二开关元件M02包括连接至被施加初始化电压的第三电源线PL3的第一电极、被施加初始化脉冲INIT(n)的栅极、以及连接至第二节点n2的第二电极。
第三开关元件M03根据感测脉冲SENSE(n)的栅极导通电压VGH导通，以将基准电压施加给第三节点n3。第三开关元件M03包括连接至第三节点n3的第一电极、被施加感测脉冲的栅极、以及连接至被施加基准电压的第四电源线PL4的第二电极。
第四开关元件M04根据发光控制脉冲EM(n)的栅极导通电压VGH导通，以将像素驱动电压施加给第一节点n1。第四开关元件M04包括连接至被施加像素驱动电压的第一电源线的第一电极、被施加发光控制脉冲的栅极、以及连接至第一节点n1的第二电极。
电容器Cst连接在第二节点n2和第三节点n3之间。在本发明中，第一高电位电压线和第二高电位电压线可统称为高电位电压线，第一低电位电压线、第二低电位电压线和第三低电位电压线可统称为低电位电压线。
如图14所示，像素电路可按照初始化操作Ti、感测操作Ts、数据写入操作Tw和发光操作Tem的顺序来驱动。在感测操作Ts中，驱动元件DT的阈值电压Vth被感测，并存储在电容器Cst中。在数据写入操作Tw中，像素数据的数据电压Vdata被施加给第二节点n2。在发光操作Tem中，发光元件EL可利用与像素数据的灰度级值对应的亮度来发光。
尽管参照附图更详细地描述了本发明的实施方式，但本发明不限于此，在不背离本发明的技术构思的情况下可以以诸多不同的形式实施本发明。因此，仅是为了例示的目的提供了本发明中公开的实施方式，这些实施方式并不旨在限制本发明的技术构思。本发明的技术构思的范围不限于此。因此，应当理解，上述实施方式在所有方面都是例示性的，并不限制本发明。应当基于所附的权利要求书解释本发明的保护范围，其等同范围内的所有技术构思都应当解释为落入本发明的范围内。

Claims (23)

1.一种栅极驱动器，包括多个信号传输单元，所述信号传输单元经由被施加来自在前信号传输单元的进位信号的进位线级联连接，
其中第n信号传输单元包括：
第一电路单元，所述第一电路单元包括被配置为从在前信号传输单元接收所述进位信号以对第一控制节点充电的第一Q逻辑发生器以及被配置为对所述第一控制节点放电的第二Q逻辑发生器；
第二电路单元，所述第二电路单元被配置为根据所述第一控制节点的电压对第二控制节点进行放电；以及
输出单元，所述输出单元被配置为基于所述第一控制节点和所述第二控制节点的电位输出所述进位信号和栅极信号，
其中所述第二Q逻辑发生器包括：
第2-1晶体管，所述第2-1晶体管具有连接至所述第一控制节点的第一电极、连接至所述第二控制节点的栅极、接收来自在后信号传输单元的进位信号的后栅极、以及连接至缓冲节点的第二电极；以及
第2-2晶体管，所述第2-2晶体管具有连接至所述缓冲节点的第一电极、连接至所述第二控制节点的栅极、接收来自在后信号传输单元的进位信号的后栅极、以及连接至低电位电压线的第二电极，
其中，n是正整数。
2.根据权利要求1所述的栅极驱动器，其中所述第2-1晶体管和所述第2-2晶体管通过所述第二控制节点的充电电压导通，以将所述第一控制节点放电到低电位电压，并且所述第2-1晶体管和所述第2-2晶体管在所述第二控制节点被放电时截止的同时将来自在后信号传输单元的栅极低电压的进位信号接收到所述后栅极。
3.根据权利要求1所述的栅极驱动器，其中所述第二Q逻辑发生器还包括：
第2-3晶体管，所述第2-3晶体管具有连接至所述第一控制节点的第一电极、接收起始信号的栅极、以及连接至所述缓冲节点的第二电极；以及
第2-4晶体管，所述第2-4晶体管具有连接至所述缓冲节点的第一电极、接收所述起始信号的栅极、以及连接至所述低电位电压线的第二电极。
4.根据权利要求3所述的栅极驱动器，其中所述第一Q逻辑发生器包括：
第1-1晶体管，所述第1-1晶体管具有接收来自在前信号传输单元的进位信号的第一电极和栅极、以及连接至所述缓冲节点的第二电极；
第1-2晶体管，所述第1-2晶体管具有连接至所述缓冲节点的第一电极、接收来自在前信号传输单元的进位信号的栅极、以及连接至所述第一控制节点的第二电极；以及
第1-3晶体管，所述第1-3晶体管具有连接至被施加高电位电压的高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至所述缓冲节点的第二电极。
5.根据权利要求4所述的栅极驱动器，其中所述第二电路单元包括：
第3-1晶体管，所述第3-1晶体管具有连接至所述高电位电压线的第一电极、连接至第一节点的栅极、以及连接至所述第二控制节点的第二电极；
第3-2晶体管，所述第3-2晶体管具有连接至所述高电位电压线的第一电极和栅极、以及连接至所述第一节点的第二电极；
第3-3晶体管，所述第3-3晶体管具有连接至所述第一节点的第一电极、连接至所述第一控制节点的栅极、以及被施加低电位电压的第二电极；
第3-4晶体管，所述第3-4晶体管具有连接至所述第二控制节点的第一电极、连接至所述第一控制节点的栅极、以及被施加所述低电位电压的第二电极；以及
第3-5晶体管，所述第3-5晶体管具有连接至所述第二控制节点的第一电极、被施加来自在前信号传输单元的进位信号的栅极、以及被施加所述低电位电压的第二电极。
6.根据权利要求5所述的栅极驱动器，其中所述输出单元包括：
第一上拉晶体管，所述第一上拉晶体管具有被施加第一时钟信号的第一电极、连接至所述第一控制节点的栅极、以及连接至第一输出节点的第二电极；
第一下拉晶体管，所述第一下拉晶体管具有连接至所述第一输出节点的第一电极、连接至所述第二控制节点的栅极、以及被施加第一低电位电压的第二电极；
第二上拉晶体管，所述第二上拉晶体管具有被施加第二时钟信号的第一电极、连接至所述第一控制节点的栅极、以及连接至第二输出节点的第二电极；以及
第二下拉晶体管，所述第二下拉晶体管具有连接至所述第二输出节点的第一电极、连接至所述第二控制节点的栅极、以及被施加第二低电位电压的第二电极。
7.根据权利要求1所述的栅极驱动器，其中所述第二电路单元包括反相器电路，所述反相器电路用于将所述第一控制节点的电压反相，并将反相后的电压施加给所述第二控制节点。
8.根据权利要求7所述的栅极驱动器，其中所述反相器电路包括第一Qb逻辑发生器和第二Qb逻辑发生器，
其中所述第一Qb逻辑发生器包括：第四晶体管，所述第四晶体管具有连接至高电位电压线的第一电极、连接至第一节点的栅极、以及连接至所述第二控制节点的第二电极；以及第4-1晶体管，所述第4-1晶体管具有连接至所述高电位电压线的第一电极、连接至在前信号传输单元的第二控制节点的栅极、以及连接至所述第一节点的第二电极，
其中所述第二Qb逻辑发生器包括：第4-q晶体管，所述第4-q晶体管具有连接至所述第一节点的第一电极、连接至所述缓冲节点的栅极、以及连接至所述第二控制节点的第二电极；以及第5-q晶体管，所述第5-q晶体管具有连接至所述第二控制节点的第一电极、连接至所述缓冲节点的栅极、以及连接至所述低电位电压线的第二电极。
9.根据权利要求8所述的栅极驱动器，其中所述第一Qb逻辑发生器还包括连接在所述第四晶体管的栅极和第二电极之间的电容器。
10.一种栅极驱动器，包括多个信号传输单元，所述信号传输单元经由被施加来自在前信号传输单元的进位信号的进位线级联连接，
其中第n信号传输单元包括：
电路单元，所述电路单元被配置为从在前信号传输单元接收所述进位信号以对第一控制节点和第二控制节点的电压充电或放电；以及
输出单元，所述输出单元被配置为基于所述第一控制节点和所述第二控制节点的电位输出栅极信号和所述进位信号，
其中所述输出单元包括：
第一上拉晶体管，所述第一上拉晶体管具有连接至第一高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至第一输出节点的第二电极；
第一下拉晶体管，所述第一下拉晶体管具有连接至所述第一输出节点的第一电极、连接至所述第二控制节点的栅极、接收来自在前信号传输单元的进位信号的后栅极、以及连接至第一低电位电压线的第二电极；
第二上拉晶体管，所述第二上拉晶体管具有连接至第二高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至第二输出节点的第二电极；以及
第二下拉晶体管，所述第二下拉晶体管具有连接至所述第二输出节点的第一电极、连接至所述第二控制节点的栅极、接收来自在前信号传输单元的进位信号的后栅极、以及连接至第二低电位电压线的第二电极，
其中，n是正整数。
11.根据权利要求10所述的栅极驱动器，其中所述第一下拉晶体管和所述第二下拉晶体管通过所述第二控制节点的充电电压导通，以将所述第一输出节点放电到低电位电压，并且所述第一下拉晶体管和所述第二下拉晶体管在所述第二控制节点被放电时截止的同时将来自在后信号传输单元的栅极低电压的进位信号接收到所述后栅极。
12.根据权利要求10所述的栅极驱动器，其中所述电路单元包括第一电路单元，所述第一电路单元被配置为从在前信号传输单元接收所述进位信号以对所述第一控制节点充电，
其中所述第一电路单元包括：
第一晶体管，所述第一晶体管具有接收来自在前信号传输单元的进位信号的第一电极、被施加时钟信号的栅极、以及连接至缓冲节点的第二电极；
第二晶体管，所述第二晶体管具有连接至所述缓冲节点的第一电极、被施加所述时钟信号的栅极、以及连接至所述第一控制节点的第二电极；以及
第三晶体管，所述第三晶体管具有连接至被施加第二高电位电压的第二高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至所述缓冲节点的第二电极。
13.根据权利要求12所述的栅极驱动器，其中所述电路单元包括第二电路单元，所述第二电路单元被配置为根据所述第一控制节点的电压对所述第二控制节点进行放电，
其中所述第二电路单元包括：
第四晶体管，所述第四晶体管具有连接至所述第二高电位电压线的第一电极、连接至第一节点的栅极、以及连接至所述第二控制节点的第二电极；
第五晶体管，所述第五晶体管具有连接至所述第二高电位电压线的第一电极、被施加来自在前信号传输单元的第二控制节点的电压的栅极、以及连接至所述第一节点的第二电极；
第六晶体管，所述第六晶体管具有连接至所述第一节点的第一电极、连接至所述缓冲节点的栅极、以及连接至所述第二控制节点的第二电极；以及
第七晶体管，所述第七晶体管具有连接至所述第二控制节点的第一电极、连接至所述缓冲节点的栅极、以及连接至被施加第二低电位电压的第二低电位电压线的第二电极。
14.一种显示装置，包括：
显示面板，在所述显示面板上设置有多条数据线、与所述数据线交叉的多条栅极线、被施加不同的恒定电压的多条电源线、以及多个子像素；
数据驱动器，所述数据驱动器被配置为向所述数据线提供像素数据的数据电压；以及
栅极驱动器，所述栅极驱动器被配置为向所述栅极线提供栅极信号，
其中所述栅极驱动器包括多个信号传输单元，所述信号传输单元经由被施加来自在前信号传输单元的进位信号的进位线级联连接，
其中第n信号传输单元包括：
第一电路单元，所述第一电路单元包括被配置为从在前信号传输单元接收所述进位信号以对第一控制节点充电的第一Q逻辑发生器以及被配置为对所述第一控制节点放电的第二Q逻辑发生器；
第二电路单元，所述第二电路单元被配置为根据所述第一控制节点的电压对第二控制节点进行放电；以及
输出单元，所述输出单元被配置为基于所述第一控制节点和所述第二控制节点的电位输出所述进位信号和栅极信号，
其中所述第二Q逻辑发生器包括：
第2-1晶体管，所述第2-1晶体管具有连接至所述第一控制节点的第一电极、连接至所述第二控制节点的栅极、接收来自在后信号传输单元的进位信号的后栅极、以及连接至缓冲节点的第二电极；以及
第2-2晶体管，所述第2-2晶体管具有连接至所述缓冲节点的第一电极、连接至所述第二控制节点的栅极、接收来自在后信号传输单元的进位信号的后栅极、以及连接至低电位电压线的第二电极，
其中，n是正整数。
15.根据权利要求14所述的显示装置，其中所述第2-1晶体管和所述第2-2晶体管通过所述第二控制节点的充电电压导通，以将所述第一控制节点放电到低电位电压，并且所述第2-1晶体管和所述第2-2晶体管在所述第二控制节点被放电时截止的同时将来自在后信号传输单元的栅极低电压的进位信号接收到所述后栅极。
16.根据权利要求14所述的显示装置，其中所述第二Q逻辑发生器还包括：
第2-3晶体管，所述第2-3晶体管具有连接至所述第一控制节点的第一电极、接收起始信号的栅极、以及连接至所述缓冲节点的第二电极；以及
第2-4晶体管，所述第2-4晶体管具有连接至所述缓冲节点的第一电极、接收所述起始信号的栅极、以及连接至所述低电位电压线的第二电极。
17.根据权利要求16所述的显示装置，其中所述第一Q逻辑发生器包括：
第1-1晶体管，所述第1-1晶体管具有接收来自在前信号传输单元的进位信号的第一电极和栅极、以及连接至所述缓冲节点的第二电极；
第1-2晶体管，所述第1-2晶体管具有连接至所述缓冲节点的第一电极、接收来自在前信号传输单元的进位信号的栅极、以及连接至所述第一控制节点的第二电极；以及
第1-3晶体管，所述第1-3晶体管具有连接至被施加高电位电压的高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至所述缓冲节点的第二电极。
18.根据权利要求14所述的显示装置，其中所述第二电路单元包括反相器电路，所述反相器电路用于将所述第一控制节点的电压反相，并将反相后的电压施加给所述第二控制节点。
19.根据权利要求18所述的显示装置，其中所述反相器电路包括第一Qb逻辑发生器和第二Qb逻辑发生器，
其中所述第一Qb逻辑发生器包括：第四晶体管，所述第四晶体管具有连接至高电位电压线的第一电极、连接至第一节点的栅极、以及连接至所述第二控制节点的第二电极；以及第4-1晶体管，所述第4-1晶体管具有连接至所述高电位电压线的第一电极、连接至在前信号传输单元的第二控制节点的栅极、以及连接至所述第一节点的第二电极，
其中所述第二Qb逻辑发生器包括：第4-q晶体管，所述第4-q晶体管具有连接至所述第一节点的第一电极、连接至所述缓冲节点的栅极、以及连接至所述第二控制节点的第二电极；以及第5-q晶体管，所述第5-q晶体管具有连接至所述第二控制节点的第一电极、连接至所述缓冲节点的栅极、以及连接至所述低电位电压线的第二电极。
20.根据权利要求19所述的显示装置，其中所述第一Qb逻辑发生器还包括连接在所述第四晶体管的栅极和第二电极之间的电容器。
21.一种显示装置，包括：
显示面板，在所述显示面板上设置有多条数据线、与所述数据线交叉的多条栅极线、被施加不同的恒定电压的多条电源线、以及多个子像素；
数据驱动器，所述数据驱动器被配置为向所述数据线提供像素数据的数据电压；以及
栅极驱动器，所述栅极驱动器被配置为向所述栅极线提供栅极信号，
其中所述栅极驱动器包括多个信号传输单元，所述信号传输单元经由被施加来自在前信号传输单元的进位信号的进位线级联连接，
其中第n信号传输单元包括：
电路单元，所述电路单元被配置为从在前信号传输单元接收所述进位信号以对第一控制节点和第二控制节点的电压充电或放电；以及
输出单元，所述输出单元被配置为基于所述第一控制节点和所述第二控制节点的电位输出栅极信号和所述进位信号，
其中所述输出单元包括：
第一上拉晶体管，所述第一上拉晶体管具有连接至第一高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至第一输出节点的第二电极；
第一下拉晶体管，所述第一下拉晶体管具有连接至所述第一输出节点的第一电极、连接至所述第二控制节点的栅极、接收来自在前信号传输单元的进位信号的后栅极、以及连接至第一低电位电压线的第二电极；
第二上拉晶体管，所述第二上拉晶体管具有连接至第二高电位电压线的第一电极、连接至所述第一控制节点的栅极、以及连接至第二输出节点的第二电极；以及
第二下拉晶体管，所述第二下拉晶体管具有连接至所述第二输出节点的第一电极、连接至所述第二控制节点的栅极、接收来自在前信号传输单元的进位信号的后栅极、以及连接至第二低电位电压线的第二电极，
其中，n是正整数。
22.根据权利要求21所述的显示装置，其中所述第一下拉晶体管和所述第二下拉晶体管通过所述第二控制节点的充电电压导通，以将所述第一输出节点放电到低电位电压，并且所述第一下拉晶体管和所述第二下拉晶体管在所述第二控制节点被放电时截止的同时将来自在后信号传输单元的栅极低电压的进位信号接收到所述后栅极。
23.根据权利要求17或21所述的显示装置，其中包括所述数据驱动器、所述栅极驱动器和多个子像素的所述显示面板中的所有晶体管利用包括n沟道型氧化物半导体的氧化物薄膜晶体管实现。
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