KR20230051025A - 게이트 구동회로 및 이를 포함하는 표시 패널 - Google Patents
게이트 구동회로 및 이를 포함하는 표시 패널 Download PDFInfo
- Publication number
- KR20230051025A KR20230051025A KR1020210174802A KR20210174802A KR20230051025A KR 20230051025 A KR20230051025 A KR 20230051025A KR 1020210174802 A KR1020210174802 A KR 1020210174802A KR 20210174802 A KR20210174802 A KR 20210174802A KR 20230051025 A KR20230051025 A KR 20230051025A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- electrode connected
- node
- power line
- gate
- Prior art date
Links
- 239000000872 buffer Substances 0.000 claims description 21
- 230000004913 activation Effects 0.000 claims description 9
- 230000008054 signal transmission Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 48
- 238000010586 diagram Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 12
- 239000010409 thin film Substances 0.000 description 7
- 238000005538 encapsulation Methods 0.000 description 5
- 239000010408 film Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000012044 organic layer Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 201000005569 Gout Diseases 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 229920003023 plastic Polymers 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000006059 cover glass Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002894 organic compounds Chemical class 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3266—Details of drivers for scan electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
Abstract
실시예에 의한 게이트 구동부 및 이를 포함하는 표시 패널이 개시된다. 실시예에 따른 게이트 구동부는 출력 전압을 풀업시키는 제1 제어 노드와, 상기 출력 전압을 풀다운시키는 제2 제어 노드를 충방전하는 제어부; 상기 제1 제어 노드의 충전 전압에 응답하여 게이트 하이 전압을 출력 노드에 인가하는 제1 풀업 트랜지스터와, 상기 제2 제어 노드의 충전 전압에 응답하여 게이트 로우 전압을 상기 출력 노드에 인가하는 제1 풀다운 트랜지스터를 포함하는 제1 출력부; 및 이전 신호 전달부로부터 전달된 캐리 신호와 상기 제2 제어 노드의 전압 레벨에 따라 상기 제1 출력 노드에 고전위 전압이 인가되는 제1 전원 라인 또는 제1 클럭 신호가 인가되는 제2 전원 라인 간에 전류 패스를 변경하는 스위치부를 포함한다.
Description
본 발명은 게이트 구동회로 및 이를 포함하는 표시 패널에 관한 것이다.
표시장치는 액정 표시장치(Liquid Crystal Display: LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등이 있다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 자발광 소자 예를 들어, 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 이용하여 입력 영상을 재현한다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
표시장치 중 일부 예컨대, 액정 표시장치나 유기 발광 표시장치에는 복수의 픽셀을 포함하는 표시 패널, 표시 패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다. 구동부에는 표시패널에 스캔 신호, 발광 제어 신호 등의 게이트 신호를 공급하는 게이트 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
이러한 표시장치는 표시 패널에 형성된 복수의 서브 픽셀들에 구동 신호 예컨대, 게이트 신호 및 데이터 신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
이때, 게이트 구동부는 CLK 인가 방식과 VDD 인가 방식의 구조를 갖는다. CLK 인가 방식은 CLK 전압을 인가하는 방식으로 출력 특성이 우수한 반면, CLK이 하이 전압과 로우 전압을 번갈아 인가되기 때문에 플로팅 구간이 존재하게 된다. VDD 안기 방식은 VDD 전압을 인가하는 방식으로 플로팅 구간이 존재하지 않지만, TFT의 온/오프만을 이용하여 출력을 발생하기 때문에 출력 신호의 라이징 타임과 폴링 타임이 느리다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 출력 특성이 우수하고 플로팅 구간을 제거할 수 있는 게이트 구동부 및 이를 포함하는 표시 패널을 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 게이트 구동부는 출력 전압을 풀업시키는 제1 제어 노드와, 상기 출력 전압을 풀다운시키는 제2 제어 노드를 충방전하는 제어부; 상기 제1 제어 노드의 충전 전압에 응답하여 게이트 하이 전압을 제1 출력 노드에 인가하는 제1 풀업 트랜지스터와, 상기 제2 제어 노드의 충전 전압에 응답하여 게이트 로우 전압을 상기 제1 출력 노드에 인가하는 제1 풀다운 트랜지스터를 포함하는 제1 출력부; 및 이전 단의 신호 전달부로부터 전달된 캐리 신호와 상기 제2 제어 노드의 전압 레벨에 따라 상기 제1 출력 노드에 고전위 전압이 인가되는 제1 전원 라인 또는 제1 클럭 신호가 인가되는 제2 전원 라인 간에 전류 패스를 변경하는 스위치부를 포함할 수 있다.
본 발명은 이전 단의 신호 전달부로부터 전달된 캐리 신호와 제2 제어 노드의 전압 레벨에 따라 출력노드와 고전위 전압이 인가되는 제1 전원 라인 또는 클럭 신호가 인가되는 제2 전원 라인 간에 전류 패스를 변경함으로써, 출력 구간에서 출력 신호의 폴링 타임이 빨라져 출력 특성이 향상되고, 제1 제어 노드가 하이 전압 레벨로 유지되는 동안 고전위 전압이 출력 노드에 인가되고 제2 제어 노드가 하이 전압 레벨로 유지되는 동안 클럭 신호가 출력 노드에 인가되어 플로팅 구간을 제거할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 게이트 구동회로를 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 게이트 구동부를 개략적으로 보여주는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 게이트 구동부를 상세히 보여주는 회로도이다.
도 4는 도 3에 도시된 게이트 구동부의 입/출력 신호와 제어 노드들의 전압을 보여 주는 파형도이다.
도 5는 도 3에 도시된 스위치부의 출력 상태를 설명하기 위한 도면이다.
도 6a 내지 도 6c는 도 5에 도시된 스위치부의 구동 원리를 설명하기 위한 도면들이다.
도 7a 내지 도 7b는 도 3에 도시된 게이트 구동부를 이용한 시뮬레이션 결과를 보여주는 도면들이다.
도 8은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 9는 도 8에 도시된 표시패널의 단면 구조를 보여주는 도면이다.
도 10은 도 8에 도시된 표시패널에 적용된 픽셀 회로를 보여주는 도면이다.
도 11은 도 10에 도시된 픽셀 회로의 구동 신호를 보여 주는 파형도이다.
도 2는 본 발명의 실시예에 따른 게이트 구동부를 개략적으로 보여주는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 게이트 구동부를 상세히 보여주는 회로도이다.
도 4는 도 3에 도시된 게이트 구동부의 입/출력 신호와 제어 노드들의 전압을 보여 주는 파형도이다.
도 5는 도 3에 도시된 스위치부의 출력 상태를 설명하기 위한 도면이다.
도 6a 내지 도 6c는 도 5에 도시된 스위치부의 구동 원리를 설명하기 위한 도면들이다.
도 7a 내지 도 7b는 도 3에 도시된 게이트 구동부를 이용한 시뮬레이션 결과를 보여주는 도면들이다.
도 8은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 9는 도 8에 도시된 표시패널의 단면 구조를 보여주는 도면이다.
도 10은 도 8에 도시된 표시패널에 적용된 픽셀 회로를 보여주는 도면이다.
도 11은 도 10에 도시된 픽셀 회로의 구동 신호를 보여 주는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 게이트 구동부를 보여주는 도면이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동부는 출력 전압을 풀업시키는 제1 제어 노드(이하, "Q 노드"라 함), 출력 전압을 풀다운시키는 제2 제어 노드(이하, "Qb 노드"라 함), 제어부(120-1), 제1 출력부(120-2), 및 스위치부(120-4)를 포함할 수 있다.
제어부(120-1)는 제1 제어 노드와 제2 제어 노드를 충방전하는 역할을 할 수 있다.
제1 출력부(120-2)는 제1 제어 노드와 제2 제어 노드의 충전 전압에 응답하여 게이트 신호 [GOUT(n)]를 출력할 수 있다. 제1 출력부(120-2)는 제1 풀업 트랜지스터(T1)와 제1 풀다운 트랜지스터(T2)를 포함할 수 있다. 제1 풀업 트랜지스터(T1)는 제1 제어 노드의 충전 전압에 응답하여 게이트 하이 전압을 출력 노드에 출력하고, 제1 풀다운 트랜지스터(T2)는 제2 제어 노드의 충전 전압에 응답하여 게이트 로우 전압을 출력 노드에 출력할 수 있다.
스위치부(120-4)는 이전 단의 신호 전달부로부터 전달된 캐리 신호와 제2 제어 노드의 충전 전압을 이용하여 제1 풀업 트랜지스터에 고전위 전압이 인가되는 제1 전원 라인(L1) 또는 제1 클럭 신호가 인가되는 제2 전원 라인(L2)을 연결시킬 수 있다.
스위치부(120-4)는 제3-1 트랜지스터(T31), 제8-2 트랜지스터(T32), 제3-3 트랜지스터(T33), 제3-4 트랜지스터(T34), 제3-5 트랜지스터(T35)를 포함할 수 있다.
제3-1 트랜지스터(T31)는 제2 제어 노드에 의해 턴-온되어 고전위 전압(EVDD2)을 제1 노드(n1)에 공급한다. 제3-1 트랜지스터(T31)는 제2 제어 노드에 연결된 게이트 전극, 고전위 전압(EVDD2)이 인가되는 제1 전원 라인에 연결된 제1 전극, 제1 노드(n1)에 연결된 제2 전극을 포함한다.
제3-2 트랜지스터(T32)는 이전 단의 신호 전달부로부터 전달된 캐리 신호[carry(n-1)]에 의해 턴-온되어 제1 노드(n1)를 저전위 전압(GVSS0)이 인가되는 제4 전원 라인(L4)에 연결하여 제1 노드(n1)를 방전시킨다. 제3-2 트랜지스터(T32)는 이전 단의 신호 전달부로부터 전달된 캐리 신호[carry(n-1)]가 인가되는 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 제4 전원 라인(L4)에 연결된 제2 전극을 포함한다.
제3-3 트랜지스터(T33)는 제1 노드(n1)에 의해 턴-온되어 제2 노드(n2)를 제2 클럭 신호(ECLK)가 인가되는 제5 전원 라인(L5)을 연결하여 제2 클럭 신호(ECLK)를 공급한다. 제3-3 트랜지스터(T33)는 제1 노드(n1)에 연결된 게이트 전극, 제5 전원 라인(L5)에 연결된 제1 전극, 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제3-4 트랜지스터(T34)는 이전 단의 신호 전달부로부터 전달된 캐리 신호[carry(n-1)]에 의해 턴-온되어 제2 노드(n2)를 저전위 전압(GVSS0)이 인가되는 제4 전원 라인(L4)에 연결하여 제2 노드(n2)를 방전시킨다. 제3-4 트랜지스터(T34)는 이전 단의 신호 전달부로부터 전달된 캐리 신호[carry(n-1)]가 인가되는 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 제4 전원 라인(L4)에 연결된 제2 전극을 포함한다.
제3-5 트랜지스터(T35)는 제2 노드(n2)에 의해 턴-온되어 제1 클럭 신호(ECLK3)를 제1 출력 노드[GOUT(n)]에 공급한다. 제3-5 트랜지스터(T35)는 제2 노드(n2)에 연결된 게이트 전극, 제1 클럭 신호(ECLK3)가 인가되는 제2 전원 라인(L2)에 연결된 제1 전극, 제1 출력 노드[GOUT(n)]에 연결된 제2 전극을 포함한다.
도 2는 본 발명의 실시예에 따른 게이트 구동부를 개략적으로 보여주는 도면이다.
도 2를 참조하면, 실시예에 따른 게이트 구동부는 캐리 신호가 전송되는 캐리 라인을 경유하되, 종속적으로 연결된 다수의 신호 전달부들(..., ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2), ...)을 포함한다.
신호 전달부들(..., ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2), ...) 각각은 스타트 펄스 또는 이전 단의 신호 전달부로부터 출력되는 캐리 신호를 입력 받고, 클럭 신호들(ECLK, ECLK3)을 입력 받는다. 제1 신호 전달부(ST(1))는 스타트 펄스(Vst)에 따라 구동되기 시작하고, 그 이외의 신호 전달부들(..., ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2), ...)은 이전 단의 신호 전달부로부터의 캐리 신호(carry)를 입력 받아 구동되기 시작한다.
신호 전달부들(..., ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2), ...) 각각은 제2 클럭 신호 또는 활성화 클럭(EMCLK)을 이용하여 제1 제어 노드를 충전시킬 수 있다.
신호 전달부들(..., ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2), ...) 각각은 제1 클럭 신호(EMCLK)를 이용하여 출력 신호[EMOUT(n)]를 발생할 수 있다. 여기서 제1 클럭 신호(EMCLK)는 제2 클럭 신호(EMCLK)의 위상을 반전시킨 역위상 신호일 수 있다.
도 3은 본 발명의 제2 실시예에 따른 게이트 구동부를 상세히 보여주는 회로도이다. 게이트 구동부를 구성하는 트랜지스터들은 n 채널 Oxide TFT로 구현될 수 있다. 도 3에 도시된 회로는 제n(n은 양의 정수) 신호 전달부(ST(n))의 회로이다. 다른 신호 전달부들도 제n 신호 전달부(ST(n))와 실질적으로 동일한 회로로 구현될 수 있다. 도 4는 도 3에 도시된 게이트 구동부의 입/출력 신호와 제어 노드들의 전압을 보여 주는 파형도이다.
도 3 및 도 4를 참조하면, 제2 실시예에 따른 게이트 구동부는 제1 제어 노드(이하, "Q 노드"라 함), 제2 제어 노드(이하, "Qb 노드"라 함), 제어부(120-1), 제1 출력부(120-2), 제2 출력부(120-3), 스위치부(120-4)를 포함한다.
제어부(120-1)는 제1 제어 노드와 제2 제어 노드를 충방전하는 역할을 할 수 있다. 제어부(120-1)는 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 제12 트랜지스터(T12), 제13 트랜지스터(T13)를 포함한다.
제6 트랜지스터(T6)는 활성화 클럭(ECLK)이 인가되면 턴-온되어 캐리 신호 노드를 버퍼 노드(Qh)에 연결한다. 캐리 신호 노드에는 이전 단 신호 전달부로부터의 캐리 펄스[Carry(n-1)]가 인가된다. 캐리 펄스[Carry(n-1)]는 이전 신호 전달부 예를 들어, 제n-1 신호 전달부[ST(n-1)]의 제2 출력 노드로부터 출력될 수 있다. 제6 트랜지스터(T6)는 활성화 클럭(ECLK)이 인가되는 게이트 전극, 캐리 신호 노드에 연결된 제1 전극, 및 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다.
제7 트랜지스터(T7)는 활성화 클럭(ECLK)이 인가되면 턴-온되어 버퍼 노드(Qh)를 제1 제어 노드[Q(n)]에 연결한다. 제7 트랜지스터(T7)는 활성화 클럭(ECLK)이 인가되는 게이트 전극, 버퍼 노드(Qh)에 연결된 제1 전극, 및 제1 제어 노드[Q(n)]에 연결된 제2 전극을 포함한다.
제6 및 제7 트랜지스터들(T6, T7)은 활성화 클럭(ECLK)이 인가되는 시간 동안 활성화 클럭(ECLK)의 하이 전압에 따라 턴-온되어 버퍼 노드(Qh)와 제1 제어 노드[Q(n)]를 충전한다.
제8 트랜지스터(T8)는 제1 제어 노드[Q(n)]가 하이 전압으로 충전될 때 턴-온되어 제6 전원 라인(L6)을 버퍼 노드(Qh)에 연결하여 버퍼 노드(Qh)를 충전한다. 제6 전원 라인(L6)에는 고전위 전압(GVDD1)이 인가된다. 제8 트랜지스터(T8)는 제1 제어 노드[Q(n)]에 연결된 게이트 전극, 제6 전원 라인(L6)에 연결된 제1 전극, 및 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다.
제9 트랜지스터(T9)는 버퍼 노드(Qh)의 전압이 하이 전압일 때 턴-온되어 제2 제어 노드[QB(n)]를 제7 전원 라인(L7)에 연결하여 제2 제어 노드[QB(n)]를 방전시킨다. 제7 전원 라인(L7)에는 저전위 전압(GVSS2)이 인가된다. 제9 트랜지스터(T9)는 버퍼 노드(Qh)에 연결된 게이트 전극, 제2 제어 노드[QB(n)]에 연결된 제1 전극, 및 제7 전원 라인(L7)에 연결된 제2 전극을 포함한다.
제10 트랜지스터(T10)는 이전 단 신호 전달부 예를 들어, 제n-1 신호 전달부[ST(n-1)]의 제2 제어 노드(QB) 전압이 하이 전압(VDD)일 때 턴-온되어 제6 전원 라인(L6)을 제2 제어 노드(QB)에 연결한다. 제6 전원 라인(L6)에는 고전위 전압(GVDD1)이 인가된다. 제10 트랜지스터(T10)는 이전 단 신호 전달부의 제2 제어 노드(QB)에 연결된 게이트 전극, 제6 전원 라인(L6)에 연결된 제1 전극, 및 제12 트랜지스터(T12)의 게이트 전극에 연결된 제2 전극을 포함한다.
제11 트랜지스터(T11)는 버퍼 노드(Qh)의 전압이 하이 전압(VDD)일 때 턴-온되어 제12 트랜지스터(T12)의 게이트 전극을 제8 전원 라인(L8)에 연결한다. 제8 전원 라인(L8)에는 저전위 전압(GVSS1)이 인가된다. 제11 트랜지스터(T11)는 버퍼 노드(Qh)에 연결된 게이트 전극, 제12 트랜지스터(T12)의 게이트 전극에 연결된 제1 전극, 및 제8 전원 라인(L8)에 연결된 제2 전극을 포함한다.
제12 트랜지스터(T12)는 게이트 전압이 하이 전압(VDD)일 때 턴-온되어 제6 전원 라인(L6)을 제2 제어 노드[QB(n)]에 연결한다. 제6 전원 라인(L6)에는 고전위 전압(GVDD1)이 인가된다. 제12 트랜지스터(T12)는 제10 트랜지스터(T10)의 제2 전극과 제11 트랜지스터(T11)의 제1 전극에 연결된 게이트 전극, 제6 전원 라인(L6)에 연결된 제1 전극, 및 제2 제어 노드[QB(n)]에 연결된 제2 전극을 포함한다. 제2 커패시터(C2)는 제12 트랜지스터(T12)의 게이트 전극과 제2 전극 사이에 연결될 수 있다.
제13 트랜지스터(T13)는 이전 단의 신호 전달부로부터 전달된 캐리 신호[carry(n-1)]에 의해 턴-온되어 제9 전원 라인(L9)을 제2 제어 노드[QB(n)]에 연결한다. 제13 트랜지스터(T13)는 캐리 신호 노드에 연결된 게이트 전극, 제2 제어 노드[QB(n)]에 연결된 제1 전극, 제9 전원 라인(L9)에 연결된 제2 전극을 포함한다.
제2 출력부(120-3)는 제2 출력 노드를 충방전하여 캐리 펄스[Carry(n)]를 출력한다. 제2 출력부(120-3)는 제2 풀업 트랜지스터(T4)와, 제2 풀다운 트랜지스터(T5)를 포함한다.
제2 풀업 트랜지스터(T4)는 제1 제어 노드[Q1(n)]에 연결된 게이트 전극, 제6 전원 라인(L6)에 연결된 제1 전극, 및 제2 출력 노드에 연결된 제2 전극을 포함한다.
제2 풀다운 트랜지스터들(T5)은 제2 출력 노드를 사이에 두고 제2 풀업 트랜지스터들(T4)에 연결된다. 제2 풀다운 트랜지스터(T5)는 제2 제어 노드[QB(n)]에 연결된 게이트 전극, 제2 출력 노드에 연결된 제1 전극, 및 제9 전원 라인(L9)에 연결된 제2 전극을 포함한다.
제1 출력부(120-2)는 제1 출력 노드를 충방전하여 EM 펄스[EMOUT(n)]를 출력한다. 제1 출력부(120-2)는 제1 제어 노드에 의해 구동되는 제1 풀업 트랜지스터(T1)와, 제2 제어 노드에 의해 구동되는 제2 풀다운 트랜지스터들(T2)을 포함한다. 제1 풀업 트랜지스터(T1)는 제1 제어 노드의 충전 전압에 응답하여 게이트 하이 전압을 출력 노드에 출력한다. 제1 풀업 트랜지스터(T1)는 제1 제어 노드에 연결된 게이트 전극, 고전위 전압(EVDD2)이 인가되는 제1 전원 라인에 연결된 제1 전극, 제1 출력 노드에 연결된 제2 전극을 포함한다. 제1 풀다운 트랜지스터(T2)는 제2 제어 노드의 충전 전압에 응답하여 게이트 로우 전압을 출력 노드에 출력할 수 있다. 제1 풀다운 트랜지스터(T2)는 제2 제어 노드에 연결된 게이트 전극, 제1 출력 노드에 연결된 제1 전극, 저전위 전압(GVSS0)이 인가되는 제4 전원 라인(L4)에 연결된 제2 전극을 포함한다.
실시예에 따른 게이트 구동부는 이전 단의 신호 전달부로부터 전달된 캐리 신호[carry(n-1)]와 제2 제어 노드[Qb(n))의 충전 전압을 이용한 Pseudo Inverter 구조를 적용하여 CLK 인가 방식과 VDD 인가 방식을 선택적으로 적용할 수 있는 구조이다.
실시예에 따른 게이트 구동부는 VDD 인가 방식을 기본 구조로 하되, 출력 신호의 로우 레벨 유지 구간에서는 클럭 신호를 출력 노드에 인가하고, 출력 신호의 하이 전압 레벨 유지 구간에서는 고전위 전압을 출력 노드에 인가하도록 전류 패스를 형성함으로써, 출력 특성이 우수하고, 플로팅 구간이 제거된 구조를 갖는다.
도 5는 도 3에 도시된 스위치부의 출력 상태를 설명하기 위한 도면이고, 도 6a 내지 도 6c는 도 5에 도시된 스위치부의 구동 원리를 설명하기 위한 도면들이다.
도 5를 참조하면, 본 발명의 실시예에 따른 스위치부(120-4)는 이전 단의 신호 전달부로부터 전달된 캐리 신호[carry(n-1)]와 제2 제어 노드[Qb(n))의 충전 전압을 이용하여 제1 풀업 트랜지스터에 고전위 전압(EVDD2)이 인가되는 제1 전원 라인(L1) 또는 제1 클럭 신호(ECLK3)가 인가되는 제2 전원 라인(L2)을 연결시킬 수 있다.
예컨대, 캐리 신호[carry(n-1)]가 하이 전압 레벨이고, 제2 제어 노드[Qb(n))가 로우 전압 레벨 구간에서는 제1 풀업 트랜지스터(T1)에 제1 전원 라인(L1)이 연결되고, 캐리 신호[carry(n-1)]가 로우 전압 레벨이고, 제2 제어 노드[Qb(n))가 하이 전압 레벨 구간에서는 제1 풀업 트랜지스터(T1)에 제2 전원 라인(L2)을 연결될 수 있다.
도 6a을 참조하면, 제1 구간(①)에서 캐리 신호[carry(n-1)]가 하이 전압 레벨이고, 제2 제어 노드[Qb(n))가 방전되어 로우 전압 레벨인 경우, 제3-1 트랜지스터(T31), 제3-3 트랜지스터(T33), 제3-5 트랜지스터(T35)는 턴-오프되어 제1 노드(n1)와 제2 노드(n2)는 로우 전압 레벨을 유지하게 되고, 제3-2 트랜지스터(T32), 제3-4 트랜지스터(T34)는 턴-온되어 제1 풀업 트랜지스터(T1)의 제1 전극에 제1 전원 라인(L1)이 연결되어 제1 출력 노드[EMOUT(n)]에 고전위 전압(EVDD2)이 인가된다.
도 6b을 참조하면, 제2 구간(②)에서 캐리 신호[carry(n-1)]가 로우 전압 레벨이고, 제2 제어 노드[Qb(n))가 충전되어 하이 전압 레벨인 경우, 제3-2 트랜지스터(T32), 제3-4 트랜지스터(T34)는 턴-오프되고, 제3-1 트랜지스터(T31), 제3-3 트랜지스터(T33), 제3-5 트랜지스터(T35)는 턴-온되어 제1 노드(n1)는 하이 전압 레벨을 유지하고, 제2 노드(n2)에는 제2 클럭 신호(ECLK)가 인가된다.
제2 클럭 신호(ECLK)가 하이 전압 레벨인 경우 제3-3 트랜지스터(T33)가 턴-온되어 제1 클럭 신호(ECLK3)의 로우 전압이 제1 출력 노드에 인가된다. 제2 클럭 신호(ECLK)가 로우 전압 레벨인 경우 제3-3 트랜지스터(T33)가 턴-오프되어 제1 출력 노드에는 제1 클럭 신호(ECLK3)의 하이 전압이 인가되지 않는다.
도 6c을 참조하면, 제3 구간(③)에서 캐리 신호[carry(n-1)]가 하이 전압 레벨이고, 제2 제어 노드[Qb(n))가 충전되어 하이 전압 레벨인 경우, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터는 턴-온되어 트랜지스터의 폭비에 따라 제1 노드(n1)와 제2 노드(n2)는 로우 전압 레벨을 유지하고, 제5 트랜지스터는 턴-오프되어 제1 출력 노드[EMOUT(n)]는 제1 전원 라인(L1)이나 제2 전원 라인(L2)에 연결되지 않아 제2 구간(②)의 로우 전압 레벨이 유지된다.
도 7a 내지 도 7b는 도 3에 도시된 게이트 구동부를 이용한 시뮬레이션 결과를 보여주는 도면들이다.
도 7a 내지 도 7b를 참조하면, 본 발명의 실시예에 따른 게이트 구동부를 이용한 시뮬레이션 결과로 출력 신호가 정상적으로 출력되고 있음을 확인할 수 있다. 또한 실시예에 따른 게이트 구동부에서는 출력 신호의 폴링 타임이 0.370㎲로 비교예에 따른 게이트 구동부의 0.597㎲ 대비 38%가 개선되고 있음을 알 수 있다.
도 8은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이고, 도 9는 도 8에 도시된 표시패널의 단면 구조를 보여주는 도면이다.
도 8을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동회로, 및 픽셀들과 표시패널 구동회로의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.
표시패널(100)은 입력 영상을 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 다수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 다수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다.
픽셀 어레이(AA)는 다수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이(AA)에서 라인 방향(X)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102)을 공유한다. 1 수평 기간(1H)은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.
표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이(AA)에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시패널(100)은 플렉시블 표시패널로 구현될 수 있다. 플렉시블 표시패널은 플라스틱 OLED 패널로 제작될 수 있다. 플라스틱 OLED 패널의 백 플레이트(Back plate) 상에 유기 박막 필름이 배치되고, 유기 박막 필름 상에 픽셀 어레이(AA)가 형성될 수 있다.
플라스틱 OLED의 백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이(AA)가 습도에 노출되지 않도록 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀(이하 "R 서브 픽셀"이라 함), 녹색 서브 픽셀(이하 "G 서브 픽셀"이라 함), 청색 서브 픽셀(이하 "B 서브 픽셀"이라 함)로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 픽셀 회로를 포함한다. 픽셀 회로는 데이터 라인(102)과 게이트 라인(103)에 연결된다.
이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다.
표시패널(100)은 단면 구조에서 볼 때, 도 9에 도시된 바와 같이 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다.
회로층(12)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부(GIP), 디멀티플렉서 어레이(112), 도면에서 생략된 오토 프로브 검사를 위한 회로 등을 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다. 회로층(12)에 형성된 모든 트랜지스터는 n 채널 타입의 산화물 반도체를 포함한 Oxide TFT로 구현될 수 있다.
발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(R) 발광 소자, 녹색(G) 발광 소자, 및 청색(B) 발광 소자를 포함할 수 있다. 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 보호층에 의해 덮여질 수 있다.
봉지층(16)을 회로층(12)과 발광 소자층(14)을 밀봉하도록 상기 발광 소자층(14)을 덮는다. 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.
봉지층(16) 상에 형성된 터치 센서층이 배치될 수 있다. 터치 센서층은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 금속 배선 패턴들 사이에 터치 센서의 용량이 형성될 수 있다. 터치 센서층 상에 편광판이 배치될 수 있다. 편광판은 터치 센서층과 회로층(12)의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스(Cover glass)가 접착될 수 있다.
표시패널(100)은 봉지층(16) 상에 적층된 터치 센서층과, 컬러 필터층을 더 포함할 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터와, 블랙 매트릭스 패턴을 포함할 수 있다. 컬러 필터층은 회로층과 터치 센서층으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 색순도를 높일 수 있다. 이 실시예는 편광판에 비하여 광 투과율이 높은 컬러 필터층(20)을 표시패널에 적용하여 표시패널(PNL)의 광투과율을 향상시키고 표시패널(PNL)의 두께와 유연성을 개선할 수 있다. 컬러 필터층 상에 커버 글래스가 접착될 수 있다.
전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이(AA)와 표시패널 구동회로의 구동에 필요한 직류(DC) 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터의 직류 입력 전압을 조정하여 감마 기준 전압(VGMA), 게이트 온 전압(VGH, VEH). 게이트 오프 전압(VGL, VEL), 픽셀 구동 전압(EVDD), 픽셀 저전위 전원 전압(EVSS) 등의 직류 전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEL)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(EVDD)과 픽셀 저전위 전원 전압(EVSS)은 픽셀들에 공통으로 공급된다.
표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터(디지털 데이터)를 기입한다.
표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120)를 구비한다.
데이터 구동부(110)와 데이터 라인들(102) 사이에 디멀티플렉서(Demultiplexer, DEMUX)(112)가 배치될 수 있다. 디멀티플렉서(112)는 데이터 구동부(110)의 한 채널을 다수의 데이터 라인들(102)에 순차적으로 연결하여 데이터 구동부(110)의 한 채널로부터 출력되는 데이터 전압을 데이터 라인들(102)에 시분할 분배함으로써 데이터 구동부(110)의 채널 개수를 줄일 수 있다. 디멀티플렉서 어레이(112)는 생략될 수 있다. 이 경우, 데이터 구동부(110)의 출력 버퍼들(AMP)은 데이터 라인들(102)에 직접 연결된다.
표시패널 구동회로는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 구비할 수 있다. 터치 센서 구동부는 도 8에서 생략되어 있다. 모바일 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110) 등은 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다.
데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 감마 기준 전압(VGMA)은 분압 회로를 통해 계조별로 분압된다. 감마 기준 전압(VGMA)으로부터 분압된 감마 보상 전압은 데이터 구동부(110)의 DAC에 제공된다. 데이터 전압(Vdata)은 데이터 구동부(110)의 채널들 각각에서 출력 버퍼(AMP)를 통해 출력된다.
데이터 구동부(110)에서 하나의 채널에 포함된 출력 버퍼(AMP)는 디멀티플렉서 어레이(112)를 통해 이웃한 데이터 라인들(102)에 연결될 수 있다. 디멀티플렉서 어레이(112)는 표시패널(100)의 기판 상에 직접 형성되거나, 데이터 구동부(110)와 함께 하나의 드라이브 IC에 집적될 수 있다.
게이트 구동부(120)는 픽셀 어레이(AA)의 TFT 어레이와 함께 표시패널(100) 상의 베젤 영역(Bezel, BZ) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다.
게이트 신호는 데이터 전압에 동기되어 데이터가 기입될 라인의 픽셀들을 선택하기 위한 스캔 신호와, 데이터 전압이 충전된 픽셀들의 발광 시간을 정의하는 EM 신호를 포함할 수 있다.
게이트 구동부(120)는 스캔 구동부(121), EM 구동부(122), 초기화 구동부(123)를 포함할 수 있다.
스캔 구동부(121)는 타이밍 콘트롤러(130)로부터의 스타트 펄스(start pulse)와 시프트 클럭(Shift clock)에 응답하여 스캔 신호(SCAN)를 출력하고, 시프트 클럭 타이밍에 맞추어 스캔 신호(SCAN)를 시프트한다. EM 구동부(122)는 타이밍 콘트롤러(130)로부터의 스타트 펄스와 시프트 클럭에 응답하여 EM 신호(EM)를 출력하고, 시프트 클럭에 따라 EM 신호(EM)를 순차적으로 시프트한다. 초기화 구동부(123)는 타이밍 콘트롤러(130)로부터의 스타트 펄스(start pulse)와 시프트 클럭(Shift clock)에 응답하여 초기화 신호(INIT)를 출력하고, 시프트 클럭 타이밍에 맞추어 초기화 신호(INIT)를 시프트한다. 따라서, 스캔 신호(SCAN), EM 신호(EM), 초기화 신호(INIT)는 픽셀 라인들(L1~Ln)의 게이트 라인들(103)에 순차적으로 공급된다. 베젤(bezel)이 없는 모델의 경우에, 게이트 구동부(120)를 구성하는 트랜지스터들 중 적어도 일부와 클럭 배선들이 픽셀 어레이(AA) 내에 분산 배치될 수 있다.
타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인 클럭(CLK) 및 데이터 인에이블신호(Data Enable, DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.
호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 차량용 시스템, 모바일 기기의 시스템 중 어느 하나일 수 있다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수Хi(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동회로의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 MUX 신호(MUX1, MUX2), 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.
타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEL)으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 즉, 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL, VEL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(VGH, VEH)으로 변환한다. 게이트 타이밍 제어신호는 스타트 펄스와 시프트 클럭을 포함한다.
도 10은 도 8에 도시된 표시패널에 적용된 픽셀 회로를 보여주는 도면이고, 도 11은 도 10에 도시된 픽셀 회로의 구동 신호를 보여 주는 파형도이다.
도 10 내지 도 11을 참조하면, 본 발명의 실시에에 따른 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)를 구동하는 구동 소자(DT), 구동 소자(DT)에 연결된 전류 패스를 스위칭하는 복수의 스위치 소자들(M1, M2, M3, M4, M5), 및 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 저장하는 커패시터(Cst)를 포함한다. 구동 소자(DT)와 복수의 스위치 소자들(M1, M2, M3, M4, M5)은 n 채널 트랜지스터들로 구현될 수 있다.
발광 소자(OLED)는 데이터 전압(Vdata)에 따라 변하는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 구동 소자(DT)의 채널을 통해 인가되는 전류에 의해 발광된다. 발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한 OLED로 구현될 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드는 제4 노드(n4)를 통해 구동 소자(DT)의 소스 노드에 연결되고, 발광 소자(OLED)의 캐소드는 저전위 전압라인(EVSS)에 연결된다.
제1 스위치 소자(M1)는 제2 스캔 신호[SCAN(n)]의 게이트 온 전압(VGH)에 따라 턴-온되어 제1 노드(n1)와 제2 노드(n2)를 연결한다. 제1 스위치 소자(M1)는 제2 스캔 신호[SCAN(n)]가 인가되는 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 제2 노드에 연결된 제2 전극을 포함한다.
제2 스위치 소자(M2)는 제2 스캔 신호[SCAN(n)]의 게이트 온 전압(VGH)에 따라 턴-온되어 데이터 전압(Vdata)을 제3 노드(n3)에 공급한다. 제2 스위치 소자(M2)는 제2 스캔 신호[SCAN(n)]가 인가되는 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 데이터 전압이 인가되는 제2 전극을 포함한다.
제3 스위치 소자(M3)는 제1 스캔 신호[SCAN(n-1)]의 게이트 온 전압(VGH)에 따라 턴-온되어 초기화 전압(Vinit)을 제4 노드(n4)에 공급한다. 제3 스위치 소자(M3)는 제1 스캔 신호[SCAN(n-1)]가 인가되는 게이트 전극, 초기화 전압(Vinit)이 인가되는 제1 전극, 제4 노드(n4)에 연결된 제2 전극을 포함한다.
제4 스위치 소자(M4)는 제1 EM 펄스(EM1)의 게이트 온 전압(VGH)에 따라 턴-온되어 픽셀 구동 전압(ELVDD)과 구동 소자(DT) 간에 전류 패스를 형성한다. 제4 스위치 소자(M4)는 제1 EM 펄스(EM1)가 인가되는 게이트 전극, 픽셀 구동 전압(ELVDD)이 인가되는 제1 전극, 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제5 스위치 소자(M5)는 제2 EM 펄스(EM2)의 게이트 온 전압(VGH)에 따라 턴-온되어 구동 소자(DT)와 발광 소자(OLED) 간에 전류 패스를 형성한다. 제5 스위치 소자(M5)는 제2 EM 펄스(EM2)가 인가되는 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 제4 노드에 연결된 제2 전극을 포함한다.
커패시터(Cst)는 제1 노드(n1)와 제4 노드(n4) 사이에 연결된다.
제1 EM 펄스(EM1)와 제2 EM 펄스(EM2)는 서로 동일한 펄스폭을 갖고, 제1 EM 펄스(EM1)는 제2 EM 펄스(EM2)보다 위상이 빠른 펄스이다. 제1 EM 펄스(EM1)와 제2 EM 펄스(EM2)는 도 1에 도시된 게이트 구동부와 도 3에 도시된 게이트 구동부에 의해 발생된다.
여기서는 NMOS의 내부 보상 회로를 예로 설명하고 있지만, 반드시 이에 한정되지 않고 실시예에 따른 게이트 구동부의 EM 펄스가 필요한 회로에는 모두 적용 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널
110: 데이터 구동부
120: 게이트 구동부
130: 타이밍 콘트롤러
140: 전원부
110: 데이터 구동부
120: 게이트 구동부
130: 타이밍 콘트롤러
140: 전원부
Claims (19)
- 출력 전압을 풀업시키는 제1 제어 노드와, 상기 출력 전압을 풀다운시키는 제2 제어 노드를 충방전하는 제어부;
상기 제1 제어 노드의 충전 전압에 응답하여 게이트 하이 전압을 제1 출력 노드에 인가하는 제1 풀업 트랜지스터와, 상기 제2 제어 노드의 충전 전압에 응답하여 게이트 로우 전압을 상기 제1 출력 노드에 인가하는 제1 풀다운 트랜지스터를 포함하는 제1 출력부; 및
이전 단의 신호 전달부로부터 전달된 캐리 신호와 상기 제2 제어 노드의 전압 레벨에 따라 상기 제1 출력 노드와 고전위 전압이 인가되는 제1 전원 라인 또는 제1 클럭 신호가 인가되는 제2 전원 라인 간에 전류 패스를 변경하는 스위치부를 포함하는, 게이트 구동부. - 제1항에 있어서,
상기 제1 풀업 트랜지스터는 상기 제1 제어 노드에 연결된 게이트 전극, 상기 제1 전원 라인에 연결된 제1 전극, 상기 제1 출력 노드에 연결된 제2 전극을 포함하고,
상기 제1 풀다운 트랜지스터는 상기 제2 제어 노드에 연결된 게이트 전극, 상기 제1 출력 노드에 연결된 제1 전극, 제3 전원 라인에 연결된 제2 전극을 포함하는, 게이트 구동부. - 제2항에 있어서,
상기 스위치부는,
상기 제2 제어 노드에 연결된 게이트, 상기 제1 전원 라인에 연결된 제1 전극, 제1 노드에 연결된 제2 전극을 가지는 제1 트랜지스터;
상기 이전 단의 신호 전달부로부터 캐리 신호가 인가되는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 저전위 전압이 인가되는 제4 전원 라인에 연결된 제2 전극을 가지는 제2 트랜지스터;
상기 제1 노드에 연결되는 게이트 전극, 제2 클럭 신호가 인가되는 제5 전원라인에 연결된 제1 전극, 제2 노드에 연결되는 제2 전극을 가지는 제3 트랜지스터;
상기 이전 단의 신호 전달부로부터 캐리 신호가 인가되는 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 상기 제3 전원 라인에 연결된 제2 전극을 가지는 제4 트랜지스터; 및
상기 제2 노드에 연결되는 게이트 전극, 상기 제2 전원 라인에 연결된 제1 전극, 상기 제1 출력 노드에 연결되는 제2 전극을 가지는 제5 트랜지스터를 포함하는, 게이트 구동부. - 제3항에 있어서,
상기 제2 클럭 신호는 상기 제1 클럭 신호의 역위상 신호인, 게이트 구동부. - 제3항에 있어서,
상기 이전 단의 신호 전달부로부터 전달된 캐리 신호가 하이 전압 레벨인 경우, 상기 제1 출력 노드와 상기 제1 전원 라인 간에 전류 패스를 형성하고,
상기 이전 단의 신호 전달부로부터 전달된 캐리 신호가 로우 전압 레벨인 경우, 상기 제1 출력 노드와 상기 제2 전원 라인 간에 전류 패스를 형성하는, 게이트 구동부. - 제5항에 있어서,
상기 이전 단의 신호 전달부로부터 전달된 캐리 신호가 하이 전압 레벨이고, 상기 제2 제어 노드가 방전된 경우, 상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제5 트랜지스터는 턴-오프되고, 상기 제2 트랜지스터, 상기 제4 트랜지스터는 턴-온되고,
상기 제1 출력 노드와 상기 제1 전원 라인 간에 전류 패스가 형성되는, 게이트 구동부. - 제5항에 있어서,
상기 이전 단의 신호 전달부로부터 전달된 캐리 신호가 로우 전압 레벨이고, 상기 제2 제어 노드가 충전된 경우, 상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제5 트랜지스터는 턴-온되고, 상기 제2 트랜지스터, 상기 제4 트랜지스터는 턴-오프되고,
상기 제1 출력 노드와 상기 제2 전원 라인 간에 전류 패스가 형성되는, 게이트 구동부. - 제5항에 있어서,
상기 이전 단의 신호 전달부로부터 전달된 캐리 신호가 하이 전압 레벨이고, 상기 제2 제어 노드가 충전된 경우, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터는 턴-온되고, 상기 제5 트랜지스터는 턴-오프되고,
상기 제1 출력 노드와 상기 제1 및 제2 전원 라인 간에 전류 패스가 형성되지 않는, 게이트 구동부. - 제3항에 있어서,
상기 제어부는,
제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 제9 트랜지스터, 제10 트랜지스터, 제11 트랜지스터, 제12 트랜지스터, 제13 트랜지스터를 포함하고,
상기 제6 트랜지스터는 활성화 클럭이 입력되는 게이트 전극, 이전 단의 신호 전달부로부터 캐리 신호가 입력되는 제1 전극, 버퍼 노드에 연결된 제2 전극을 포함하고,
상기 제7 트랜지스터는 활성화 클럭이 입력되는 게이트 전극, 상기 버퍼 노드에 연결된 제1 전극, 상기 제1 제어 노드에 연결된 제2 전극을 포함하고,
상기 제8 트랜지스터는 제1 제어 노드에 연결된 게이트 전극, 상기 고전위 전압이 인가되는 제6 전원 라인에 연결된 제1 전극, 상기 버퍼 노드에 연결된 제2 전극을 포함하고,
상기 제9 트랜지스터는 상기 버퍼 노드에 연결된 게이트 전극, 상기 제2 제어 노드에 연결된 제1 전극, 상기 저전위 전압이 인가되는 제7 전원 라인에 연결된 제2 전극을 포함하고,
상기 제10 트랜지스터는 이전 단의 신호 전달의 제2 제어 노드가 연결된 게이트 전극, 제6 전원 라인에 연결된 제1 전극, 제3 노드에 연결된 제2 전극을 포함하고,
상기 제11 트랜지스터는 상기 버퍼 노드에 연결된 게이트 전극, 제3 노드에 연결된 제1 전극, 상기 저전위 전압이 인가되는 제8 전원 라인에 연결된 제2 전극을 포함하고,
상기 제12 트랜지스터는 제3 노드에 연결된 게이트 전극, 제6 전원 라인에 연결된 제1 전극, 제2 제어 노드에 연결된 제2 전극을 포함하고,
상기 제13 트랜지스터는 이전 단의 신호 전달부로부터 캐리 신호가 인가되는 게이트 전극, 제2 제어 노드에 연결된 제1 전극, 상기 저전위 전압이 인가되는 제9 전원 라인에 연결된 제2 전극을 포함하는, 게이트 구동부. - 제9항에 있어서,
상기 제1 제어 노드와 상기 제2 제어 노드의 충전 전압에 따라 캐리 신호를 제2 출력 노드에 출력하는 제2 출력부를 더 포함하고,
상기 제2 출력부는,
상기 제1 제어 노드의 전압에 따라 구동되는 제2 풀업 트랜지스터; 및
상기 제2 제어 노드의 전압에 따라 구동되고, 상기 캐리 신호가 출력되는 제2 출력 노드를 사이에 두고 상기 제2 풀업 트랜지스터에 연결되는 제2 풀다운 트랜지스터를 포함하는, 게이트 구동부. - 제10항에 있어서,
상기 제2 풀업 트랜지스터는 제1 제어 노드에 연결된 게이트 전극, 상기 제6 전원 라인에 연결된 제1 전극, 상기 제2 출력 노드에 연결된 제2 전극을 포함하고,
상기 제2 풀다운 트랜지스터는 상기 제2 제어 노드에 연결된 게이트 전극, 상기 제2 출력 노드에 연결된 제1 전극, 상기 제9 전원 라인에 연결된 제2 전극을 포함하는, 게이트 구동부. - 데이터 전압이 인가되는 복수의 데이터 라인들, 상기 데이터 라인들과 교차되어 게이트 신호가 인가되는 복수의 게이트 라인들, 및 복수의 전원 라인들에 연결된 픽셀 회로들이 배치된 표시패널;
픽셀 데이터를 입력 받아 상기 데이터 전압을 출력하는 데이터 구동부; 및
시프트 레지스터를 이용하여 상기 게이트 신호를 출력하는 게이트 구동부를 포함하고,
상기 게이트 구동부는,
출력 전압을 풀업시키는 제1 제어 노드와, 상기 출력 전압을 풀다운시키는 제2 제어 노드를 충방전하는 제어부;
상기 제1 제어 노드의 충전 전압에 응답하여 게이트 하이 전압을 제1 출력 노드에 인가하는 제1 풀업 트랜지스터와, 상기 제2 제어 노드의 충전 전압에 응답하여 게이트 로우 전압을 상기 제1 출력 노드에 인가하는 제1 풀다운 트랜지스터를 포함하는 제1 출력부; 및
이전 단의 신호 전달부로부터 전달된 캐리 신호와 상기 제2 제어 노드의 전압 레벨에 따라 상기 제1 출력 노드와 고전위 전압이 인가되는 제1 전원 라인 또는 제1 클럭 신호가 인가되는 제2 전원 라인 간에 전류 패스를 변경하는 스위치부를 포함하는, 표시 장치. - 제12항에 있어서,
상기 제1 풀업 트랜지스터는 상기 제1 제어 노드에 연결된 게이트 전극, 상기 제1 전원 라인에 연결된 제1 전극, 상기 제1 출력 노드에 연결된 제2 전극을 포함하고,
상기 제1 풀다운 트랜지스터는 상기 제2 제어 노드에 연결된 게이트 전극, 상기 제1 출력 노드에 연결된 제1 전극, 제3 전원 라인에 연결된 제2 전극을 포함하는, 표시 장치. - 제13항에 있어서,
상기 스위치부는,
상기 제2 제어 노드에 연결된 게이트, 상기 제1 전원 라인에 연결된 제1 전극, 제1 노드에 연결된 제2 전극을 가지는 제1 트랜지스터;
상기 이전 단의 신호 전달부로부터 캐리 신호가 인가되는 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 저전위 전압이 인가되는 제4 전원 라인에 연결된 제2 전극을 가지는 제2 트랜지스터;
상기 제1 노드에 연결되는 게이트 전극, 제2 클럭 신호가 인가되는 제5 전원라인에 연결된 제1 전극, 제2 노드에 연결되는 제2 전극을 가지는 제3 트랜지스터;
상기 이전 단의 신호 전달부로부터 캐리 신호가 인가되는 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 상기 제3 전원 라인에 연결된 제2 전극을 가지는 제4 트랜지스터; 및
상기 제2 노드에 연결되는 게이트 전극, 상기 제2 전원 라인에 연결된 제1 전극, 상기 제1 출력 노드에 연결되는 제2 전극을 가지는 제5 트랜지스터를 포함하는, 표시 장치. - 제14항에 있어서,
상기 이전 단의 신호 전달부로부터 전달된 캐리 신호가 하이 전압 레벨인 경우, 상기 제1 출력 노드와 상기 제1 전원 라인 간에 형성되고,
상기 이전 단의 신호 전달부로부터 전달된 캐리 신호가 로우 전압 레벨인 경우, 상기 제1 출력 노드와 상기 제2 전원 라인 간에 형성되는, 표시 장치. - 제15항에 있어서,
상기 이전 단의 신호 전달부로부터 전달된 캐리 신호가 하이 전압 레벨이고, 상기 제2 제어 노드가 방전된 경우, 상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제5 트랜지스터는 턴-오프되고, 상기 제2 트랜지스터, 상기 제4 트랜지스터는 턴-온되고,
상기 제1 출력 노드와 상기 제1 전원 라인 간에 전류 패스가 형성되는, 표시 장치. - 제15항에 있어서,
상기 이전 단의 신호 전달부로부터 전달된 캐리 신호가 로우 전압 레벨이고, 상기 제2 제어 노드가 충전된 경우, 상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제5 트랜지스터는 턴-온되고, 상기 제2 트랜지스터, 상기 제4 트랜지스터는 턴-오프되고,
상기 제1 출력 노드와 상기 제2 전원 라인 간에 전류 패스가 형성되는, 표시 장치. - 제15항에 있어서,
상기 이전 단의 신호 전달부로부터 전달된 캐리 신호가 하이 전압 레벨이고, 상기 제2 제어 노드가 충전된 경우, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터는 턴-온되고, 상기 제5 트랜지스터는 턴-오프되고,
상기 제1 출력 노드와 상기 제1 및 제2 전원 라인 간에 전류 패스가 형성되지 않는, 표시 장치. - 제12항에 있어서,
상기 데이터 구동부, 상기 게이트 구동부, 상기 픽셀 회로를 포함하는 패널 내 모든 트랜지스터는 n 채널 타입의 산화물 반도체를 포함한 Oxide TFT로 구현되는, 표시 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211110497.3A CN115966169A (zh) | 2021-10-08 | 2022-09-13 | 栅极驱动器以及包括栅极驱动器的显示装置 |
| US17/954,284 US11862104B2 (en) | 2021-10-08 | 2022-09-27 | Gate driver and display device including the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20210133836 | 2021-10-08 | ||
| KR1020210133836 | 2021-10-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230051025A true KR20230051025A (ko) | 2023-04-17 |
Family
ID=86133666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210174802A KR20230051025A (ko) | 2021-10-08 | 2021-12-08 | 게이트 구동회로 및 이를 포함하는 표시 패널 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230051025A (ko) |
-
2021
- 2021-12-08 KR KR1020210174802A patent/KR20230051025A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP4116964A1 (en) | Gate driver and display device using the same | |
| US20230008552A1 (en) | Pixel circuit and display panel including same | |
| CN115909962A (zh) | 栅极驱动电路和包括该栅极驱动电路的显示装置 | |
| CN115762415A (zh) | 像素电路和包括像素电路的显示装置 | |
| CN115602114A (zh) | 像素电路和包括该像素电路的显示装置 | |
| JP7383086B2 (ja) | ゲート駆動部およびこれを含む表示パネル | |
| KR20230051025A (ko) | 게이트 구동회로 및 이를 포함하는 표시 패널 | |
| KR102666272B1 (ko) | 픽셀 회로 및 이를 포함하는 표시 장치 | |
| US11887548B2 (en) | Gate driver and display device including the same | |
| US11862104B2 (en) | Gate driver and display device including the same | |
| US11663971B2 (en) | Pixel circuit and display device including the same | |
| KR20230009259A (ko) | 게이트 구동부 및 이를 포함하는 표시 패널 | |
| KR20230009266A (ko) | 픽셀 회로 및 이를 포함하는 표시 장치 | |
| US11955085B2 (en) | Inverter circuit, gate driver using the same, and display device | |
| EP4207169A1 (en) | Gate driver and display device using the same | |
| KR20230044910A (ko) | 게이트 구동부 및 이를 포함하는 표시 장치 | |
| KR20230009262A (ko) | 픽셀 회로 및 이를 포함하는 표시 패널 | |
| KR20230009296A (ko) | 픽셀 회로 및 이를 포함하는 표시 패널 | |
| KR20230009267A (ko) | 게이트 구동부 및 이를 이용한 표시 장치 | |
| CN115862549A (zh) | 栅极驱动电路以及包括栅极驱动电路的显示面板 | |
| KR20230044908A (ko) | 게이트 구동회로 및 이를 포함하는 표시 패널 | |
| KR20230045190A (ko) | 픽셀 회로와 이를 포함한 표시장치 | |
| KR20230046918A (ko) | 게이트 구동 회로와 이를 포함한 표시장치 | |
| KR20230034822A (ko) | 게이트 구동부 및 이를 포함하는 표시 패널 | |
| KR20230009254A (ko) | 게이트 구동 회로와 이를 포함한 표시장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |