CN115547852A - 一种高功率芯片的半成品结构、器件及其封装工艺 - Google Patents

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Abstract

本发明申请公开了一种高功率芯片的半成品结构、器件及其封装工艺,包括以下步骤:半成品预制步骤:将芯片及其上的内引脚封装,芯片背面和内引脚顶面分别与封装体相对的两面共面且外露,封装体与芯片背面共面的一面电镀出焊脚,封装体与内引脚顶面共面的一面电镀重布线层;底座预制步骤:在底座相对的两表面电镀焊盘,焊盘的位置和数量与焊脚相匹配;贴装步骤:将半成品预制步骤中的产品焊脚对应底座一表面的焊盘焊接贴装,再次封装,底座底面焊盘外露,后切割为成品单元,本申请通过使用半导体封装工艺结合重布线层代替铜跳线工艺的铜桥,封装尺寸相比可进一步的缩小,生产周期短、成本降低、成品性能无差别。

Description

一种高功率芯片的半成品结构、器件及其封装工艺
技术领域
本发明申请属于芯片封装技术领域,尤其涉及一种高功率芯片的半成品结构、器件及其封装工艺。
背景技术
功率芯片又称为电力电子器件,具体是指具有处理高电压、大电流的能力的功率型半导体器件,功率器件几乎用于所有的电子制造业,包括计算机领域的笔记本、PC、服务器、显示器以及各种外设网络通讯领域的手机、电话以及其他各种终端和局端设备,功率半导体器件一般采用功率半导体封装工艺,如Clip Bonding封装,其大致的制造过程为将整片晶圆进行切割后,取用通过晶圆测试合格的晶片单元,晶片单元被贴片粘接在导线框架或基板上,之后通过铜跳线工艺(Clip Bonding)将晶圆单元与导线框架或者基板进行电性连接,之后封装形成芯片。
铜跳线工艺作为新型的功率半导体封装工艺,其应用前景广阔,Clip Bonding又称为条带键合,是指采用一个焊接到焊料的固体铜桥以实现芯片与框架或基板连接的封装工艺,铜桥是由铜片构成,铜片设计成具有高低落差的拱桥形状,该工艺具有较小的阻抗以承载大电流,且可承受热应力导致的变形,因而适用于高功率元件的电性连接。
但是使用具有高低落差的拱桥形状的铜片实现晶片与基板或者框架的电性连接,拱桥形状会占据空间,厚度和尺寸影响不可忽略,必然会导致整体的封装尺寸较大,从而限制了应用领域;同时该工艺在封装的过程中需要匹配开发的治具,如焊接治具等,治具可保证在工艺各阶段中各元器件的位置精度,而不发生位移,铜桥匹配不同类型的高功率芯片,故需要开发不同的治具,治具的开发周期较长、成本较高,整体的工作效率低,故如何避免使用铜桥且达到与该工艺接近的产品性能是亟待解决的技术问题。
发明内容
为解决上述现有技术中的问题,本发明申请提供了一种高功率芯片的半成品结构、器件及其封装工艺。
为实现上述目的,本发明申请提出的一种高功率芯片的封装工艺,包括以下步骤:
半成品预制步骤:将芯片及其上的内引脚封装,芯片背面和内引脚顶面分别与封装体相对的两面共面且外露,封装体与芯片背面共面的一面电镀出焊脚,封装体与内引脚顶面共面的一面电镀重布线层;
底座预制步骤:在底座相对的两表面电镀焊盘,焊盘的位置和数量与焊脚相匹配;
贴装步骤:将半成品预制步骤中的产品焊脚对应底座一表面的焊盘焊接贴装,再次封装,底座底面焊盘外露,后切割为成品单元。
进一步,所述半成品预制步骤中包括:
S1:提供一载板,将带有内引脚的芯片正装贴片后塑封,研磨暴露出内引脚顶面,并剥去载板,形成封装体;
S2:在封装体上钻过孔,重布线层与内引脚和暴露于过孔的焊脚电性连接;
S3:切割为半成品单元。
进一步,所述底座预制步骤中,底座通过钢网印刷的方式在焊盘位置处刷上锡膏,以便于焊接。
进一步,所述底座预制步骤中,底座为基板或者贴片框架。
一种高功率芯片的半成品结构,包括封装体和带有内引脚的芯片,所述芯片、内引脚封装在封装体内部,所述芯片背面和内引脚顶面分别与封装体相对的两面共面且外露,所述封装体与芯片背面共面的一面电镀出焊脚,所述封装体与内引脚顶面共面的一面电镀重布线层。
进一步,所述芯片通过载板粘接封装后剥去载板,以实现芯片背面与封装体共面且外露。
进一步,所述封装体靠近内引脚的一面封装后通过研磨方式,以实现内引脚顶面与封装体共面且内引脚顶面外露。
进一步,所述封装体上通过激光蚀刻的方式钻出过孔,以暴露出焊脚,所述重布线层通过过孔电性连接焊脚,且重布线在封装体上与外露的芯片内引脚电性连接。
进一步,所述封装体是采用环氧树脂塑封形成的。
一种高功率芯片器件,包括将上述的高功率芯片的半成品结构与元器件封装形成堆叠类模块。
本申请:通过使用半导体封装工艺结合重布线层代替Clip Bonding工艺的铜桥,避免铜桥拱桥形状的尺寸和厚度的限制,封装尺寸相比可进一步的缩小;
无Clip Bonding工艺的治具开发周期长、成本高,通过预制底座、预制半成品结构,之后直接将两者对应贴装,相比传统的半导体封装工艺层层加工,提高工作效率,也不需要额外添加工艺,车间现有的设备工艺完全可以实现;
芯片背面通过导电导热的焊接料焊接在电镀有焊盘和内部金属线路的基板上或者焊接在金属材质的引线框架上,封装后,底部焊盘在封装体底面外露,实现芯片的散热功能,重布线层将芯片电路引出后也通过封装体底面外露的焊盘形成外引脚,保证电路连接,产品的性能与Clip Bonding工艺的性能相似。
附图说明
图1为现有的铜跳线工艺的产品截面图;
图2为本发明申请一种高功率芯片的封装工艺的工艺流程图;
图3~图8为本发明申请一种高功率芯片的封装工艺的半成品预制示意图;
图9为本发明申请一种高功率芯片的半成品结构的截面图;
图10~图12为本发明申请一种高功率芯片的封装工艺的底座预制示意图;
图13~图14为本发明申请一种高功率芯片的封装工艺的贴装步骤示意图;
图15为本发明申请一种高功率芯片器件的成品截面图。
图中标记说明: 封装体1、桥接铜片2、芯片3、基板4、锡焊层5、重布线层6、过孔7、内引脚8、焊脚9。
具体实施方式
为了更好地了解本发明申请的目的、结构及功能,下面结合附图1-15,对本发明申请提出的一种高功率芯片的半成品结构、器件及其封装工艺,做进一步详细的描述。
请参阅图1,图1为现有的铜跳线工艺的产品截面图,现有的铜跳线工艺是在导线架或基板4上的待贴片区域,配合丝网印刷形成一层锡焊层5,将芯片3,如电晶体晶片,贴片放置于锡焊层5上,再在电晶体晶片上形成焊锡,将一桥接铜片2放置对应的锡焊层5以及焊锡上,通过380摄氏度的高温回流焊焊接使得导线架或基板4、电晶体晶片以及桥接铜片2相互接合,最后通过塑封封装和切割以形成功率芯片成品,铜桥是具有高低落差的拱桥形状,拱桥形状会占据空间导致整体的封装尺寸较大,且需匹配开发治具,成本高。
请参阅图9,图9为本发明申请一种高功率芯片的半成品结构的截面图,该半成品结构,包括封装体1和带有内引脚8的芯片3,在芯片3上电极引出部分形成内引脚8,该内引脚8可以是植球(Bump)形成铜引脚,内引脚8的数量和位置根据实际生产需要调整,本申请以在每个芯片3正面有源面形成10个内引脚8为例,图中显示的是垂直于芯片3正面有源面方向的截面图,故只显示5个内引脚8,另5个内引脚8被其遮挡,芯片3、内引脚8封装在封装体1内部,芯片3和其上的内引脚8通过环氧树脂等封装料塑封在封装体1中,芯片3背面和内引脚8顶面分别与封装体1相对的两面共面且外露,将芯片3背面外露于封装体1,可保证芯片3散热性能,封装体1靠近内引脚8的一面封装后通过研磨方式,以实现内引脚8顶面与封装体1共面且内引脚8外露,芯片的内引脚8顶面外露于封装体1,可保证将芯片3的电路引出,封装体1与芯片3背面共面的一面电镀出焊脚9,焊脚9可以实现散热,也可以将封装体1通过焊脚9焊接到基板4或者框架的待焊接区域,封装体1与内引脚8顶面共面的一面电镀重布线层6,重布线层6是通过铜电镀实现的,可以将芯片3的电路引出然后重新布线实现电路导通,封装体1上通过激光蚀刻的方式钻出过孔7,以暴露出焊脚9,重布线层6通过过孔7电性连接焊脚9,且重布线层6在封装体1上与外露的内引脚8电性连接。
本申请通过先封装形成半成品结构,也预先形成预制的底座,然后再将该半成品结构通过焊接贴装在预制的底座上,该工艺既可以通过半导体封装代替采用铜桥实现框架和芯片3之间的连接,减少封装尺寸和治具的开发,也可以通过预制的方式分别形成半成品代替采用半导体层层封装,提高工作效率,不受产线速度限制。
请参阅图2,图2为本发明申请一种高功率芯片的封装工艺的工艺流程图,包括以下步骤:
半成品预制步骤(请参阅图3-8):将芯片3及其上的内引脚8封装,芯片3背面和内引脚8顶面分别与封装体1相对的两面共面且外露,封装体1与芯片3背面共面的一面电镀出焊脚9,封装体1与内引脚8顶面共面的一面电镀重布线层6,产线预制出半成品结构;
在该半成品预制步骤中还包括:S1:提供一载板,将带有内引脚8的芯片3正装贴片后塑封,研磨暴露出内引脚8顶面,并剥去载板,形成封装体1;S2:在封装体1上钻过孔,重布线层6与内引脚8和暴露于过孔的焊脚9电性连接;S3:切割为半成品单元;
其中S1中,载板是本领域常用的载板,如FR-4板,载板的尺寸较大,单个芯片3的多倍,故载板上可以正装贴片至少一个芯片3,其数量根据芯片3大小和载板尺寸以及实际的加工要求制定,本申请装贴多个芯片3,本申请中说明书附图3-15均是垂直于芯片正面方向的截面图,其余芯片3被其遮挡,载板上表面粘附有粘接胶,保证芯片3牢固的粘接在载板上,此时芯片3的内引脚8向上,粘接胶是本领域常用的胶剂,如SPV225膜,之后将载板上的芯片3整体封装,本申请中封装采用的是环氧树脂封装料结合模具塑封成形,封装后整体剥离载板和粘接胶,形成封装体1,此时芯片3背面与封装体1共面并外露,在封装体1的背面通过电镀技术形成焊脚9,该电镀是本领域常用的技术,大致的过程是在封装体1底面涂光刻胶,光照曝光显影后使用显影胶水清洗暴露出待电镀区域,后通过电镀液电镀上焊脚9,电镀之前需要溅射或者化铜在待电镀区域表面形成金属种子层,焊脚9对应在芯片3的背面和封装体1上,通过控制电镀液浓度以及电镀时间等参数,控制电镀焊脚9的厚度,此处的焊脚9厚度较薄,通过机械物理研磨的方式去掉芯片3内引脚8上方的塑封料,内引脚8顶面与封装体1共面并外露,以实现芯片3的电性引出走线,本申请中芯片3的背面为无源面,芯片3的正面为有源面;
其中S2中,在封装体1上钻过孔,封装体1上通过激光蚀刻的方式钻出过孔7,过孔7是指从封装体1与内引脚8顶面共面的一面上激光钻孔,激光穿过封装料到达封装体1上的焊脚9,使得此处的焊脚9暴露于过孔7中,在过孔7处和封装体1与内引脚8顶面共面处通过光刻技术电镀出图案化电路层即重布线层6,电镀之前需要溅射或者化铜在待电镀区域表面形成金属种子层,便于后续电镀工序,重布线层6与内引脚8连接实现芯片3的电路在封装体1内引出并重新布线,重布线层6与焊脚9连接实现封装后芯片3的电路引出;
其中S3中,将封装体1整体根据芯片3和焊脚9位置进行切割,切割分离为单颗,单颗相当于半成品,入库待用,切割采用的切割刀直径小于封装体1切割道尺寸,保证切割而不损坏芯片3,切割后,芯片3和其内引脚8封装于塑封料内部,封装体1上有重布线层6,封装体1背面有焊脚9,焊脚9分别与芯片3背面连接和通过过孔7与重布线层6连接;
其中,焊脚9的尺寸是重布线层6尺寸的三分之一到二分之一,焊脚9的厚度较薄,薄层的焊脚9应力低,热变形时不会挤压芯片3,不会导致芯片3损坏,同时可以保证半成品的焊接,结构可靠性强,风险低,重布线层6(RDL)的厚度是本领域常见的电镀厚度,根据实际生产的不同需求电镀不同的厚度。
底座预制步骤(请参阅图10-12):在底座相对的两表面电镀焊盘,焊盘的位置和数量与焊脚9相匹配,产线预制出底座;
其中,底座为基板4或者贴片框架,基板4就是本领域常见的基板,可以与前述的载板为同一材料,贴片框架为引线框架,即传统的打线封装工艺中常用的引线框架,底座上焊盘的位置、数量和尺寸等物理参数与封装体1上焊脚9的位置相匹配,以满足封装体1上芯片3的热量传导和电路导通的要求,引线框架的材质为金属材质,本身具有导电和导热性能,也可以不在其上电镀焊盘,底座是基板4时,为实现基板4相对两面的焊盘之间的电性连接和导热导通,需要在基板4内部钻孔后电镀出金属线路;
其中,底座通过钢网印刷的方式在焊盘位置处刷上锡膏,以便于焊接,钢网印刷技术也是本封装领域常用的技术,通过钢网印刷技术在底座上表面的焊盘位置对应刷上锡膏和助焊剂。
贴装步骤(请参阅图13-14):将半成品预制步骤中的产品焊脚9对应底座一表面的焊盘焊接贴装,再次封装,底座底面焊盘外露,后切割为成品单元;
其中,预制的底座尺寸是单个半成品结构封装体1尺寸的若干倍,通过机械手精准拿取单个半成品结构后将产品的焊脚9与底座表面的焊盘对应贴片,通过锡膏或助焊剂粘接后回流焊或者波峰焊固定牢固;
其中,焊接之后再采用环氧树脂塑封料将整体注塑封装,封装成型后使用切割设备进行切割以分割为单一成品,产品底部外露焊盘以实现电路连接的外引脚和导热散热部分。
请参阅图15,图15为本发明申请一种高功率芯片器件的成品截面图,以上为半导体封装工艺层次中的第一层次,即芯片互连级封装,又称为零级封装,通过重布线层6实现芯片3的电性连接和与基板4或者框架的电性引出,之后,还包括将完成零级封装的产品整体与其他元器件一起表面贴装(SMT)形成堆叠类模块,即形成一种高功率芯片器件。
通过使用半导体封装工艺结合重布线层6代替Clip Bonding工艺的铜桥,避免铜桥拱桥形状的尺寸和厚度的限制,封装尺寸相比可进一步的缩小;而且无Clip Bonding工艺的治具开发周期长、成本高,通过预制底座、预制半成品结构,之后直接将两者对应贴装、焊接、封装、固化、切割即可,相比传统的半导体封装工艺层层加工,提高工作效率,也不需要额外添加工艺,车间现有的设备工艺完全可以实现;芯片3背面通过导电导热的焊接料焊接在电镀有焊盘和内部金属线路的基板4上或者焊接在金属材质的引线框架上,封装后,底部焊盘在封装体1底面外露,实现芯片3的散热功能,重布线层6将芯片3电路引出后也通过封装体1底面外露的焊盘形成外引脚,保证电路连接,产品的性能与Clip Bonding工艺的性能相似。
可以理解,本发明申请是通过一些实施例进行描述的,本领域技术人员知悉的,在不脱离本发明申请的精神和范围的情况下,可以对这些特征和实施例进行各种改变或等效替换。另外,在本发明申请的教导下,可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明申请的精神和范围。因此,本发明申请不受此处所公开的具体实施例的限制,所有落入本发明申请的权利要求范围内的实施例都属于本发明申请所保护的范围内。

Claims (10)

1.一种高功率芯片的封装工艺,其特征在于,包括以下步骤:
半成品预制步骤:将芯片及其上的内引脚封装,芯片背面和内引脚顶面分别与封装体相对的两面共面且外露,封装体与芯片背面共面的一面电镀出焊脚,封装体与内引脚顶面共面的一面电镀重布线层;
底座预制步骤:在底座相对的两表面电镀焊盘,焊盘的位置和数量与焊脚相匹配;
贴装步骤:将半成品预制步骤中的产品焊脚对应底座一表面的焊盘焊接贴装,再次封装,底座底面焊盘外露,后切割为成品单元。
2.根据权利要求1所述的高功率芯片的封装工艺,其特征在于,所述半成品预制步骤中包括:
S1:提供一载板,将带有内引脚的芯片正装贴片后塑封,研磨暴露出内引脚顶面,并剥去载板,形成封装体;
S2:在封装体上钻过孔,重布线层与内引脚和暴露于过孔的焊脚电性连接;
S3:切割为半成品单元。
3.根据权利要求2所述的高功率芯片的封装工艺,其特征在于,所述底座预制步骤中,底座通过钢网印刷的方式在焊盘位置处刷上锡膏,以便于焊接。
4.根据权利要求3所述的高功率芯片的封装工艺,其特征在于,所述底座预制步骤中,底座为基板或者贴片框架。
5.一种高功率芯片的半成品结构,包括封装体和带有内引脚的芯片,所述芯片、内引脚封装在封装体内部,其特征在于,所述芯片背面和内引脚顶面分别与封装体相对的两面共面且外露,所述封装体与芯片背面共面的一面电镀出焊脚,所述封装体与内引脚顶面共面的一面电镀重布线层。
6.根据权利要求5所述的高功率芯片的半成品结构,其特征在于,所述芯片通过载板粘接封装后剥去载板,以实现芯片背面与封装体共面且外露。
7.根据权利要求5所述的高功率芯片的半成品结构,其特征在于,所述封装体靠近内引脚的一面封装后通过研磨方式,以实现内引脚顶面与封装体共面且内引脚顶面外露。
8.根据权利要求5所述的高功率芯片的半成品结构,其特征在于,所述封装体上通过激光蚀刻的方式钻出过孔,以暴露出焊脚,所述重布线层通过过孔电性连接焊脚,且重布线在封装体上与外露的芯片内引脚电性连接。
9.根据权利要求5所述的高功率芯片的半成品结构,其特征在于,所述封装体是采用环氧树脂塑封形成的。
10.一种高功率芯片器件,其特征在于,包括将权利要求5所述的高功率芯片的半成品结构与元器件封装形成堆叠类模块。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115954284A (zh) * 2023-03-15 2023-04-11 合肥矽迈微电子科技有限公司 一种mosfet芯片的封装工艺
CN115985783A (zh) * 2023-03-20 2023-04-18 合肥矽迈微电子科技有限公司 一种mosfet芯片的封装结构和工艺

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103383921A (zh) * 2012-05-03 2013-11-06 英飞凌科技股份有限公司 半导体封装件及其形成方法
CN106558573A (zh) * 2015-09-23 2017-04-05 联发科技股份有限公司 半导体封装结构及形成该半导体封装结构的方法
CN108878297A (zh) * 2018-07-20 2018-11-23 合肥矽迈微电子科技有限公司 芯片封装结构及其制备方法
CN111370385A (zh) * 2020-04-13 2020-07-03 中芯长电半导体(江阴)有限公司 扇出型系统级封装结构及其制作方法
CN112117251A (zh) * 2020-09-07 2020-12-22 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法
CN112151466A (zh) * 2020-09-07 2020-12-29 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法
CN115394657A (zh) * 2022-05-31 2022-11-25 浙江禾芯集成电路有限公司 一种应用于平面型功率器件的封装结构的封装方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103383921A (zh) * 2012-05-03 2013-11-06 英飞凌科技股份有限公司 半导体封装件及其形成方法
CN106558573A (zh) * 2015-09-23 2017-04-05 联发科技股份有限公司 半导体封装结构及形成该半导体封装结构的方法
CN108878297A (zh) * 2018-07-20 2018-11-23 合肥矽迈微电子科技有限公司 芯片封装结构及其制备方法
CN111370385A (zh) * 2020-04-13 2020-07-03 中芯长电半导体(江阴)有限公司 扇出型系统级封装结构及其制作方法
CN112117251A (zh) * 2020-09-07 2020-12-22 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法
CN112151466A (zh) * 2020-09-07 2020-12-29 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法
CN115394657A (zh) * 2022-05-31 2022-11-25 浙江禾芯集成电路有限公司 一种应用于平面型功率器件的封装结构的封装方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115954284A (zh) * 2023-03-15 2023-04-11 合肥矽迈微电子科技有限公司 一种mosfet芯片的封装工艺
CN115985783A (zh) * 2023-03-20 2023-04-18 合肥矽迈微电子科技有限公司 一种mosfet芯片的封装结构和工艺

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