CN209896028U - 半导体封装结构 - Google Patents

半导体封装结构 Download PDF

Info

Publication number
CN209896028U
CN209896028U CN201920866926.7U CN201920866926U CN209896028U CN 209896028 U CN209896028 U CN 209896028U CN 201920866926 U CN201920866926 U CN 201920866926U CN 209896028 U CN209896028 U CN 209896028U
Authority
CN
China
Prior art keywords
insulating layer
package
frame
electronic component
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn - After Issue
Application number
CN201920866926.7U
Other languages
English (en)
Inventor
殷忠
许庆详
邱高
刘准
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hunan Simo Semiconductor Co ltd
Original Assignee
Shenzhen Xinxin Dms Microelectronic Ltd Shanghai Jie Ying Microelectronics Branch
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Xinxin Dms Microelectronic Ltd Shanghai Jie Ying Microelectronics Branch filed Critical Shenzhen Xinxin Dms Microelectronic Ltd Shanghai Jie Ying Microelectronics Branch
Priority to CN201920866926.7U priority Critical patent/CN209896028U/zh
Application granted granted Critical
Publication of CN209896028U publication Critical patent/CN209896028U/zh
Withdrawn - After Issue legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Landscapes

  • Wire Bonding (AREA)

Abstract

本申请公开一种半导体封装结构，包括：封装体，设置有多个外接引脚用于与外部电气连接；封装框架，设置于所述封装体上，包括封装于所述封装体内的第一表面以及外露于所述封装体的第二表面；绝缘层，粘接在所述封装框架的第一表面上，包括至少两个引线键合部，所述引线键合部通过键合引线与所述外接引脚电气连接；电子元件，贴装在所述绝缘层上，其输入端及输出端分别通过导电介质与所述绝缘层的引线键合部电气连接。本申请以在现有封装形式基础上实现多目标封装，并且在引线键合部分优化打线的可靠性和效率，使得打线效果良好，提高产品的良率和可靠性，适用于半导体封装的批量制造。

Description

半导体封装结构
技术领域
本申请涉及半导体器件生产技术领域，尤其涉及一种制造半导体封装方法及其封装结构。
背景技术
半导体器件作为电力电子技术领域的基本组成单元，在实现能量转换方面起着至关重要的作用，而在半导体器件的产业中，一般在设计完成后需要对半导体器件进行封装，其封装过程一般为先将晶圆通过划片工艺切割为小的晶片，然后将切好的晶片用胶水贴装到相应的基板(也可称之为引线框架)上，再利用打线方式将超细的金属导线(金锡铜铝)作为引线连接到基板的相应外接引脚以实现电气连接，最后在外面添加塑胶绝缘层以封装保护。
随着电力电子变换器功率等级与集成度的提高，单个半导体封装的已经不能满足高功率或高集成度的要求，而多个器件的串并联会造成寄生参数大、体积大、散热困难等问题，因此在半导体器件应用场合中，为了提高器件的功率要求和效率值，将一些电子元件封装在半导体器件内，通过打线的方式将电子元件的连接端连接到基板的相应外接引脚和半导体器件内置模块上以实现电连接。
而由于电子元件是基于SMT(表面贴装技术)焊接在印刷电路板的表面或其它基板表面，会出现其表面不平整的现象，如此在对电子元件的连接端打线可能会由于受力不均匀导致打线失败或接触不良，同时由于电子元件的连接端的打线区域过小，也会出现打线困难造成打线失败或接触不良的现象，进而使得整个半导体器件为废品。
发明内容
鉴于以上所述相关技术的缺点，本申请的目的在于提供一种制造半导体封装方法及其封装结构。
为实现上述目的及其他相关目的，本申请第一方面公开一种制造半导体封装方法，包括以下步骤：提供一包括至少两个引线键合部的绝缘层；将至少一电子元件贴装在所述绝缘层以使所述电子元件与所述引线键合部电气连接；将贴装有电子元件的绝缘层粘接在一封装框架上；通过键合引线将所述引线键合部与至少一个外接引脚电气连接；对位于所述封装框架上的绝缘层以及位于所述绝缘层上的电子元件进行封装处理以形成露出所述外接引脚的封装结构。
在本申请第一方面的某些实施例中，所述将至少一电子元件贴装在所述绝缘层的步骤包括：提供一第一尺寸的绝缘板材，所述第一尺寸绝缘板材的第一表面预设有多个分区，各所述分区包括至少两个引线键合部；将至少一电子元件贴装在所述第一尺寸绝缘板材预设有的每一个分区以使所述电子元件与所述分区内的引线键合部电气连接；依据所述分区对所述第一尺寸绝缘板材进行切割处理形成多个第二尺寸的绝缘层。
在本申请第一方面的某些实施例中，所述依据所述分区对所述第一尺寸绝缘板材进行切割处理的步骤还包括对所述第一尺寸绝缘板材的第二表面进行预先整板贴膜的步骤。
在本申请第一方面的某些实施例中，所述将至少一电子元件贴装在所述绝缘层的步骤包括：利用导电胶水粘接将所述至少一电子元件贴装在所述绝缘层上或者通过SMT贴装工艺将所述至少一电子元件贴装在所述绝缘层上。
在本申请第一方面的某些实施例中，所述绝缘层包括FPC板材、PCB板材、或陶瓷板材。
在本申请第一方面的某些实施例中，所述FPC板材或PCB板材上布设有一个或多个功能电路。
在本申请第一方面的某些实施例中，所述引线键合部为金属焊盘。
在本申请第一方面的某些实施例中，所述将贴装有电子元件的绝缘层粘接在一封装框架上的步骤包括：利用粘贴工艺或共晶工艺将所述绝缘层在所述封装框架的第一表面，其中，所述粘贴工艺的粘贴材料包括导电胶水、绝缘胶水、焊料、或DAF膜。
在本申请第一方面的某些实施例中，所述对位于所述封装框架上的绝缘层以及位于所述绝缘层上的电子元件进行封装处理的步骤包括：利用半导体塑封材料将对位于所述封装框架上的绝缘层以及位于所述绝缘层上的电子元件进行灌胶处理以形成露出所述外接引脚的封装结构。
在本申请第一方面的某些实施例中，所述电子元件为被动元件或主动元件，其中，所述被动元件包括电容、电阻、或电感；所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。
在本申请第一方面的某些实施例中，所述封装框架包括第一器件区及与所述第一器件区空间隔离的第二器件区，所述将贴装有电子元件的绝缘层粘接在一封装框架上，以及通过键合引线将所述引线键合部与至少一个外接引脚电气连接的步骤包括：将贴装有电子元件的绝缘层粘接在所述封装框架的第一器件区以及将一主动元件粘接在所述封装框架的第二器件区；所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管；通过键合引线将所述引线键合部与所述外接引脚和/或与所述主动元件电气连接。
在本申请第一方面的某些实施例中，所述将一主动元件粘接在所述封装框架的第二器件区的步骤包括：利用粘贴工艺或共晶工艺主动元件粘接在所述封装框架的第二器件区，其中，所述粘贴工艺的粘贴材料包括绝缘胶水或DAF膜。
本申请第二方面公开又一种制造半导体封装方法，包括以下步骤：提供一包括至少两个引线键合部的绝缘层；将所述绝缘层粘接在一封装框架上；将至少一电子元件贴装在所述绝缘层上以使所述电子元件与所述引线键合部电气连接；通过键合引线将所述引线键合部与外接引脚电气连接；对位于所述封装框架上的绝缘层以及位于所述绝缘层上的电子元件进行封装处理以形成露出所述外接引脚的封装结构。
在本申请第二方面的某些实施例中，所述提供一包括至少两个引线键合部的绝缘层的步骤包括：提供一第一尺寸的绝缘板材，所述第一尺寸绝缘板材的第一表面预设有多个分区，各所述分区包括至少两个引线键合部；依据所述分区对所述第一尺寸绝缘板材进行切割处理形成多个第二尺寸的绝缘层。
在本申请第二方面的某些实施例中，所述依据所述分区对所述第一尺寸绝缘板材进行切割处理的步骤还包括对所述第一尺寸绝缘板材的第二表面进行预先整板贴膜的步骤。
在本申请第二方面的某些实施例中，所述绝缘层包括FPC板材、PCB板材、或陶瓷板材。
在本申请第二方面的某些实施例中，所述FPC板材或PCB板材上布设有一个或多个功能电路。
在本申请第二方面的某些实施例中，所述引线键合部为金属焊盘。
在本申请第二方面的某些实施例中，所述将至少一电子元件贴装在所述绝缘层的步骤包括：利用导电胶水将所述至少一电子元件贴装在所述绝缘层上或者通过SMT贴装工艺将所述至少一电子元件贴装在所述绝缘层上。
在本申请第二方面的某些实施例中，所述将所述绝缘层粘接在一封装框架上的步骤包括：利用粘贴工艺或共晶工艺将所述绝缘层粘接在所述封装框架的第一表面，其中，所述粘贴工艺的粘贴材料包括导电胶水、绝缘胶水、焊料、或DAF膜。
在本申请第二方面的某些实施例中，所述对位于所述封装框架上的绝缘层以及位于所述绝缘层上的电子元件进行封装处理的步骤包括：利用半导体塑封材料将对位于所述封装框架上的绝缘层以及位于所述绝缘层上的电子元件进行灌胶处理以形成露出所述外接引脚的封装结构。
在本申请第二方面的某些实施例中，所述电子元件为被动元件或主动元件，其中，所述被动元件包括电容、电阻、或电感，所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。
在本申请第二方面的某些实施例中，所述封装框架包括第一器件区及与所述第一器件区空间隔离的第二器件区，所述将所述绝缘层粘接在一封装框架上；将至少一电子元件贴装在所述绝缘层上以使所述电子元件与所述引线键合部电气连接；以及通过键合引线将所述引线键合部与所述外接引脚电气连接的步骤包括：将绝缘层粘接在所述封装框架的第一器件区以及将一主动元件粘接在所述封装框架的第二器件区；所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管；将至少一电子元件贴装在所述绝缘层上以使所述电子元件与所述引线键合部电气连接；通过键合引线将所述引线键合部与所述外接引脚和/或与所述主动元件电气连接。
在本申请第二方面的某些实施例中，所述将一主动元件粘接在所述封装框架的第二器件区的步骤包括：利用粘贴工艺或共晶工艺主动元件粘接在所述封装框架的第二器件区，其中，所述粘贴工艺的粘贴材料包括绝缘胶水或DAF膜。
本申请第三方面公开一种半导体封装结构，包括：封装体，设置有多个外接引脚用于与外部电气连接；封装框架，设置于所述封装体上，包括封装于所述封装体内的第一表面以及外露于所述封装体的第二表面；绝缘层，粘接在所述封装框架的第一表面上，包括至少两个引线键合部，所述引线键合部通过键合引线与所述外接引脚电气连接；电子元件，贴装在所述绝缘层上，其输入端及输出端分别通过导电介质与所述绝缘层的引线键合部电气连接。
在本申请第三方面的某些实施例中，所述封装体为半导体塑封材料。
在本申请第三方面的某些实施例中，所述封装框架为金属框架或陶瓷框架。
在本申请第三方面的某些实施例中，所述绝缘层包括FPC板材、PCB板材、或陶瓷板材。
在本申请第三方面的某些实施例中，所述FPC板材或PCB板材上布设有一个或多个功能电路。
在本申请第三方面的某些实施例中，所述引线键合部为金属焊盘。
在本申请第三方面的某些实施例中，所述绝缘层藉由粘贴工艺或共晶工艺设置在所述封装框架的第一表面，其中，所述粘贴工艺的粘贴材料包括导电胶水、绝缘胶水、焊料、或DAF膜。
在本申请第三方面的某些实施例中，所述电子元件藉由导电胶水粘接在所述绝缘层上或者通过SMT贴装工艺焊接在所述绝缘层上。
在本申请第三方面的某些实施例中，所述电子元件为被动元件或主动元件，其中，所述被动元件包括电容、电阻、或电感；所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。
在本申请第三方面的某些实施例中，所述封装框架的第一表面包括封装于所述封装体的第一器件区及与所述第一器件区空间隔离的第二器件区，所述电子元件设置在所述第一器件区，所述第二器件区上设置有主动元件，所述主动元件通过键合引线与所述外接引脚和/或所述引线键合部电气连接，所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。
在本申请第三方面的某些实施例中，所述主动元件藉由粘贴工艺或共晶工艺设置在所述封装框架的第一表面，其中，所述粘贴工艺的粘贴材料包括绝缘胶水或DAF膜。
综上所述，本申请公开的制造半导体封装方法及其封装结构，以在现有封装形式基础上实现多目标封装，并且在引线键合部分优化打线的可靠性和效率，使得打线效果良好，提高产品的良率和可靠性，适用于半导体封装的批量制造。
附图说明
图1显示为本申请一种制造半导体封装的方法在一实施例中的步骤S10的示意图。
图2显示为本申请一种制造半导体封装的方法在一实施例中的步骤S11的示意图。
图3显示为本申请一种制造半导体封装的方法在一实施例中的步骤S12的示意图。
图4显示为本申请一种制造半导体封装的方法在另一实施例中的步骤S12的示意图。
图5显示为本申请一种制造半导体封装的方法在一实施例中的步骤S13的示意图。
图6显示为本申请一种制造半导体封装的方法在又一实施例中的步骤S13的示意图。
图7显示为本申请一种制造半导体封装的方法在一实施例中的步骤S14的示意图。
图8显示为本申请一种制造半导体封装的方法在另一实施例中的步骤S11的示意图。
图9显示为本申请一种制造半导体封装方法在一实施例中的封装结构为插入式晶体管外形封装的示意图。
图10显示为本申请一种制造半导体封装方法在一实施例中的封装结构为贴片式晶体管外形封装的示意图。
图11显示为本申请一种制造半导体封装方法在另一实施例中的封装结构为小外形封装的示意图。
图12显示为本申请又一种制造半导体封装的方法在一实施例中的步骤S20的示意图。
图13显示为本申请又一种制造半导体封装的方法在另一实施例中的步骤S20的示意图。
图14显示为本申请又一种制造半导体封装的方法在一实施例中的步骤S21的示意图。
图15显示为本申请又一种制造半导体封装的方法在另一实施例中的步骤S21的示意图。
图16显示为本申请又一种制造半导体封装的方法在一实施例中的步骤S22的示意图。
图17显示为本申请又一种制造半导体封装的方法在一实施例中的步骤S23的示意图。
图18显示为本申请又一种制造半导体封装的方法在另一实施例中的步骤S23的示意图。
图19显示为本申请又一种制造半导体封装的方法在一实施例中的步骤S24的示意图。
图20显示为本申请半导体封装结构在一实施例中的结构示意图。
图21显示为本申请半导体封装结构在另一实施例中的结构示意图。
具体实施方式
以下由特定的具体实施例说明本申请的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本申请的其他优点及功效。
在下述描述中，参考附图，附图描述了本申请的若干实施例。应当理解，还可使用其他实施例，并且可以在不背离本公开的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的，并且本申请的实施例的范围仅由公布的专利的权利要求书所限定。这里使用的术语仅是为了描述特定实施例，而并非旨在限制本申请。空间相关的术语，例如“上”、“下”、“左”、“右”、“下面”、“下方”、“下部”、“上方”、“上部”等，可在文中使用以便于说明图中所示的一个元件或特征与另一元件或特征的关系。
虽然在一些实例中术语第一、第二等在本文中用来描述各种元件或参数，但是这些元件或参数不应当被这些术语限制。这些术语仅用来将一个或参数件与另一个或参数进行区分。例如，第一表面可以被称作第二表面，并且类似地，第二表面可以被称作第一表面，而不脱离各种所描述的实施例的范围。第一表面和第二表面均是在描述一个表面，但是除非上下文以其他方式明确指出，否则它们不是同一个表面。相似的情况还包括第一器件区与第二器件区，或者第一尺寸与第二尺寸。
再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、步骤、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、步骤、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A、B和C”。仅当元件、功能、步骤或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。
在半导体器件应用场合中，为了提高器件的功率要求和效率值，将一些电子元件封装在半导体器件内，通过打线的方式将电子元件的连接端连接到基板的相应外接引脚和半导体器件内的功率模块上以实现电连接。而由于电子元件是基于SMT(表面贴装技术)焊接在印刷电路板的表面或其它基板表面，会出现其表面不平整的现象，如此在对电子元件的连接端打线可能会由于受力不均匀导致打线失败或接触不良，同时由于电子元件的连接端的打线区域过小，也会出现打线困难造成打线失败或接触不良的现象，进而使得整个半导体器件为废品。
鉴于此，本申请提出一种制造半导体封装的方法，在实施例中，通过所述制造半导体封装的方法制得半导体封装结构的器件，所述器件包括例如存储器芯片、射频芯片、CPU芯片、DPS芯片等IC芯片，也可以为功率半导体器件，比如MOS管、晶体管器件、晶闸管器件、场效应管、IGBT、双极型开关器件、功率模块等，在封装形式上，所述器件比如TO封装结构的功率器件，也可以为SOP封装结构的功率器件，或者DIP封装结构的功率器件，在某些具体的实施方式中，所述功率器件例如为：TO-220(全系列)，TO-252(全系列)，TO-262(全系列)，TO-263(全系列)，TO-277(全系列)，TO-126(全系列)，全系列SOP封装的功率器件，例如SOP7、SOP 8等，以及全系列DIP封装的功率器件等。
以下结合图1至图8对实施例中的制造半导体封装的方法进行详细阐述。如图所示，一种制造半导体封装的方法包括步骤S10、步骤S11、步骤S12、步骤S13以及步骤S14。
在步骤S10中，提供一包括至少两个引线键合部的绝缘层。
请参阅图1，显示为本申请一种制造半导体封装的方法在一实施例中的步骤S10的示意图，如图所示，提在步骤S10中，供一包括至少两个引线键合部100的绝缘层10。
所述绝缘层10设置为平板型结构，为电子元件的安装提供一个平整的安装表面，其主要起到了绝缘和隔热的作用。在一实施例中，所述绝缘层10包括FPC板材、PCB板材、或陶瓷板材，但并不以此为限，所述绝缘层10还可包括本领域技术人员所能想到的其他可替代方案，在实际应用中，可根据对半导体器件不同的要求对绝缘层10进行选择。其中，所述FPC板材是以聚酰亚胺或聚酯薄膜为基材制成的一种具有高可靠性和较高曲绕性的柔性电路板材，这种柔性电路板材散热性好，且体积小、重量轻，作为绝缘层使用能减小半导体器件的体积和重量，于实际应用中，为了增强半导体器件的功能，所述FPC板材上可布设有一个或多个功能电路；所述PCB板材是采用电子印刷术制作而成的刚性电路板材，这种刚性电路板材承载力强、耐高温且成本低，作为绝缘层使用能在一定程度上弥补柔性电路板材在承载力上的不足，且降低了半导体器件的制作成本，于实际应用中，为了增强半导体器件的功能，所述PCB板材上也可布设有一个或多个功能电路；所述陶瓷板材是以电子陶瓷为基础材料制作而成，其具有热导率高、化学稳定性和热稳定性优良等有机基板不具备的性能，其作为绝缘层使用能使得半导体器件的寿命长、高频损耗小。
所述引线键合部100设置在所述绝缘层10的上表面，所述引线键合部100为电子元件的电气连接提供输入输出连接端口，避免后期直接对电子元件进行操作。在一实施例中，所述引线键合部100设置为金属焊盘(pad)，在图1所示的实施例中，所述引线键合部100设置为两个，但并不以此为限，所述引线键合部100还可设置为大于两个的多个。
在步骤S11中，将至少一电子元件贴装在所述绝缘层以使所述电子元件与所述引线键合部电气连接。
请参阅图2，显示为本申请一种制造半导体封装的方法在一实施例中的步骤S11的示意图，如图所示，在步骤S11中，将至少一电子元件11贴装在所述绝缘层10以使所述电子元件11与所述引线键合部100电气连接。
在图2所示的实施例中，所述绝缘层10上贴装有一个电子元件11，所述电子元件11具有输入端110和输出端111，所述绝缘层10上的引线键合部100与电子元件11的输入端110及输出端111相对应，使得电子元件11贴装在绝缘层10上时其输入端110及输出端111电气连接于其所对应的引线键合部100上。但绝缘层上的电子元件的数量并不以此为限，在其他实施例中，所述电子元件也可贴装有多个。
在一种实施方式中，如图2所示，所述将至少一电子元件11贴装在所述绝缘层10是利用导电胶水101将至少一电子元件11贴装在所述绝缘层10上。在该实施方式中，首先在所述绝缘层10的引线键合部100涂覆一层导电胶水101，然后将至少一电子元件11的输入端110及输出端111贴在其各自对应的引线键合部100上并融合固定。容易理解的是，于实际中，所述导电胶水是一种固化或干燥后具有一定导电性能的胶黏剂，它通常以基体树脂和导电填料(即导电粒子)为主要组成成分，通过基体树脂的粘接作用把导电粒子结合在一起，形成导电通路，实现被粘电子元件的电性连接。
在另一种实施方式中，所述将至少一电子元件贴装在所述绝缘层是通过SMT贴装工艺将所述至少一电子元件贴装在所述绝缘层上。具体地，首先将锡膏呈45度角用刮刀漏印到所述绝缘层的引线键合部上，然后采用贴片机将至少一电子元件的输入端及输出端准确贴装到与其对应的引线键合部上，接着采用回流焊接的方式将贴装在所述绝缘层上的电子元件焊接在所述绝缘层上与电子元件相对应的引线键合部上以实现电子元件与所述引线键合部电气连接，最后还需要对焊接后的电子元件进行AOI光学检测以确保焊接的质量，应理解的是，以上过程仅为SMT贴装工艺的一种优选方式，并不局限于此，所述SMT贴装工艺的具体过程还可为本领域技术人员所能想到的其它可替换方案。
需要说明的是，在一实施例中，所述电子元件为被动元件，所述被动元件包括电容(C)、电阻(R)、或电感(L)等，但并不以此为限，在其它实施例中，所述电子元件也可为主动元件，所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。在本实施例中，暂以所述电子元件为被动元件电容(C)为例进行说明。
请参阅图8，显示为本申请一种制造半导体封装的方法在另一实施例中的步骤S11的示意图，如图所示，为了实现半导体器件的产业化制造和生产，所述将至少一电子元件贴装在所述绝缘层的步骤包括步骤S110、步骤S111以及步骤S112。
如图8所示，在步骤S110中，提供一第一尺寸的绝缘板材17，所述第一尺寸的绝缘板材17的第一表面预设有多个分区18，各所述分区18包括至少两个引线键合部100。
所述绝缘板材17设置为一具有第一表面和与第一表面相对的第二表面的薄板，为了能实现半导体器件的批量制造和封装，所述绝缘板材17具有第一尺寸，所述第一尺寸的绝缘板材17的表面积较大以足以在绝缘板材17的第一表面预设多个分区18，各分区18相互独立地为电子元件11的安装提供安装表面。
在另一实施例中，所述绝缘板材17为FPC板材，各预设的分区18内可布设有一个或多个多功能电路以使得半导体器件的功能多样。在具体的实施状态下，所述第一尺寸的绝缘板材例如为一整块绝缘板材，比如当绝缘板材取材为FPC板时，所述第一尺寸的绝缘板材为一整块FPC板，在该整块FPC板中布设有多个相互独立的小块FPC板，该些相互独立的小块FPC板即所述的多个分区18。
在另一实施例中，所述绝缘板材17为PCB板材，各预设的分区18内也可布设有一个或多个多功能电路。但并不以此为限，所述绝缘板材17还可为陶瓷板材。在具体的实施状态下，所述第一尺寸的绝缘板材例如为一整块绝缘板材，比如当绝缘板材取材为PCB板时，所述第一尺寸的绝缘板材为一整块PCB板，在该整块PCB板中布设有多个相互独立的小块PCB，该些相互独立的小块PCB即所述的多个分区18。
所述引线键合部100设置在各分区的上表面(即为所述第一尺寸的绝缘板材17的上表面)，在实施例中，所述引线键合部11设置为金属焊盘(pad)。
在步骤S111中，将至少一电子元件贴装在所述第一尺寸绝缘板材预设有的每一个分区以使所述电子元件与所述分区内的引线键合部电气连接。
如图8所示，在所述第一尺寸绝缘板材17的各分区18内均贴装有至少一个电子元件11，所述电子元件11具有输入端及输出端(未予以标识)，各分区18内的引线键合部100与需要贴装在各分区18内的电子元件11的输入端及输出端相对应，使得电子元件11贴装在各分区18内时其输入端及输出端电气连接于其各自所对应的引线键合部100上。
在一种实施方式中，所述将至少一电子元件贴装在所述第一尺寸绝缘板材预设有的每一个分区是利用导电胶水将至少一电子元件贴装在所述第一尺寸绝缘板材预设有的每一个分区。在该实施方式中，首先在每一个分区的引线键合部涂覆一层导电胶水，然后将至少一电子元件的输入端及输出端贴在其对应的引线键合部上并融合固定。
在另一种实施方式中，所述将至少一电子元件贴装在所述第一尺寸绝缘板材预设有的每一个分区是通过SMT贴装工艺将所述至少一电子元件贴装在所述第一尺寸绝缘板材预设有的每一个分区。具体地，首先将锡膏呈45度角用刮刀漏印到各分区的引线键合部上，然后采用贴片机将至少一电子元件的输入端及输出端准确贴装到与其各自对应的引线键合部上，接着采用回流焊接的方式将贴装在各分区的电子元件焊接在各分区与电子元件相对应的引线键合部上以实现电子元件与所述引线键合部电气连接，最后还需要对焊接后的电子元件进行AOI光学检测以确保焊接的质量，应理解的是，以上过程仅为SMT贴装工艺的一种优选方式，并不局限于此，所述SMT贴装工艺的具体过程还可为本领域技术人员所能想到的其它可替换方案。
如此，在第一尺寸绝缘板材上进行整块基板的贴片，使得通过一次工艺流程即可实现对多个分区内进行电子元件的贴装，从而使得整个封装过程效率高，适合于批量化生产。
在步骤S112中，依据所述分区对所述第一尺寸绝缘板材进行切割处理形成多个第二尺寸的贴装有所述至少一电子元件的绝缘层。
如上述步骤S110中，在所述第一尺寸的绝缘板材17的第一表面预设有多个分区18，如图8所示，各分区18之间形成有切割区域19，在本实施例中，采用切割机沿着各分区18之间形成的切割区域19对所述第一尺寸的绝缘板17进行切割处理而形成多个第二尺寸的贴装有所述至少一电子元件11的绝缘层10。
于实际应用中，不同材质和厚度的第一尺寸的绝缘板材在经过上述步骤S110和步骤S111的处理后，往往会出现曲翘，导致对绝缘板材的切割困难和切割准确度差。
鉴于此，所述依据所述分区对所述第一尺寸绝缘板材进行切割处理的步骤还包括对所述第一尺寸绝缘板材的第二表面进行预先整板贴膜的步骤。具体地，首先在所述绝缘板材的第二表面贴覆一层干膜，然后再在所述绝缘板材的第二表面贴覆一层粘合性高的蓝膜，所述干膜作为绝缘板材和蓝膜之间的中间材料，能够起到缓冲和增加黏性的作用，通过干膜将绝缘板材和蓝膜有效的粘合在一起，不仅可以对绝缘板材定型，保证绝缘板材的切割准确度，而且能够有效地避免在切割处理中绝缘板材的破裂、以及飞料现象，提高了产品的良率。
需要说明的是，在完成绝缘板材的切割处理形成多个第二尺寸的贴装有所述至少一电子元件的绝缘层后，需要将贴装有所述至少一电子元件的绝缘层的第二表面(即绝缘板材的第二表面)的贴膜剥离。具体地，首先利用紫外光线对各个贴装有所述至少一电子元件的绝缘层的第二表面进行照射，以去除蓝膜黏性而将蓝膜取下，然后对各个贴装有所述至少一电子元件的绝缘层的第二表面进行曝光显影以将干膜去除。
在步骤S12中，将贴装有电子元件的绝缘层粘接在一封装框架上。
请参阅图3，显示为本申请一种制造半导体封装的方法在一实施例中的步骤S12的示意图，如图所示，在步骤S12中，将贴装有电子元件11的绝缘层10粘接在一封装框架12上
所述封装框架12为片状金属框架或陶瓷框架，其具有第一表面和与第一表面相对的第二表面，所述封装框架12的第一表面为所述贴装有电子元件11的绝缘层10提供安装面，所述封装框架12的第二表面贴合于外部电路板(未予以图示)从而当半导体器件被连接于外部电路板上时，该封装框架12起到散热的作用。在不同的实施例中，当所述封装框架12为片状金属框架时，还可以为贴装在绝缘层10上的电子元件11或者布设在绝缘层10上的功能电路提供电气接地的作用。
在一实施例中，根据实际应用中半导体器件所需功能，如图3所示，在所述封装框架12内可仅封装贴装有电子元件11的绝缘层10，此时，所述将贴装有电子元件11的绝缘层10粘接在一封装框架12上的步骤包括：利用粘贴工艺或共晶工艺将所述绝缘层10粘接在所述封装框架12的第一表面。
在一种实施方式中，如图3所示，利用粘贴工艺将贴装有电子元件11的绝缘层10粘接在所述封装框架12的第一表面。首先在所述封装框架12的第一表面上设置一层粘贴材料120，然后将贴装有电子元件11的绝缘层10贴在所述封装框架12的第一表面上设置有粘贴材料120的区域并融合固定，在本实施方式中，所述粘贴材料120采用DAF膜，所述DAF膜由第一胶面、第二胶面和位于第一胶面和第二胶面中间的高导热树脂层，所述第一胶面与贴装有电子元件11的绝缘层10的第二表面粘接，所述第二胶面与所述封装框架12的第一表面粘接，从而实现DAF膜对绝缘层10和封装框架12的粘接，不存在因胶液溢出而产生绝缘厚度的安全间距过小或厚度不固定的问题，保证了绝缘层10表面的平整度。但并不以此为限，在其它实施方式中，所述粘贴材料还可例如为导电胶水、绝缘胶水或焊料(所述焊料例如为锡膏等)。
在另一种实施方式中，利用共晶工艺将贴装有电子元件的绝缘层粘接在所述封装框架的第一表面。具体地，首先在所述封装框架的第一表面沉积第一金属层同时在所述贴装有电子元件的绝缘层的第二表面沉积第二金属层，其中，所述第一金属层为Sn、Bi、Cd、Pb、Se等低熔点金属，所述第二金属层可设置为单层或多层结构，例如，所述第二金属层为仅包含一层AuAs混合层的单层结构，所述第二金属层也可采用自绝缘层的第二表面向外依次为AuAs、Au的双层结构，所述第二金属层还可采用自绝缘层的第二表面向外依次为Cr、Ni、Sn的三层结构，所述第二金属层还可采用自绝缘层的第二表面向外依次为Cr、Ag、AgSn、SnAl的四层结构，但并不以此为限，所述沉积的方法可以是蒸镀、溅射、电镀、或化学镀；然后在一定的温度和压力下，使贴装有电子元件的绝缘层的第二表面沉积的第二金属层和所述封装框架的第一表面沉积的第一金属层发生共晶反应，形成共晶层，进而使得贴装有电子元件的绝缘层与所述封装框架结合在一起，应当理解的是，以上仅是共晶工艺的一种优选方式，并不局限于此，所述共晶工艺的具体过程还可采用本领域技术人员所能想到的其它可替代方案。
在另一实施例中，为了提高器件的功率要求和效率值，在所述封装框架内可同时封装贴装有电子元件的绝缘层以及分立的主动元件，其中所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。请参阅图4，显示为本申请一种制造半导体封装的方法在另一实施例中的步骤S12的示意图，如图所示，所述封装框架12包括第一器件区及与所述第一器件区空间隔离的第二器件区，所述第一器件区设置在所述封装框架的第一表面，所述第二器件区也设置在所述封装框架的第一表面且不与所述第一器件区相接触。所述将贴装有电子元件11的绝缘层10粘接在一封装框架12上的步骤包括：将贴装有电子元件11的绝缘层10粘接在所述封装框架12的第一器件区以及将一主动元件13粘接在所述封装框架12的第二器件区。
所述将贴装有电子元件的绝缘层粘接在所述封装框架的第一器件区可利用粘贴工艺或共晶工艺将所述贴装有电子元件的绝缘层设置在所述封装框架的第一器件区，其中，所述将贴装有电子元件的绝缘层粘接在所述封装框架的第一器件区的粘贴工艺的粘贴材料包括导电胶水、绝缘胶水、焊料(所述焊料例如为锡膏等)、或DAF膜，所述粘贴工艺和共晶工艺的具体内容如前实施例所述，在此不做赘述。
所述将一主动元件粘接在所述封装框架的第二器件区的步骤包括：利用粘贴工艺或共晶工艺将主动元件粘接在所述封装框架的第二器件区。
在一种实施方式中，如图4所示，利用粘贴工艺将主动元件13粘接在所述封装框架12的第二器件区。首先在所述封装框架12的第二器件区设置一层粘贴材料120，然后将主动元件13贴在所述封装框架12的第二器件区并融合固定，在本实施方式中，所述粘贴材料120采用DAF膜，所述DAF膜由第一胶面、第二胶面和位于第一胶面和第二胶面中间的高导热树脂层，所述第一胶面与主动元件13的背面粘接，所述第二胶面与所述封装框架12的第二器件区粘接，从而实现DAF膜对主动元件13和封装框架12的第二器件区的粘接，不存在因胶液溢出而产生绝缘厚度的安全间距过小或厚度不固定的问题，保证了主动元件13表面的平整度。但并不以此为限，在其它实施方式中，所述粘贴材料还可例如为绝缘胶水。
在另一种实施方式中，利用共晶工艺将主动元件粘接在所述封装框架的第二器件区。具体地，首先在所述封装框架的第二器件区沉积第一金属层同时在主动元件的底面沉积第二金属层，所述第一金属层和第二金属层的结构如前实施例所述，所述沉积的方法可以是蒸镀、溅射、电镀、或化学镀；然后在一定的温度和压力下，使主动元件的底面沉积的第二金属层和所述封装框架的第二器件区沉积的第一金属层发生共晶反应，形成共晶层，进而使得主动元件与所述封装框架结合在一起，应当理解的是，以上仅是共晶工艺的一种优选方式，并不局限于此，所述共晶工艺的具体过程还可采用本领域技术人员所能想到的其它可替代方案。
在步骤S13中，通过键合引线将所述引线键合部与至少一个外接引脚电气连接。
请参阅图5，显示为本申请一种制造半导体封装的方法在一实施例中的步骤S13的示意图，如图所示，通过键合引线14将所述引线键合部100与至少一个外接引脚15电气连接。
所述外接引脚用于外接到外部的电路板上以使得半导体器件能够完成对信号的处理和转移，而贴装于绝缘层上的电子元件需要通过键合引线与至少一个外接引脚电气连接，所述键合引线的一端通过打线的方式与贴装于绝缘层上的电子元件电气连接，另一端与至少一个外接引脚电气连接以实现电气元件与外接引脚的电气连接，需要说明的是，所述键合引线设置为超细的金属导线(具体可例如为金、锡、铜、铝)，所述打线是使用键合引线，利用热、压力、超声波能量使键合引线与引线键合部紧密焊合而实现电气连接和信息互通。
而由于电子元件通过SMT贴装工艺的贴装在所述绝缘层的上表面时，受贴装工艺的影响会出现电子元件表面不平整的现象，如此在对电子元件的输入端及输出端打线可能会由于受力不均匀导致打线失败或接触不良，同时由于电子元件的输入端及输出端的打线区域过小，也会出现打线困难造成打线失败或接触不良的现象，进而使得整个半导体器件为废品。
由上述步骤S10和步骤S11可知，本申请中绝缘层10上包括至少两个引线键合部100，电子元件11与所述引线键合部100电气连接。至少两个引线键合部100为电子元件与外接引脚15的电气连接提供输入输出连接端口，避免后期直接对电子元件进行操作。如图5所示，在实施例中将键合引线14的一端以打线的方式键合于所述引线键合部100，另一端与至少一个外接引脚15电气连接，从而实现电气元件13与外接引脚15的电气连接。如此，在引线键合部分优化打线的可靠性和效率，即，在平整的绝缘层的上表面的引线键合部打线替代直接在电子元件上打线，保证了打线部位的平整度，使得打线受力均匀，使得打线效果良好，提高产品的良率和可靠性，适用于半导体封装的批量制造。
请参阅图4和图6，图6显示为本申请一种制造半导体封装的方法在又一实施例中的步骤S13的示意图，由上述步骤S12可知，在所述封装框架12内可同时封装贴装有电子元件11的绝缘层10以及分立的主动元件13。此时，所述通过键合引线将所述引线键合部与至少一个外接引脚电气连接的步骤包括通过键合引线14将所述引线键合部100与所述外接引脚15和与所述主动元件13电气连接(呈如图6所示)、或者通过键合引线将所述引线键合部与所述外接引脚电气连接(未予以图示)、或者通过键合引线将所述引线键合部与所述主动元件电气连接(未予以图示)。
在步骤S14中，对位于所述封装框架上的绝缘层以及位于所述绝缘层上的电子元件进行封装处理以形成露出所述外接引脚的封装结构。
请参阅图7，显示为本申请一种制造半导体封装的方法在一实施例中的步骤S14的示意图，如图所示，在步骤S14中，对位于所述封装框架12上的绝缘层10以及位于所述绝缘层10上的电子元件11进行封装处理以形成露出所述外接引脚15的封装结构。
如图7所示，所述对位于所述封装框架12上的绝缘层10以及位于所述绝缘层10上的电子元件11进行封装处理的步骤包括：利用半导体塑封材料16将对位于所述封装框架12上的绝缘层10以及位于所述绝缘层10上的电子元件11进行灌胶处理以形成露出所述外接引脚15的封装结构。
在一实施例中，所述半导体塑封材料可采用环氧塑封料，通过灌胶处理使得该环氧塑封料将位于封装框架上的所有器件进行覆盖而露出所述外接引脚，在不影响半导体器件与外部电路板进行电气连接和通信的同时保护封装框架上的所有器件，使得半导体器件不受外界环境的影响。但半导体塑封材料并不以此为限，所述半导体塑封材料还可例如为绝缘保护胶。
所述封装结构是对所述封装框架上的绝缘层以及位于所述绝缘层上的电子元件进行封装处理形成。在一实施例中，所述封装结构采用晶体管外形封装(TO)，请参阅图9，显示为本申请一种制造半导体封装方法在一实施例中的封装结构为插入式晶体管外形封装的结构示意图，如图所示，所述晶体管外形封装可设置为插入式，在连接外部电路时将其外部引脚穿过外部电路板并焊接在外部电路板上。但并不以此为限，鉴于插入式的晶体管外形封装工艺焊接成本高，散热性能较差，请参阅图10，显示为本申请一种制造半导体封装方法在一实施例中的封装结构为贴片式晶体管外形封装的结构示意图，如图所示，所述晶体管外形封装还可采用贴片式。在实施例中，所述为TO封装结构的半导体器件例如为：TO-220(全系列)，TO-252(全系列)，TO-262(全系列)，TO-263(全系列)，TO-277(全系列)，TO-126(全系列)等。
在另一实施例中，所述封装结构采用小外形封装(SOP)，所述小外形封装也为贴片式封装，请参阅图11，显示为本申请一种制造半导体封装方法在另一实施例中封装结构为小外形封装的结构示示意图，如图所示，其引脚从封装两侧引出呈海鸥翼状，在连接外部电路时将其贴在外部电路板相应的位置，采用SMT贴装工艺将其电气连接在外部电路板上。在实施例中，所述为SOP封装结构的半导体器件例如为：SOP 8，SOP 7等。
本申请提出又一种制造半导体封装的方法，在实施例中，通过所述制造半导体封装的方法制得半导体封装结构的器件，所述器件包括例如所述器件包括例如存储器芯片、射频芯片、CPU芯片、DPS芯片等IC芯片，也可以为功率半导体器件，比如MOS管、晶体管器件、晶闸管器件、场效应管、IGBT、双极型开关器件、功率模块等，在封装形式上，所述器件比如TO封装结构的功率器件，也可以为SOP封装结构的功率器件，或者DIP封装结构的功率器件，在某些具体的实施方式中，所述功率器件例如为：TO-220(全系列)，TO-252(全系列)，TO-262(全系列)，TO-263(全系列)，TO-277(全系列)，TO-126(全系列)，全系列SOP封装的功率器件，例如SOP 7、SOP 8等，以及全系列DIP封装的功率器件等。
以下结合图12至19对实施例中的又一种制造半导体封装的方法进行详细阐述。如图所示，制造半导体封装的方法包括步骤S20、步骤S21、步骤S22、步骤S23以及步骤S24。
在步骤S20中，提供一包括至少两个引线键合部的绝缘层。
请参阅图12，显示为本申请又一种制造半导体封装的方法在一实施例中的步骤S20的示意图，如图所示，在步骤S20中，提供一包括至少两个引线键合部200的绝缘层20。
所述绝缘层设置为平板型结构，为电子元件的安装提供一个平整的安装表面，其主要起到了绝缘和隔热的作用。在一实施例中，所述绝缘层包括FPC板材、PCB板材、或陶瓷板材，但并不以此为限，所述绝缘层还可包括本领域技术人员所能想到的其他可替代方案，在实际应用中，可根据对半导体器件不同的要求对绝缘层进行选择。其中，所述FPC板材是以聚酰亚胺或聚酯薄膜为基材制成的一种具有高可靠性和较高曲绕性的柔性电路板材，这种柔性电路板材散热性好，且体积小、重量轻，作为绝缘层使用能减小半导体器件的体积和重量，于实际应用中，为了增强半导体器件的功能，所述FPC板材上可布设有一个或多个功能电路；所述PCB板材时采用电子印刷术制作而成的刚性电路板材，这种刚性电路板材承载力强、耐高温且成本低，作为绝缘层使用能在一定程度上弥补柔性电路板材在承载力上的不足，且降低了半导体器件的制作成本，于实际应用中，为了增强半导体器件的功能，所述PCB板材上也可布设有一个或多个功能电路；所述陶瓷板材是以电子陶瓷为基础材料制作而成，其具有热导率高、化学稳定性和热稳定性优良等有机基板不具备的性能，其作为绝缘层使用能使得半导体器件的寿命长、高频损耗小。
所述引线键合部200设置在所述绝缘层20的上表面，所述引线键合部200为电子元件的电气连接提供输入输出连接端口，避免后期直接对电子元件进行操作，在一实施例中，所述引线键合部200设置为金属焊盘(pad)，在图12所示的实施例中，所述引线键合部200设置为两个，但并不以此为限，所述引线键合部200还可设置为大于两个的多个。
请参阅图13，显示为本申请又一种制造半导体封装的方法在另一实施例中的步骤S20的示意图，所述步骤S20中提供一包括至少两个引线键合部的绝缘层的步骤包括步骤S200和步骤S201。
如图13所示，在步骤S200中，提供一第一尺寸的绝缘板材27，所述第一尺寸绝缘板材27的第一表面预设多个分区28，各所述分区28包括至少两个引线键合部200。
所述绝缘板材27设置为一具有第一表面和与第一表面相对的第二表面的薄板，所述绝缘板材27具有第一尺寸，所述第一尺寸的绝缘板材27的表面积较大以足以在绝缘板材27的第一表面预设多个分区28，各分区28相互独立地为电子元件的安装提供安装表面。
在另一实施例中，所述绝缘板材27为FPC板材，各预设的分区28内可布设有一个或多个多功能电路以使得半导体器件的功能多样。在具体的实施状态下，所述第一尺寸的绝缘板材例如为一整块绝缘板材，比如当绝缘板材取材为FPC板时，所述第一尺寸的绝缘板材为一整块FPC板，在该整块FPC板中布设有多个相互独立的小块FPC板，该些相互独立的小块FPC板即所述的多个分区28。
在另一实施例中，所述绝缘板材27为PCB板材，各预设的分区28内也可布设有一个或多个多功能电路。但并不以此为限，所述绝缘板材27还可为陶瓷板材。在具体的实施状态下，所述第一尺寸的绝缘板材例如为一整块绝缘板材，比如当绝缘板材取材为PCB板时，所述第一尺寸的绝缘板材为一整块PCB板，在该整块PCB板中布设有多个相互独立的小块PCB，该些相互独立的小块PCB即所述的多个分区28。
如图13所示，所述引线键合部200设置在各分区28的上表面(即为所述第一尺寸的绝缘板材27的上表面)，在实施例中，所述引线键合部200设置为金属焊盘(pad)。
如图13所示，在步骤S201中，依据所述分区28对第一尺寸绝缘板材27进行切割处理形成多个第二尺寸的绝缘层20。
如上述步骤S200中，在所述第一尺寸的绝缘板材27的第一表面预设有多个分区28，如图13所示，各分区28之间形成有切割区域29，在本实施例中，采用切割机沿着各分区28之间形成的切割区域29对所述第一尺寸的绝缘板27进行切割处理而形成多个第二尺寸的绝缘层20。
于实际应用中，由于第一尺寸的绝缘板尺寸较大，且材质各异，所以第一尺寸的绝缘板不够平整，导致切割困难和准确度差，另外在对第一尺寸的绝缘板进行切割处理不可避免的会出现绝缘板材的破裂和飞料现象，导致废品率很高。
鉴于此，所述依据所述分区对所述第一尺寸绝缘板材进行切割处理的步骤还包括对所述第一尺寸绝缘板材的第二表面进行预先整板贴膜的步骤。具体地，首先在所述绝缘板材的第二表面贴覆一层干膜，然后再在所述绝缘板材的第二表面贴覆一层粘合性高的蓝膜，所述干膜作为绝缘板材和蓝膜之间的中间材料，能够起到缓冲和增加黏性的作用，通过干膜将绝缘板材和蓝膜有效的粘合在一起，不仅可以对绝缘板材定型，保证绝缘板材的切割准确度，而且能够有效地避免在切割处理中绝缘板材的破裂、以及飞料现象，提高了产品的良率。
需要说明的是，在完成绝缘板材的切割处理形成多个第二尺寸的绝缘层后，需要将第二尺寸的绝缘层的第二表面(即绝缘板材的第二表面)的贴膜剥离。具体地，首先利用紫外光线对各个第二尺寸的绝缘层的第二表面进行照射，以去除蓝膜黏性而将蓝膜取下，然后对各个第二尺寸的绝缘层的第二表面进行曝光显影以将干膜去除，如此，得到相互独立的多个绝缘层。
在步骤S21中，将所述绝缘层粘接在一封装框架上。
请参阅图14，显示为本申请又一种制造半导体封装的方法在一实施例中的步骤S21的示意图，如图所示，在步骤S21中，将所述绝缘层20粘接在一封装框架22上。
所述封装框架22为片状金属框架或陶瓷框架，其具有第一表面和与第一表面相对的第二表面，所述封装框架22的第一表面为所述绝缘层20提供安装面，所述封装框架22的第二表面贴合于外部电路板(未予以图示)从而当半导体器件被连接于外部电路板上时，该封装框架22起到散热的作用。在不同的实施例中，当所述封装框架22为片状金属框架时，还可以为贴装在绝缘层20上的电子元件21或者布设在绝缘层20上的功能电路提供电气接地的作用。
在一实施例中，根据实际应用中半导体器件所需功能，在所述封装框架内可仅封装电子元件，所述绝缘层为该电子元件提供安装表面，此时，所述将绝缘层粘接在一封装框架上的步骤包括：利用粘贴工艺或共晶工艺将所述绝缘层粘接在所述封装框架的第一表面。
在一种实施方式中，如图14所示，利用粘贴工艺将绝缘层20粘接在所述封装框架22的第一表面。首先在所述封装框架22的第一表面上设置一层粘贴材料220，然后将绝缘层20贴在所述封装框架22的第一表面上设置有粘贴材料220的区域并融合固定，在本实施方式中，所述粘贴材料220采用DAF膜，所述DAF膜由第一胶面、第二胶面和位于第一胶面和第二胶面中间的高导热树脂层，所述第一胶面与绝缘层20的第二表面粘接，所述第二胶面与所述封装框架22的第一表面粘接，从而实现DAF膜对绝缘层20和封装框架22的粘接，不存在因胶液溢出而产生绝缘厚度的安全间距过小或厚度不固定的问题，保证了绝缘层20表面的平整度。但并不以此为限，在其它实施方式中，所述粘贴材料还可例如为导电胶水、绝缘胶水或焊料(所述焊料例如为锡膏等)。
在另一种实施方式中，利用共晶工艺将绝缘层粘接在所述封装框架的第一表面。具体地，首先在所述封装框架的第一表面沉积第一金属层同时在所述绝缘层的第二表面沉积第二金属层，其中，所述第一金属层为Sn、Bi、Cd、Pb、Se等低熔点金属，所述第二金属层可设置为单层或多层结构，例如，所述第二金属层为仅包含一层AuAs混合层的单层结构，所述第二金属层也可采用自绝缘层的第二表面向外依次为AuAs、Au的双层结构，所述第二金属层还可采用自绝缘层的第二表面向外依次为Cr、Ni、Sn的三层结构，所述第二金属层还可采用自绝缘层的第二表面向外依次为Cr、Ag、AgSn、SnAl的四层结构，但并不以此为限，所述沉积的方法可以是蒸镀、溅射、电镀、或化学镀；然后在一定的温度和压力下，使绝缘层的第二表面沉积的第二金属层和所述封装框架的第一表面沉积的第一金属层发生共晶反应，形成共晶层，进而使得绝缘层与所述封装框架结合在一起，应当理解的是，以上仅是共晶工艺的一种优选方式，并不局限于此，所述共晶工艺的具体过程还可采用本领域技术人员所能想到的其它可替代方案。
在另一实施例中，为了提高器件的功率要求和效率值，在所述封装框架内可同时封装电子元件以及分立的主动元件，其中，所述绝缘层为所述电子元件提供安装表面，所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。请参阅图15，显示为本申请又一种制造半导体封装的方法在另一实施例中的步骤S21的示意图，如图所示，所述封装框架22包括第一器件区及与所述第一器件区空间隔离的第二器件区，所述第一器件区设置在所述封装框架22的第一表面，所述第二器件区也设置在所述封装框架22的第一表面且不与所述第一器件区相接触。所述将绝缘层20粘接在一封装框架22上的步骤包括：将绝缘层20粘接在所述封装框架22的第一器件区以及将一主动元件23粘接在所述封装框架22的第二器件区。
所述将绝缘层粘接在所述封装框架的第一器件区可利用粘贴工艺或共晶工艺将所述绝缘层粘接在所述封装框架的第一器件区，其中，所述将绝缘层粘接在所述封装框架的第一器件区的粘贴工艺的粘贴材料包括导电胶水、绝缘胶水、焊料(所述焊料例如为锡膏等)、或DAF膜，所述粘贴工艺和共晶工艺的具体内容如前实施例所述，在此不做赘述。
所述将一主动元件粘接在所述封装框架的第二器件区的步骤包括：利用粘贴工艺或共晶工艺将主动元件粘接在所述封装框架的第二器件区。
在一种实施方式中，如图15所示，利用粘贴工艺将主动元件23粘接在所述封装框架22的第二器件区。首先在所述封装框架22的第二器件区设置一层粘贴材料220，然后将主动元件23贴在所述封装框架22的第二器件区并融合固定，在本实施方式中，所述粘贴材料220采用DAF膜，所述DAF膜由第一胶面、第二胶面和位于第一胶面和第二胶面中间的高导热树脂层，所述第一胶面与主动元件23的背面粘接，所述第二胶面与所述封装框架22的第二器件区粘接，从而实现DAF膜对主动元件23和封装框架22的第二器件区的粘接，不存在因胶液溢出而产生绝缘厚度的安全间距过小或厚度不固定的问题，保证了主动元件23表面的平整度。但并不以此为限，在其它实施方式中，所述粘贴材料还可例如为绝缘胶水。
在另一种实施方式中，利用共晶工艺将主动元件粘接在所述封装框架的第二器件区。具体地，首先在所述封装框架的第二器件区沉积第一金属层同时在主动元件的底面沉积第二金属层，所述第一金属层和第二金属层的结构如前实施例所述，所述沉积的方法可以是蒸镀、溅射、电镀、或化学镀；然后在一定的温度和压力下，使主动元件的底面沉积的第二金属层和所述封装框架的第二器件区沉积的第一金属层发生共晶反应，形成共晶层，进而使得主动元件与所述封装框架结合在一起，应当理解的是，以上仅是共晶工艺的一种优选方式，并不局限于此，所述共晶工艺的具体过程还可采用本领域技术人员所能想到的其它可替代方案。
在步骤S22中，将至少一电子元件贴装在所述绝缘层上以使所述电子元件与所述引线键合部电气连接。
请参阅图16，显示为本申请又一种制造半导体封装的方法在一实施例中的步骤S22的示意图，如图所示，在步骤S22中，将至少一电子元件21贴装在所述绝缘层20上以使所述电子元件21与所述引线键合部200电气连接。
在图16所示的实施例中，所述绝缘层20上贴装有一个电子元件21，所述电子元件21具有输入端210及输出端211，所述绝缘层20上的引线键合部200与电子元件21的输入端210及输出端211相对应，使得电子元件21贴装在绝缘层20上时其输入端210及输出端211电气连接于其各自所对应的引线键合部200上。但绝缘层上的电子元件的数量并不以此为限，在其他实施例中，所述电子元件也可贴装有多个。
在一种实施方式中，如图16所示，在所述封装框架22上仅帖装有绝缘层，但并不以此为限，所述封装框架22上也可同时贴装分立的主动元件(未予以图示)，所述将至少一电子元件21贴装在所述绝缘层20是利用导电胶水201将至少一电子元件21贴装在所述绝缘层20上。在该实施方式中，首先在所述绝缘层20的引线键合部200涂覆一层导电胶水201，然后将至少一电子元件21的输入端210及输出端211贴在其各自对应的引线键合部200上并融合固定，容易理解的是，于实际中，所述导电胶水是一种固化或干燥后具有一定导电性能的胶黏剂，它通常以基体树脂和导电填料(即导电粒子)为主要组成成分，通过基体树脂的粘接作用把导电粒子结合在一起，形成导电通路，实现被粘电子元件的电性连接。
在另一种实施方式中，所述将至少一电子元件贴装在所述绝缘层是通过SMT贴装工艺将所述至少一电子元件贴装在所述绝缘层上。具体地，首先将锡膏呈45度角用刮刀漏印到所述绝缘层的引线键合部上，然后采用贴片机将至少一电子元件的输入端及输出端准确贴装到与其各自对应的引线键合部上，接着采用回流焊接的方式将贴装在所述绝缘层上的电子元件焊接在所述绝缘层上与电子元件相对应的引线键合部上以实现电子元件与所述引线键合部电气连接，最后还需要对焊接后的电子元件进行AOI光学检测以确保焊接的质量，应理解的是，以上过程仅为SMT贴装工艺的一种优选方式，并不局限于此，所述SMT贴装工艺的具体过程还可为本领域技术人员所能想到的其它可替换方案。
需要说明的是，在一实施例中，所述电子元件为被动元件，所述被动元件包括电容(C)、电阻(R)、或电感(L)等，但并不以此为限，在其它实施例中，所述电子元件也可为主动元件，所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。在本实施例中，暂以所述电子元件为被动元件电容(C)为例进行说明。
在步骤S23中，通过键合引线将所述引线键合部与外接引脚电气连接。
请参阅图17，显示为本申请又一种制造半导体封装的方法在一实施例中的步骤S23的示意图，如图所示，在步骤S23中，通过键合引线24将所述引线键合部200与外接引脚25电气连接。
所述外接引脚用于外接到外部的电路板上以使得半导体器件能够完成对信号的处理和转移，而贴装于绝缘层上的电子元件需要通过键合引线与至少一个外接引脚电气连接，所述键合引线的一端通过打线的方式与贴装于绝缘层上的电子元件电气连接，另一端与至少一个外接引脚电气连接以实现电气元件与外接引脚的电气连接，需要说明的是，所述键合引线设置为超细的金属导线(具体可例如为金、锡、铜、铝)，所述打线是使用键合引线，利用热、压力、超声波能量使键合引线与引线键合部紧密焊合而实现电气连接和信息互通。
而由于电子元件通过SMT贴装工艺的贴装在所述绝缘层的上表面时，受贴装工艺的影响会出现电子元件表面不平整的现象，如此在对电子元件的输入端及输出端打线可能会由于受力不均匀导致打线失败或接触不良，同时由于电子元件的输入端及输出端的打线区域过小，也会出现打线困难造成打线失败或接触不良的现象，进而使得整个半导体器件为废品。
由上述步骤S20和步骤S22可知，本申请中在绝缘层20上包括至少两个引线键合部200，电子元件21与所述引线键合部200电气连接。至少两个引线键合部200为电子元件与外接引脚15的电气连接提供输入输出端口，避免后期直接对电子元件进行操作。如图17所示，本申请中将键合引线24的一端以打线的方式键合于所述引线键合部200，另一端与至少一个外接引脚25电气连接，从而实现电气元件21与外接引脚25的电气连接。如此，在引线键合部分优化打线的可靠性和效率，即，在平整的绝缘层的上表面的引线键合部打线替代直接在电子元件上打线，保证了打线部位的平整度，使得打线受力均匀，使得打线效果良好，提高产品的良率和可靠性，适用于半导体封装的批量制造。
请参阅图15和图18，图18显示为本申请又一种制造半导体封装的方法在另一实施例中的步骤S23的示意图，由上述步骤S221可知，在所述封装框架22内可同时封装电子元件21以及分立的主动元件23(呈如图15所示)。此时，所述通过键合引线将所述引线键合部与至少一个外接引脚电气连接的步骤包括通过键合引线24将所述引线键合部200与所述外接引脚25和与所述主动元件23电气连接(呈如图18所示)、或者通过键合引线将所述引线键合部与所述外接引脚电气连接(未予以图示)、或者通过键合引线将所述引线键合部与所述主动元件电气连接(未予以图示)。
在步骤S24中，对位于所述封装框架上的绝缘层以及位于所述绝缘层上的电子元件进行封装处理以形成露出所述外接引脚的封装结构。
请参阅图19，显示为本申请又一种制造半导体封装的方法在一实施例中的步骤S24的示意图，如图所示，对位于所述封装框架22上的绝缘层20以及位于所述绝缘层20上的电子元件21进行封装处理以形成露出所述外接引脚25的封装结构。
如图19所示，所述对位于所述封装框架22上的绝缘层20以及位于所述绝缘层20上的电子元件21进行封装处理的步骤包括：利用半导体塑封材料26将对位于所述封装框架22上的绝缘层20以及位于所述绝缘层20上的电子元件21进行灌胶处理以形成露出所述外接引脚25的封装结构。
在一实施例中，所述半导体塑封材料可采用环氧塑封料，通过灌胶处理使得该环氧塑封料将位于封装框架上的所有器件进行覆盖而露出所述外接引脚，在不影响半导体器件与外部电路板进行电气连接和通信的同时保护封装框架上的所有器件，使得半导体器件不受外界环境的影响。但半导体塑封材料并不以此为限，所述半导体塑封材料还可例如为绝缘保护胶。
所述封装结构是对所述封装框架上的绝缘层以及位于所述绝缘层上的电子元件进行封装处理形成。所述封装结构与上述一种制造半导体封装方法中所述的封装结构相同，参照图9至图11，在一实施例中，所述封装结构采用晶体管外形封装(TO)，请参阅图9，如图所示，所述晶体管外形封装可设置为插入式，在连接外部电路时将其外部引脚穿过外部电路板并焊接在外部电路板上。但并不以此为限，鉴于插入式的晶体管外形封装工艺焊接成本高，散热性能较差，请参阅图10，如图所示，所述晶体管外形封装还可采用贴片式。在实施例中，所述为TO封装结构的半导体器件例如为：TO-220(全系列)，TO-252(全系列)，TO-262(全系列)，TO-263(全系列)，TO-277(全系列)，TO-126(全系列)等。
在另一实施例中，所述封装结构采用小外形封装(SOP)，所述小外形封装也为贴片式封装，请参阅图11，如图所示，其引脚从封装两侧引出呈海鸥翼状，在连接外部电路时将其贴在外部电路板相应的位置，采用SMT贴装工艺将其电气连接在外部电路板上。在实施例中，所述为SOP封装结构的半导体器件例如为：SOP 8，SOP 7等。
本申请还提出一种半导体封装结构，在实施例中，所述半导体封装结构的器件包括例如存储器芯片、射频芯片、CPU芯片、DPS芯片等IC芯片，也可以为功率半导体器件，比如MOS管、晶体管器件、晶闸管器件、场效应管、IGBT、双极型开关器件、功率模块等，在封装形式上，所述器件比如TO封装结构的功率器件，也可以为SOP封装结构的功率器件，或者DIP封装结构的功率器件，在某些具体的实施方式中，所述功率器件例如为：TO-220(全系列)，TO-252(全系列)，TO-262(全系列)，TO-263(全系列)，TO-277(全系列)，TO-126(全系列)，全系列SOP封装的功率器件，例如SOP 7、SOP 8等，以及全系列DIP封装的功率器件等。
所述半导体封装结构包括：封装体、封装框架、绝缘层、和电子元件，以下结合图20和图21对实施例中的半导体封装结构进行详细阐述。
请参阅图20显示为本申请半导体封装结构在一实施例中的结构示意图，如图所示，所述封装体36设置有多个外接引脚35，所述外接引脚35用于与外部电气连接。
所述封装体36用于对位于封装框架32上的所有器件进行覆盖而露出所述外接引脚35，所述外接引脚35用于与外部电路板进行电气连接以使得半导体器件能被电性连接于外部电路板上，从而完成对信号的处理和转移。在一实施例中，所述封装体为半导体塑封材料，所述半导体塑封材料可采用环氧塑封料，但并不以此为限，所述半导体塑封材料还可例如为绝缘保护胶。
如图20所示，所述封装框架32设置于所述封装体36上，包括封装于所述封装体36内的第一表面以及外露于所述封装体36的第二表面。
在一实施例中，所述封装框架32为金属框架或陶瓷框架，所述封装框架32设置为片状结构，其具有第一表面和与第一表面相对而设的第二表面，所述封装框架32的第一表面为器件的安装提供安装表面，所述封装体36对位于封装框架32上的所有器件进行覆盖时将封装框架32的第一表面封装于所述封装体36内，而封装体36的第二表面外露于所述封装体36使得当半导体器件被连接于外部电路板上时，所述封装框架32的第二表面贴合于外部电路板，从而使得该封装框架32起到散热的作用。
如图20所示，所述绝缘层30粘接在所述封装框架32的第一表面上，包括至少两个引线键合部300，所述引线键合部300通过键合引线34与所述外接引脚35电气连接。
所述绝缘层30设置为平板型结构，为电子元件的安装提供一个平整的安装表面，其主要起到了绝缘和隔热的作用。在一实施例中，所述绝缘层30包括FPC板材、PCB板材、或陶瓷板材，但并不以此为限，所述绝缘层30还可包括本领域技术人员所能想到的其他可替代方案，在实际应用中，可根据对半导体器件不同的要求对绝缘层30进行选择。其中，所述FPC板材是以聚酰亚胺或聚酯薄膜为基材制成的一种具有高可靠性和较高曲绕性的柔性电路板材，这种柔性电路板材散热性好，且体积小、重量轻，作为绝缘层使用能减小半导体器件的体积和重量，于实际应用中，为了增强半导体器件的功能，所述FPC板材上可布设有一个或多个功能电路；所述PCB板材时采用电子印刷术制作而成的刚性电路板材，这种刚性电路板材承载力强、耐高温且成本低，作为绝缘层使用能在一定程度上弥补柔性电路板材在承载力上的不足，且降低了半导体器件的制作成本，于实际应用中，为了增强半导体器件的功能，所述PCB板材上也可布设有一个或多个功能电路；所述陶瓷板材是以电子陶瓷为基础材料制作而成，其具有热导率高、化学稳定性和热稳定性优良等有机基板不具备的性能，其作为绝缘层使用能使得半导体器件的寿命长、高频损耗小。
在一实施例中，所述引线键合部300设置在所述绝缘层30的上表面，所述引线键合部300为电子元件的电气连接提供输入输出连接端口，在一实施例中，所述引线键合部300设置为金属焊盘(pad)。在图20所示的实施例中，所述引线键合部300设置为两个，但并不以此为限，所述引线键合部300还可设置为大于两个的多个。
鉴于绝缘层为电子元件的安装提供一个安装表面，为了使得电子元件能够与所述外接引脚实现电气连接，在一实施例中，通过键合引线34将所述引线键合部300与相应的外接引脚电气35连接，所述键合引线34设置为超细的金属导线(具体可例如为金、锡、铜、铝)。
在一实施例中，如图20所示，所述绝缘层30藉由粘贴工艺设置在所述封装框架32的第一表面。具体为，首先在所述封装框架32的第一表面上设置一层粘贴材料320，然后将绝缘层30贴在所述封装框架32的第一表面上设置有粘贴材料320的区域并融合固定，在本实施例中，所述粘贴材料320采用DAF膜，所述DAF膜由第一胶面、第二胶面和位于第一胶面和第二胶面中间的高导热树脂层，所述第一胶面与绝缘层30的第二表面粘接，所述第二胶面与所述封装框架32的第一表面粘接，从而实现DAF膜对绝缘层30和封装框架32的粘接，不存在因胶液溢出而产生绝缘厚度的安全间距过小或厚度不固定的问题，保证了绝缘层30表面的平整度。但并不以此为限，在其它实施方式中，所述粘贴材料还可例如为导电胶水、绝缘胶水或焊料(所述焊料例如为锡膏等)。
在另一实施例中，所述绝缘层藉由共晶工艺设置在所述封装框架的第一表面。具体地，首先在所述封装框架的第一表面沉积第一金属层同时在所述绝缘层的第二表面沉积第二金属层，其中，所述第一金属层为Sn、Bi、Cd、Pb、Se等低熔点金属，所述第二金属层可设置为单层或多层结构，例如，所述第二金属层为仅包含一层AuAs混合层的单层结构，所述第二金属层也可采用自绝缘层的第二表面向外依次为AuAs、Au的双层结构，所述第二金属层还可采用自绝缘层的第二表面向外依次为Cr、Ni、Sn的三层结构，所述第二金属层还可采用自绝缘层的第二表面向外依次为Cr、Ag、AgSn、SnAl的四层结构，但并不以此为限，所述沉积的方法可以是蒸镀、溅射、电镀、或化学镀；然后在一定的温度和压力下，使绝缘层的第二表面沉积的第二金属层和所述封装框架的第一表面沉积的第一金属层发生共晶反应，形成共晶层，进而使得绝缘层与所述封装框架结合在一起，应理解的是，以上过程仅为共晶工艺的一种优选方式，并不局限于此，所述共晶工艺的具体过程还可为本领域技术人员所能想到的其它可替换方案。
请参阅图20，所述电子元件31贴装在所述绝缘层20上，其输入端310及输出端311分别通过导电介质301与所述绝缘层30的引线键合部300电气连接。
在一实施例中，所述电子元件为被动元件，所述被动元件包括电容(C)、电阻(R)、或电感(L)等，但并不以此为限，在其它实施例中，所述电子元件为主动元件，所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。在本实施例中，暂以所述电子元件为被动元件电容(C)为例进行说明。
在一实施例中，所述导电介质为导电胶水，所述电子元件的输入端以及输出端藉由导电胶水粘接在所述绝缘层的引线键合部上。首先在所述绝缘层的引线键合部涂覆一层导电胶水，然后将电子元件的输入端以及输出端贴在其对应的引线键合部上并融合固定。
在另一实施例中，所述导电介质为锡膏，所述电子元件是通过SMT贴装工艺焊接在所述绝缘层上。具体地，首先将锡膏呈45度角用刮刀漏印到所述绝缘层的引线键合部上，然后采用贴片机将电子元件的输入端和输出端准确贴装到与其对应的引线键合部上，接着采用回流焊接的方式将贴装在所述绝缘层上的电子元件焊接在所述绝缘层上与电子元件相对应的引线键合部上以实现电子元件与所述引线键合部电气连接，最后还需要对焊接后的电子元件进行AOI光学检测以确保焊接的质量，应理解的是，以上过程仅为SMT贴装工艺的一种优选方式，并不局限于此，所述SMT贴装工艺的具体过程还可为本领域技术人员所能想到的其它可替换方案。
需要说明的是，为了提高器件的功率要求和效率值，所述半导体器件的封装结构内可同时封装电子元件以及分立的主动元件，所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。
请参阅图21，显示为本申请半导体封装结构在又一实施例中的结构示意图，如图所示，所述封装框架32的第一表面包括封装于所述封装体36的第一器件区及与所述第一器件区空间隔离的第二器件区，所述电子元件31设置在所述第一器件区，所述第二器件区上设置有主动元件33。
在一实施例中，所述电子元件31设置在封装框架32的第一器件区，所述电子元件31与封装框架32的第一器件区的结合方式如前实施例中电子元件31与封装框架32结合的方式相同，在此不做赘述。
在一实施例中，所述主动元件33藉由粘贴工艺设置在所述封装框架32的第一表面的第二器件区。首先在所述封装框架32的第二器件区设置一层粘贴材料320，然后将主动元件33贴在所述封装框架32的第二器件区并融合固定，在本实施例中，所述粘贴材料320采用DAF膜，所述DAF膜由第一胶面、第二胶面和位于第一胶面和第二胶面中间的高导热树脂层，所述第一胶面与主动元件33的背面粘接，所述第二胶面与所述封装框架32的第二器件区粘接，从而实现DAF膜对主动元件33和封装框架32的第二器件区的粘接，不存在因胶液溢出而产生绝缘厚度的安全间距过小或厚度不固定的问题，保证了主动元件33表面的平整度。但并不以此为限，在其它实施方式中，所述粘贴材料还可例如为绝缘胶水。
在另一实施例中，所述主动元件藉由共晶工艺设置在所述封装框架的第一表面的第二器件区。具体地，首先在所述封装框架的第二器件区沉积第一金属层同时在主动元件的底面沉积第二金属层，所述第一金属层和第二金属层的结构如前实施例所述，所述沉积的方法可以是蒸镀、溅射、电镀、或化学镀；然后在一定的温度和压力下，使主动元件的底面沉积的第二金属层和所述封装框架的第二器件区沉积的第一金属层发生共晶反应，形成共晶层，进而使得主动元件与所述封装框架结合在一起，应理解的是，以上过程仅为共晶工艺的一种优选方式，并不局限于此，所述共晶工艺的具体过程还可为本领域技术人员所能想到的其它可替换方案。
为了保证主动元件能够与外部电路板实现电气连接，在一实施例中，所述主动元件通过键合引线与所述外接引脚电气连接，具体为通过键合引线将所述主动元件的输入端及输出端与相应的外接引脚电性连接(未予以图示)；在另一实施例中，所述主动元件通过键合引线与所述引线键合部电气连接，具体地，在上述实施例中可知，所述引线键合部是通过键合引线与所述外接引脚电气连接的，故而可通过键合引线将所述主动元件的输入端和输出端与相应的引线键合部相连，从而实现与外部电路板的电气连接(未予以图示)；但并不以此为限，所述主动元件33还可同时与所述外接引脚35和所述引线键合部300相连，具体为通过键合引线将所述主动元件33的输入端与相应的外接引脚35电性连接，其输出端与相应的引线键合部300相连，或者通过键合引线34将所述主动元件33的输入端与相应的引线键合部300电性相连，其输出端与相应的外接引脚35电性相连(呈如图21所示)。
由上述可知，所述封装体、所述封装框架、所述绝缘层、和所述电子元件经封装处理形成本申请的半导体封装结构，所述封装结构整体可为晶体管外形封装(TO)，所述晶体管外形封装可设置为插入式，在连接外部电路时将其外部引脚穿过外部电路板并焊接在外部电路板上。但并不以此为限，鉴于插入式的晶体管外形封装工艺焊接成本高，散热性能较差，所述晶体管外形封装还可采用贴片式。在实施例中，所述为TO封装结构的半导体器件例如为：TO-220(全系列)，TO-252(全系列)，TO-262(全系列)，TO-263(全系列)，TO-277(全系列)，TO-126(全系列)等。
本申请半导体封装结构的整体还可采用小外形封装，所述小外形封装也为贴片式封装，其引脚从封装两侧引出呈海鸥翼状，在连接外部电路时将其贴在外部电路板相应的位置，采用SMT贴装工艺将其电气连接在外部电路板上。在实施例中，所述为SOP封装结构的半导体器件例如为：SOP 8，SOP 7等。
本申请的制造半导体封装方法及其封装结构，在现有封装形式基础上实现多目标封装，并且在引线键合部分优化打线的可靠性和效率，使得打线效果良好，提高产品的良率和可靠性，适用于半导体封装的批量制造。
上述实施例仅例示性说明本申请的原理及其功效，而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本申请所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本申请的权利要求所涵盖。

Claims (11)

1.一种半导体封装结构，其特征在于，包括：
封装体，设置有多个外接引脚用于与外部电气连接；
封装框架，设置于所述封装体上，包括封装于所述封装体内的第一表面以及外露于所述封装体的第二表面；
绝缘层，粘接在所述封装框架的第一表面上，包括至少两个引线键合部，所述引线键合部通过键合引线与所述外接引脚电气连接；
电子元件，贴装在所述绝缘层上，其输入端及输出端分别通过导电介质与所述绝缘层的引线键合部电气连接。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述封装体为半导体塑封材料。
3.根据权利要求1所述的半导体封装结构，其特征在于，所述封装框架为金属框架或陶瓷框架。
4.根据权利要求1所述的半导体封装结构，其特征在于，所述绝缘层包括FPC板材、PCB板材、或陶瓷板材。
5.根据权利要求4所述的半导体封装结构，其特征在于，所述FPC板材或PCB板材上布设有一个或多个功能电路。
6.根据权利要求1、4或5所述的半导体封装结构，其特征在于，所述引线键合部为金属焊盘。
7.根据权利要求1所述的半导体封装结构，其特征在于，所述绝缘层藉由粘贴工艺或共晶工艺设置在所述封装框架的第一表面，其中，所述粘贴工艺的粘贴材料包括导电胶水、绝缘胶水、焊料、或DAF膜。
8.根据权利要求1所述的半导体封装结构，其特征在于，所述电子元件藉由导电胶水粘接在所述绝缘层上或者通过SMT贴装工艺焊接在所述绝缘层上。
9.根据权利要求1所述的半导体封装结构，其特征在于，所述电子元件为被动元件或主动元件，其中，所述被动元件包括电容、电阻、或电感，所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。
10.根据权利要求1所述的半导体封装结构，其特征在于，所述封装框架的第一表面包括封装于所述封装体的第一器件区及与所述第一器件区空间隔离的第二器件区，所述电子元件设置在所述第一器件区，所述第二器件区上设置有主动元件，所述主动元件通过键合引线与所述外接引脚和/或所述引线键合部电气连接，所述主动元件包括存储器芯片、射频芯片、CPU芯片、DPS芯片、MOS管、BJT管、IGBT、三极管、或二极管。
11.根据权利要求10所述的半导体封装结构，其特征在于，所述主动元件藉由粘贴工艺或共晶工艺设置在所述封装框架的第一表面，其中，所述粘贴工艺的粘贴材料包括绝缘胶水或DAF膜。
CN201920866926.7U 2019-06-06 2019-06-06 半导体封装结构 Withdrawn - After Issue CN209896028U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201920866926.7U CN209896028U (zh) 2019-06-06 2019-06-06 半导体封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201920866926.7U CN209896028U (zh) 2019-06-06 2019-06-06 半导体封装结构

Publications (1)

Publication Number Publication Date
CN209896028U true CN209896028U (zh) 2020-01-03

Family

ID=69001558

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201920866926.7U Withdrawn - After Issue CN209896028U (zh) 2019-06-06 2019-06-06 半导体封装结构

Country Status (1)

Country Link
CN (1) CN209896028U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265307A (zh) * 2019-06-06 2019-09-20 深圳市芯茂微电子有限公司上海携英微电子分公司 制造半导体封装方法及其封装结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265307A (zh) * 2019-06-06 2019-09-20 深圳市芯茂微电子有限公司上海携英微电子分公司 制造半导体封装方法及其封装结构
CN110265307B (zh) * 2019-06-06 2024-03-29 湖南省矽茂半导体有限责任公司 制造半导体封装方法及其封装结构

Similar Documents

Publication Publication Date Title
US11605609B2 (en) Ultra-thin embedded semiconductor device package and method of manufacturing thereof
US9130065B2 (en) Power module having stacked flip-chip and method for fabricating the power module
US6344683B1 (en) Stacked semiconductor package with flexible tape
US5843808A (en) Structure and method for automated assembly of a tab grid array package
US6753616B2 (en) Flip chip semiconductor device in a molded chip scale package
US6389689B2 (en) Method of fabricating semiconductor package
US20090127691A1 (en) Semiconductor Power Module Packages with Simplified Structure and Methods of Fabricating the Same
JPS6142431B2 (zh)
US20090243079A1 (en) Semiconductor device package
US8786064B2 (en) Semiconductor package and method for manufacturing the same and semiconductor package module having the same
US6242283B1 (en) Wafer level packaging process of semiconductor
US9472528B2 (en) Integrated electronic package and method of fabrication
US20120292778A1 (en) Embedded semiconductor power modules and packages
CN115547852B (zh) 一种高功率芯片的半成品结构、器件及其封装工艺
US8097944B2 (en) Semiconductor device
JP2000082722A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
CN110265307B (zh) 制造半导体封装方法及其封装结构
CN209896028U (zh) 半导体封装结构
KR20140045461A (ko) 집적회로 패키지
US6424541B1 (en) Electronic device attachment methods and apparatus for forming an assembly
CN215266272U (zh) 基于铜箔载板的高散热板级扇出封装结构
CN218039190U (zh) 一种双面封装产品
US6420210B2 (en) Semiconductor device and method for manufacturing the same
KR100237329B1 (ko) 칩 스케일 반도체 패키지의 구조 및 제조 방법
KR100609760B1 (ko) 회로패턴이 인쇄된 다층세라믹 접합 반도체장치 및 그제조방법

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210526

Address after: 421001 building 11, Yujing Nanyuan project, 58 Furong Road, high tech Zone, Hengyang City, Hunan Province

Patentee after: Hunan Simo Semiconductor Co.,Ltd.

Address before: 201100 room 7001, Ting tower, 555 Dongchuan Road, Minhang District, Shanghai.

Patentee before: SHANGHAI XIEYING MICRO-ELECTRONICS BRANCH, SHENZHEN CHIP HOPE MICRO-ELECTRONICS Co.,Ltd.

TR01 Transfer of patent right
AV01 Patent right actively abandoned

Granted publication date: 20200103

Effective date of abandoning: 20240329

AV01 Patent right actively abandoned

Granted publication date: 20200103

Effective date of abandoning: 20240329

AV01 Patent right actively abandoned
AV01 Patent right actively abandoned