CN116207067A - 大电流功率半导体器件的封装结构及其封装方法 - Google Patents

大电流功率半导体器件的封装结构及其封装方法 Download PDF

Info

Publication number
CN116207067A
CN116207067A CN202111443889.7A CN202111443889A CN116207067A CN 116207067 A CN116207067 A CN 116207067A CN 202111443889 A CN202111443889 A CN 202111443889A CN 116207067 A CN116207067 A CN 116207067A
Authority
CN
China
Prior art keywords
chip
electrode
lead frame
conductive film
base island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111443889.7A
Other languages
English (en)
Inventor
杨洋
邱松
姚建军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi China Resources Huajing Microelectronics Co Ltd
Original Assignee
Wuxi China Resources Huajing Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi China Resources Huajing Microelectronics Co Ltd filed Critical Wuxi China Resources Huajing Microelectronics Co Ltd
Priority to CN202111443889.7A priority Critical patent/CN116207067A/zh
Priority to PCT/CN2022/133852 priority patent/WO2023098545A1/zh
Publication of CN116207067A publication Critical patent/CN116207067A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供了一种大电流功率半导体器件的封装结构及其封装方法，应用于半导体技术领域。具体的，在本发明提供的大电流功率半导体器件的封装结构中，通过使用引线框架作为封装工艺的基底，实现了大电流功率半导体器件的批量生产；并且由于在本发明提供的封装结构中，每个用于设置芯片的芯片基岛对应的引线架构外围设有多个电极凸块，以实现将芯片背面的漏极电性引出，而在芯片的源极和栅极的表面上形成有作为电极凸块的锡膏，以实现将每个芯片的源极和栅极电性引出，并与外接PCB板直接电连接，从而无需在芯片和PCB板之间再设置引线进行电连接，从而降低了封装结构的封装电阻和寄生电感。

Description

大电流功率半导体器件的封装结构及其封装方法
技术领域
本发明涉及半导体技术领域，特别涉及一种大电流功率半导体器件的封装结构及其封装方法。
背景技术
随着半导体行业的不断发展，人们对半导体的要求也越来越高，希望半导体的电性能越来越好，而制造成本可以越来越小。为了更好地满足市场的需求，芯片设计开发端不断对芯片的设计进行改进，同时，也对封装设计开发端提出了更高的要求，而MOSFET器件的小型化封装是目前封装的发展方向。尤其是对于一些大电流的应用环境，其要求器件产品的导通电阻低，散热要求高，电感小。
目前，现有的MOSFET器件的小型化封装工艺是一种小型金属倒装封装，图1为现有的MOSFET器件的小型化封装结构的结构示意图。如图1所述，现有技术中的MOSFET器件的小型化封装工艺过程为：用金属框架作为基座，然后，将芯片通过导电胶等固化温度较低的材料倒装在该金属框架上实现对芯片的装片，之后，在通过引线键合工艺将倒装后的芯片的正面通过引线键合中的导线将芯片的焊盘引出与PCB板上的其他电路或内部引脚电连接。
然而，由于现有技术中的小型化封装工艺中需要用导电胶等固化温度较低、粘接强度不高的材料对芯片和金属框架进行封片，因此，在芯片封片后固化时需要真空环境，这对设备要求较高，且其芯片周围没有任何保护(现有技术中的小型化封装工艺中没有塑封工艺)，芯片的五面全部裸露在环境中，并且，现有的小型化封装工艺中的引线键合工艺还会导致封装电阻和寄生电感高的问题，因此，现有的MOSFET器件的小型化封装工艺无法适用于高可靠性应用环境下。
发明内容
本发明的目的在于提供一种大电流功率半导体器件的封装结构及其封装方法，以在适用于高可靠性应用环境的情况下，降低封装电阻和寄生电感。
第一方面，为了实现上述目的以及其他相关目的，本发明提供一种大电流功率半导体器件的封装结构，包括：
引线框架，所述引线架构具有多个芯片基岛和位于每个芯片基岛对应的引线架构外围的多个电极凸块；
多个芯片，每个所述芯片的正面均设置有一源极和一栅极，背面设置有一漏极，所述多个芯片与所述多个芯片基岛一一对应设置，并使所述每个芯片背面的漏极均贴装于所对应的芯片基岛；
导电薄膜，部分所述导电薄膜设置在每个芯片的漏极与其所对应的芯片基岛之间，以使所述每个芯片的漏极电连接于所对应的芯片基岛对应的引线架构外围的多个电极凸块，而另一部分所述导电薄膜设置在每个芯片的源极和栅极与外接的PCB板之间，以使所述每个芯片的源极和栅极直接电连接于所述PCB板；
塑封材料层，每个所述芯片基岛以及粘贴在其内的芯片和导电薄膜之间的空隙均设有所述塑封材料层，以掩埋每个芯片基岛中芯片未被所述导电薄膜所覆盖的表面。
进一步的，所述导电薄膜的材料可以包括锡膏。
进一步的，所述芯片可以包括功率MOSFET芯片。
进一步的，所述塑封材料层的材料可以包括聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
进一步的，每个所述芯片基岛可以呈板状，并与所述芯片层叠布置，在每个所述芯片基岛的长度方向上的两侧向外延伸分别形成有一翼型连接部，且每个所述翼型连接部在所述芯片基岛的长度方向上向外延伸形成有至少两个相互间隔分布的第一电极凸块，所述第一电极凸块与呈板状的芯片基岛不共面。
进一步的，在每个所述芯片基岛的宽度方向上的两侧向外延伸可以分别形成有至少两个相互间隔分布的且与呈板状的芯片基岛共面的第二电极凸块。
进一步的，所述引线架构的材料可以为金属。
第二方面，基于相同的发明构思，本发明还提供了一种封装方法，包括以下步骤：
提供如上所述的大电流功率半导体器件的封装结构中的引线框架，所述引线架构具有多个芯片基岛和位于每个芯片基岛对应的引线架构外围的多个电极凸块；
提供多个芯片，每个所述芯片的正面均设置有一源极和一栅极，背面设置有一漏极；
将每个所述芯片分别键合在所述引线框架中的一芯片基岛上，以使设置在所述芯片背面的漏极电连接于所对应的芯片基岛对应的引线架构外围的多个电极凸块，并暴露出每一所述芯片的正面；
在每一所述芯片的正面上的源极和栅极的表面上形成导电薄膜，并将所述导电薄膜作为每个芯片的源极和栅极直接电连接于外接PCB板的电极凸块；
形成塑封材料层，以掩埋每个芯片基岛中芯片未被导电薄膜所覆盖的表面。
进一步的，将每个所述芯片分别键合在所述引线框架中的一芯片基岛上的步骤，可以包括：
在每个所述芯片基岛的表面上形成导电薄膜，并将所述芯片的背面键合在所述导电薄膜的上表面，所述导电薄膜的上下表面均具有粘性；
将粘贴有导电薄膜的所述芯片粘贴在引线框架上的一芯片基岛上，以使设置在所述芯片背面的漏极通过该导电薄膜电连接于所对应的芯片基岛对应的引线架构外围的多个第一电极凸块。
进一步的，在每一所述芯片的正面上的源极和栅极的表面上形成导电薄膜，以作为外接PCB板的电极凸块的工艺包括开钢网刷膜层工艺和回流焊接工艺。
进一步的，所述导电薄膜的材料可以包括锡膏，所述塑封材料层的材料可以包括聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
进一步的，本发明提供的封装方法还可以包括如下步骤：
研磨覆盖所述芯片正面上的所述塑封材料层，直至暴露出所述芯片正面上形成在芯片的源极和栅极表面上的所述电极凸块，以及每个芯片基岛对应的引线架构外围的多个电极凸块。
与现有技术相比，本发明的技术方案具有以下有益效果：
在本发明提供的大电流功率半导体器件的封装结构中，通过使用引线框架作为封装工艺的基底，实现了大电流功率半导体器件的批量生产；并且由于在本发明提供的封装结构中，每个用于设置芯片的芯片基岛对应的引线架构外围设有多个电极凸块，以实现将芯片背面的漏极电性引出，而在芯片的源极和栅极的表面上形成有作为电极凸块的锡膏，以实现将每个芯片的源极和栅极电性引出，并与外接PCB板直接电连接，从而无需在芯片和PCB板之间再设置引线进行电连接，从而降低了封装结构的封装电阻和寄生电感。
进一步的，由于在本发明提供的封装结构中，利用材料为环氧树脂的导电薄膜将装片后的每个芯片进行塑封固化，从而是每个芯片基岛上粘贴的芯片的六个表面均受到保护，进而满足了高可靠性应用环境的设计要求。
附图说明
图1是现有技术中提供的一种MOSFET器件的小型化封装结构的结构示意图；
图2为本发明一实施例中提供的引线架构的俯视图；
图3为图2中提供的引线架构中的一个芯片基岛及其外围设置的电极凸块的侧视图；
图4为本发明一实施例中提供的每个芯片封装后对应的封装结构的结构示意图；
图5是本发明一实施例中提供的一种大电流功率半导体器件的封装结构的封装方法的流程示意图；
图6a～图6e是本发明一实施例中提供的一种大电流功率半导体器件的封装结构在制造过程中的结构示意图；
其中，附图标记如下：
1-引线框架，2-芯片，31/32/33-导电薄膜(锡膏)，4/4’-塑封材料层，10-芯片基岛，11-电极凸块，11a-第一电极凸块，11b-第二电极凸块，5-电镀锡层。
具体实施方式
承如背景技术所述，目前，现有的MOSFET器件的小型化封装工艺是一种小型金属倒装封装，图1为现有的MOSFET器件的小型化封装结构的结构示意图。如图1所述，现有技术中的MOSFET器件的小型化封装工艺过程为：用金属框架作为基座，然后，将芯片通过导电胶等固化温度较低的材料倒装在该金属框架上实现对芯片的装片，之后，在通过引线键合工艺将倒装后的芯片的正面通过引线键合中的导线(未图示)将芯片的焊盘引出与PCB板上的其他电路或内部引脚电连接。
然而，由于现有技术中的小型化封装工艺中需要用导电胶等固化温度较低、粘接强度不高的材料对芯片和金属框架进行封片，因此，在芯片封片后固化时需要真空环境，这对设备要求较高，且其芯片周围没有任何保护(现有技术中的小型化封装工艺中没有塑封工艺)，芯片的五面全部裸露在环境中，并且，现有的小型化封装工艺中的引线键合工艺还会导致封装电阻和寄生电感高的问题，因此，现有的MOSFET器件的小型化封装工艺无法适用于高可靠性应用环境下。
为此，本发明提供了一种大电流功率半导体器件的封装结构及其封装方法，以在适用于高可靠性应用环境的情况下，降低封装电阻和寄生电感。
以下结合附图和具体实施例对本发明提出的大电流功率半导体器件的封装结构及其封装方法作进一步详细说明。根据下面说明书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
下面首先对本发明提供的大电流功率半导体器件的封装结构进行介绍。
请参考图2、图3和图4，其中，图2为本发明一实施例中提供的引线架构的俯视图，图3为图2中提供的引线架构中的一个芯片基岛及其外围设置的电极凸块的侧视图，图4为本发明一实施例中提供的每个芯片封装后对应的封装结构的结构示意图。
如图2所示，在本发明提供的封装结构中其可以包含一引线架构1作为粘贴多个芯片的基底，所述引线架构1的材料可以为金属，例如，金属金，金属铜等金属。而所述引线架构1可以同时对多个芯片进行分片，因此，其可以包括多个芯片基岛10和位于每个芯片基岛10对应的引线架构外围的多个电极凸块11。为此，在本发明提供的封装结构中，其还可以多个芯片，每个所述芯片的正面均设置有一源极和一栅极，背面设置有一漏极，所述多个芯片与所述多个芯片基岛10一一对应设置，并使所述每个芯片背面的漏极均贴装于所对应的芯片基岛10。
为了更清晰的了解本发明提供的引线架构中每个芯片基岛10和位于每个芯片基岛10对应的引线架构外围的多个电极凸块的位置关系，本发明提供了其侧视图，如图3所示，每个所述芯片基岛10呈板状，并与所述芯片层叠布置，在每个所述芯片基岛10的长度方向上的两侧向外延伸分别形成有一翼型连接部12，且每个所述翼型连接部12在所述芯片基岛10的长度方向上向外延伸形成有至少两个相互间隔分布的第一电极凸块11a，所述第一电极凸块11a与呈板状的芯片基岛10不共面。并且，在每个所述芯片基岛10的宽度方向上的两侧向外延伸分别形成有至少两个相互间隔分布的且与呈板状的芯片基岛10共面的第二电极凸块11b。
进一步的，为了清晰的展示每个芯片封装后对应的封装结构，本发明一实施例中还提供了每个芯片封装后对应的封装结构的结构示意图。如图4所示，芯片2的背面朝向所述芯片基岛10，且所述芯片2的背面与所述芯片基岛10之间设置有两面均具有粘黏性的导电薄膜31，以用于将位于芯片2背面的漏极电连接于所对应的芯片基岛10对应的引线架构外围的多个第一电极凸块11a；而在所述芯片2的正面的栅极的表面上形成有两面均具有粘黏性的导电薄膜32，以及在所述芯片2的正面的源极的表面上形成有两面均具有粘黏性的导电薄膜33，并将粘贴在所述芯片2的正面的源极和漏极表面上的导电薄膜32和33作为电极凸块，以使所述芯片2的源极和栅极直接电连接于外接的PCB板。
此外，如图4所示，所述封装结构还包括4，且所述塑封材料层4位于所述芯片基岛10以及粘贴在其内的芯片2和导电薄膜31、32和33之间的空隙内，以掩埋所述芯片基岛10中所述芯片2未被导电薄膜所覆盖的表面。
其中，所述导电薄膜31、32和33的材料可以为锡膏；所述芯片2可以为功率MOSFET芯片；所述塑封材料层4的材料包括聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。示例性的，本发明实施例中的塑封材料层的材料为环氧树脂。由此可见，本发明提供的大电流功率半导体器件的封装结构是由引线框架、锡膏(导电薄膜)、芯片、环氧树脂塑封材料层等多种材质组成。
可以理解的是，在本发明提供的大电流功率半导体器件的封装结构中，在每个所述芯片2的表面上还可以形成有钝化层(未图示)，以防止每个所述芯片2的正面和背面(表面)受到污染。
综上，根据附图2～4所示的本发明提供的封装结构可知，本发明提供的封装结构具体可以具有以下优点：
(1)、本发明提供的封装结构是对芯片进行倒装分片，以使外接PCB板根据位于芯片正面上的栅极和源极表面上的电极开窗刷焊接材料，实现产品倒扣回流焊接。
(2)、本发明提供的引线框架中的芯片基岛的长度方向上的两侧向外延伸分别形成有一翼型连接部，且每个所述翼型连接部在所述芯片基岛的长度方向上向外延伸形成有至少两个相互间隔分布的第一电极凸块，其可将每个芯片背面上的电极(漏极)导通至焊接面，由于是引线框架装片，可以进行大批量生产。
(3)、不同于传统封装，本发明提供的封装形式由于要露出了所述电极凸块，并且所述第一电极凸块和芯片的正面要在一个平面上，因此，在形成本发明提供的封装结构时需要先塑封，然后进行研磨，以保证了产品平整度和电极凸块露出。
(4)、由于本发明提供的引线框架的材料为金属，因此，其可以满足散热需求，有条件厂商也可加装散热片。由于有所述第一电极凸块支撑，本发明提供的封装结构也可以承受较大机械力。
(5)、本发明提供的封装结构中有塑封材料层，使得芯片的六面有塑封保护，可以满足高可靠性要求。
(6)、由于本发明是用刷锡膏制作芯片正面上连接其栅极和源极的电极凸块，所以芯片要在其开窗部分进行Ni/Au/Cu化镀或电镀pad以及合理的钝化layout，然后，利用锡膏融化后的成型作用，进行凸块制作，这种方法相比于现在芯片上制作凸块，然后进行装片，工艺上更简单，可以将芯片与框架粘接和凸块制作一起完成，也避免了装片时吸取凸块带来的问题。
(7)由于本发明提供的封装结构采用锡膏(导电薄膜)作为粘贴芯片与芯片基岛的材料，因此，避免了现有技术中利用导电胶等固化温度较低、粘接强度不高的材料造成的导电胶残留污染，以及固化时需要真空环境，对设备要求较高的问题。
(8)、本发明提供的封装结构是通过芯片正面上形成的材料为锡膏的电极凸块，直接将封片在引线架构上的芯片的正面倒装在PCB板上，其没有引线连接，与传统打线封装相比，导通电阻低。
基于如上所述的大电流功率半导体器件的封装结构，如图5所示，本发明还提供了一种封装方法，具体可以包括以下步骤：
步骤S100，提供如上本发明提供的大电流功率半导体器件的封装结构中的引线框架，所述引线架构具有多个芯片基岛10和位于每个芯片基岛对应的引线架构外围的多个电极凸块。
步骤S200，提供多个芯片，每个所述芯片的正面均设置有一源极和一栅极，背面设置有一漏极。
步骤S300，将每个所述芯片分别键合在所述引线框架中的一芯片基岛上，以使设置在所述芯片背面的漏极电连接于所对应的芯片基岛对应的引线架构1外围的多个电极凸块，并暴露出每一所述芯片的正面。
步骤S400，在每一所述芯片的正面上的源极和栅极的表面上形成导电薄膜，并将所述导电薄膜作为每个芯片的源极和栅极直接电连接于外接PCB板的电极凸块。
步骤S500，形成塑封材料层，以掩埋每个芯片基岛中芯片未被导电薄膜所覆盖的表面。
以下结合附图6a～6e和具体实施例对本发明提出的封装方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在步骤S100中，具体参考图6a所示，提供如上本发明提供的大电流功率半导体器件的封装结构中的引线框架1，其中，所述引线架构1具有多个芯片基岛10和位于每个芯片基岛10对应的引线架构外围的多个电极凸块11。
在步骤S200中，提供多个芯片2，每个所述芯片2的正面均设置有一源极和一栅极，背面设置有一漏极。
在步骤S300中，继续参考图6a所示，并结合图6c，将每个所述芯片2分别键合在所述引线框架1中的一芯片基岛10上，以使设置在所述芯片2背面的漏极电连接于所对应的芯片基岛10对应的引线架构1外围的多个电极凸块11，并暴露出每一所述芯片2的正面。具体的，本发明提供了一种将每个所述芯片2分别键合在所述引线框架1中的一芯片基岛10上的具体方式，可以包括如下步骤：
步骤S301，在每个所述芯片基的表面上形成导电薄膜，并将所述芯片2的背面键合在所述导电薄膜的上表面，所述导电薄膜的上下表面均具有粘性。
步骤S302，将粘贴有导电薄膜的所述芯片2粘贴在引线框架上的一芯片基岛10上，以使设置在所述芯片2背面的漏极通过该导电薄膜电连接于所对应的芯片基岛10对应的引线架构1外围的多个第一电极凸块11a。
在本实施例中，在步骤S100和步骤S200提供了所述引线框架和芯片之后，可以在所述引线框架的每个芯片基岛的用于粘贴芯片的位置处利用开钢网刷膜层工艺刷一层一定厚度的锡膏(导电薄膜)，然后，将芯片的背面粘贴在所述锡膏的表面上，从而利用所述芯片基岛的表面上刷的锡膏作为固定所述芯片的材料。
在步骤S400中，具体参考图6b所示，在每一所述芯片2的正面上的源极和栅极的表面上形成导电薄膜，并将所述导电薄膜作为每个芯片2的源极和栅极直接电连接于外接PCB板的电极凸块。
在本实施例中，在步骤S100和步骤S200提供了所述引线框架和芯片之后，可以在所述引线框架的每个芯片基岛的用于粘贴芯片的位置处利用开钢网刷膜层工艺刷一层一定厚度的锡膏(导电薄膜)，然后，将芯片的背面粘贴在所述锡膏的表面上，并在暴露出的所述芯片的正面再利用开钢网刷膜层工艺刷一层一定厚度的锡膏，之后，再利用回流焊接工艺将覆盖在所述芯片正面上的所述锡膏回流后形成如图4所述的粘贴在所述芯片正面上栅极和源极表面上的锡膏凸块32和33，并将该锡膏凸块32和33作为电连接该芯片正面与外接PCB板的电极凸块。
在步骤S500中，具体参考图6c所示，形成塑封材料层4，以掩埋每个芯片基岛10中芯片2未被导电薄膜所覆盖的表面。其中，所述塑封材料层4的材料为环氧树脂。
在本实施例中，将步骤S400形成的结构在模具内用环氧树脂封装，按照环氧树脂特性进行后固化。
进一步的，在本发明提供的所述封装方法中其还可以包括如下步骤：
步骤S600，具体参考图6d所示，研磨覆盖所述芯片正面上的所述塑封材料层4，直至暴露出所述芯片正面上形成在芯片的源极和栅极表面上的所述电极凸块32和33，以及每个芯片基岛对应的引线架构外围的多个电极凸块11。
步骤S700，具体参考6e所示，将整条框架进行电镀锡层5，以适用客户端焊接要求。之后，在将所述引线架构上的多个封装结构划片分割，以去除多余连筋。最后，在对每个封装结构进行产品FT测试后包装。
综上可见，在本发明提供的大电流功率半导体器件的封装结构中，通过使用引线框架作为封装工艺的基底，实现了大电流功率半导体器件的批量生产；并且由于在本发明提供的封装结构中，每个用于设置芯片的芯片基岛对应的引线架构外围设有多个电极凸块，以实现将芯片背面的漏极电性引出，而在芯片的源极和栅极的表面上形成有作为电极凸块的锡膏，以实现将每个芯片的源极和栅极电性引出，并与外接PCB板直接电连接，从而无需在芯片和PCB板之间再设置引线进行电连接，从而降低了封装结构的封装电阻和寄生电感。
进一步的，由于在本发明提供的封装结构中，利用材料为环氧树脂的导电薄膜将装片后的每个芯片进行塑封固化，从而是每个芯片基岛上粘贴的芯片的六个表面均受到保护，进而满足了高可靠性应用环境的设计要求。
此外，可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
而且还应该理解的是，本发明并不限于此处描述的特定的方法、化合物、材料、制造技术、用法和应用，它们可以变化。还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”、“一种”以及“该”包括复数基准，除非上下文明确表示相反意思。因此，例如，对“一个步骤”引述意味着对一个或多个步骤的引述，并且可能包括次级步骤。应该以最广义的含义来理解使用的所有连词。因此，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此处描述的结构将被理解为还引述该结构的功能等效物。可被解释为近似的语言应该被那样理解，除非上下文明确表示相反意思。

Claims (12)

1.一种大电流功率半导体器件的封装结构，其特征在于，包括：
引线框架，所述引线架构具有多个芯片基岛和位于每个芯片基岛对应的引线架构外围的多个电极凸块；
多个芯片，每个所述芯片的正面均设置有一源极和一栅极，背面设置有一漏极，所述多个芯片与所述多个芯片基岛一一对应设置，并使所述每个芯片背面的漏极均贴装于所对应的芯片基岛；
导电薄膜，部分所述导电薄膜设置在每个芯片的漏极与其所对应的芯片基岛之间，以使所述每个芯片的漏极电连接于所对应的芯片基岛对应的引线架构外围的多个电极凸块，而另一部分所述导电薄膜设置在每个芯片的源极和栅极与外接的PCB板之间，以使所述每个芯片的源极和栅极直接电连接于所述PCB板；
塑封材料层，每个所述芯片基岛以及粘贴在其内的芯片和导电薄膜之间的空隙均设有所述塑封材料层，以掩埋每个芯片基岛中芯片未被所述导电薄膜所覆盖的表面。
2.权利要求1所述的大电流功率半导体器件的封装结构，其特征在于，所述导电薄膜的材料包括锡膏。
3.如权利要求1所述的大电流功率半导体器件的封装结构，其特征在于，所述芯片包括功率MOSFET芯片。
4.如权利要求1所述的大电流功率半导体器件的封装结构，其特征在于，所述塑封材料层的材料包括聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
5.如权利要求1所述的大电流功率半导体器件的封装结构，其特征在于，
每个所述芯片基岛呈板状，并与所述芯片层叠布置，在每个所述芯片基岛的长度方向上的两侧向外延伸分别形成有一翼型连接部，且每个所述翼型连接部在所述芯片基岛的长度方向上向外延伸形成有至少两个相互间隔分布的第一电极凸块，所述第一电极凸块与呈板状的芯片基岛不共面。
6.如权利要求5所述的大电流功率半导体器件的封装结构，其特征在于，
在每个所述芯片基岛的宽度方向上的两侧向外延伸分别形成有至少两个相互间隔分布的且与呈板状的芯片基岛共面的第二电极凸块。
7.如权利要求6所述的大电流功率半导体器件的封装结构，其特征在于，所述引线架构的材料为金属。
8.一种用于权利要求1～7中任一项所述的封装结构的封装方法，其特征在于，包括以下步骤：
提供权利要求1～7中任一项所述的大电流功率半导体器件的封装结构中的引线框架，所述引线架构具有多个芯片基岛和位于每个芯片基岛对应的引线架构外围的多个电极凸块；
提供多个芯片，每个所述芯片的正面均设置有一源极和一栅极，背面设置有一漏极；
将每个所述芯片分别键合在所述引线框架中的一芯片基岛上，以使设置在所述芯片背面的漏极电连接于所对应的芯片基岛对应的引线架构外围的多个电极凸块，并暴露出每一所述芯片的正面；
在每一所述芯片的正面上的源极和栅极的表面上形成导电薄膜，并将所述导电薄膜作为每个芯片的源极和栅极直接电连接于外接PCB板的电极凸块；
形成塑封材料层，以掩埋每个芯片基岛中芯片未被导电薄膜所覆盖的表面。
9.如权利要求8所述的封装方法，其特征在于，将每个所述芯片分别键合在所述引线框架中的一芯片基岛上的步骤，包括：
在每个所述芯片基岛的表面上形成导电薄膜，并将所述芯片的背面键合在所述导电薄膜的上表面，所述导电薄膜的上下表面均具有粘性；
将粘贴有导电薄膜的所述芯片粘贴在引线框架上的一芯片基岛上，以使设置在所述芯片背面的漏极通过该导电薄膜电连接于所对应的芯片基岛对应的引线架构外围的多个第一电极凸块。
10.如权利要求8所述的封装方法，其特征在于，在每一所述芯片的正面上的源极和栅极的表面上形成导电薄膜，以作为外接PCB板的电极凸块的工艺包括开钢网刷膜层工艺和回流焊接工艺。
11.如权利要求10所述的封装方法，其特征在于，所述导电薄膜的材料包括锡膏，所述塑封材料层的材料包括聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
12.如权利要求8所述的封装方法，其特征在于，所述封装方法还包括：
研磨覆盖所述芯片正面上的所述塑封材料层，直至暴露出所述芯片正面上形成在芯片的源极和栅极表面上的所述电极凸块，以及每个芯片基岛对应的引线架构外围的多个电极凸块。
CN202111443889.7A 2021-11-30 2021-11-30 大电流功率半导体器件的封装结构及其封装方法 Pending CN116207067A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111443889.7A CN116207067A (zh) 2021-11-30 2021-11-30 大电流功率半导体器件的封装结构及其封装方法
PCT/CN2022/133852 WO2023098545A1 (zh) 2021-11-30 2022-11-24 大电流功率半导体器件的封装结构及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111443889.7A CN116207067A (zh) 2021-11-30 2021-11-30 大电流功率半导体器件的封装结构及其封装方法

Publications (1)

Publication Number Publication Date
CN116207067A true CN116207067A (zh) 2023-06-02

Family

ID=86506422

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111443889.7A Pending CN116207067A (zh) 2021-11-30 2021-11-30 大电流功率半导体器件的封装结构及其封装方法

Country Status (2)

Country Link
CN (1) CN116207067A (zh)
WO (1) WO2023098545A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116544197A (zh) * 2023-07-05 2023-08-04 华羿微电子股份有限公司 功率器件封装结构及封装方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117438394B (zh) * 2023-12-21 2024-04-16 润新微电子(大连)有限公司 GaN HEMT级联型器件多层叠封结构及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060145319A1 (en) * 2004-12-31 2006-07-06 Ming Sun Flip chip contact (FCC) power package
US7605451B2 (en) * 2006-06-27 2009-10-20 Hvvi Semiconductors, Inc RF power transistor having an encapsulated chip package
CN101995707B (zh) * 2010-08-30 2013-01-09 昆山龙腾光电有限公司 边缘场开关型液晶显示面板、其制造方法及液晶显示器
CN102201449B (zh) * 2011-05-27 2013-01-09 电子科技大学 一种功率mos器件低热阻封装结构
US9437528B1 (en) * 2015-09-22 2016-09-06 Alpha And Omega Semiconductor (Cayman) Ltd. Dual-side exposed semiconductor package with ultra-thin die and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116544197A (zh) * 2023-07-05 2023-08-04 华羿微电子股份有限公司 功率器件封装结构及封装方法

Also Published As

Publication number Publication date
WO2023098545A1 (zh) 2023-06-08

Similar Documents

Publication Publication Date Title
US5843808A (en) Structure and method for automated assembly of a tab grid array package
US6388340B2 (en) Compliant semiconductor chip package with fan-out leads and method of making same
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
EP0865082A1 (en) Semiconductor device, process for producing the same, and packaged substrate
JP6509885B2 (ja) 半導体チップの端子を有するｄｃ−ｄｃコンバータ
US20030178719A1 (en) Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
KR0154858B1 (ko) 반도체 장치
JP4651359B2 (ja) 半導体装置およびその製造方法
US20100052149A1 (en) Semiconductor device and method of manufacturing the same
CN102420217A (zh) 多芯片半导体封装体及其组装
WO2011121756A1 (ja) 半導体装置およびその製造方法
US20090261462A1 (en) Semiconductor package with stacked die assembly
CN105826209B (zh) 一种封装结构及其制造方法
JP2002252303A (ja) 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法
JP2003249607A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR20170086828A (ko) 메탈범프를 이용한 클립 본딩 반도체 칩 패키지
WO2023098545A1 (zh) 大电流功率半导体器件的封装结构及其封装方法
KR20090052688A (ko) 전력 소자 패키지 및 그 제조 방법
CN217035634U (zh) 芯片封装结构及芯片结构
US8217517B2 (en) Semiconductor device provided with wire that electrically connects printed wiring board and semiconductor chip each other
TW200423342A (en) Chip package structure and process for fabricating the same
CN213635958U (zh) 复合封装结构及复合封装结构模块
US8076763B2 (en) Electrical shielding in stacked dies by using conductive die attach adhesive
CN112670252A (zh) 具有分离的衬底区段的封装体
TWI283048B (en) New package system for discrete devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination