CN115376909A - 刻蚀方法和碳化硅电子器件 - Google Patents

刻蚀方法和碳化硅电子器件 Download PDF

Info

Publication number
CN115376909A
CN115376909A CN202211042269.7A CN202211042269A CN115376909A CN 115376909 A CN115376909 A CN 115376909A CN 202211042269 A CN202211042269 A CN 202211042269A CN 115376909 A CN115376909 A CN 115376909A
Authority
CN
China
Prior art keywords
stage
etching
containing gas
deposition
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211042269.7A
Other languages
English (en)
Inventor
谭晓宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Naura Microelectronics Equipment Co Ltd
Original Assignee
Beijing Naura Microelectronics Equipment Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Naura Microelectronics Equipment Co Ltd filed Critical Beijing Naura Microelectronics Equipment Co Ltd
Priority to CN202211042269.7A priority Critical patent/CN115376909A/zh
Publication of CN115376909A publication Critical patent/CN115376909A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本申请涉及刻蚀方法和碳化硅电子器件。该方法包括交替进行的刻蚀阶段和沉积阶段，刻蚀阶段，向腔室内通入含氟气体和含氧气体，并提供激励电源和偏压电源，对碳化硅基板进行刻蚀；沉积阶段，向腔室内通入含氧气体，不通入含氟气体，并提供激励电源和偏压电源，在碳化硅基板上沉积氧硅化合物形成保护膜。根据本申请，可得到侧壁垂直、底部圆滑的碳化硅沟槽。

Description

刻蚀方法和碳化硅电子器件
技术领域
本申请涉及半导体技术领域，特别涉及一种刻蚀方法和一种碳化硅电子器件。
背景技术
SiC(碳化硅)材料作为第三代宽禁带半导体材料，具有禁带宽度大、热导率高、击穿电场强度大、饱和电子漂移速度大和能承受极端环境变化等一系列优点，目前被广泛应用于电子器件的制备中。场效应晶体管是一种典型的电子器件，其可以实现信号放大、开关等作用，并避免打火，被广泛应用于微波通信、电力电网等领域。栅极是场效应晶体管中的重要组成部分，相比于传统的平面栅极结构，沟槽栅拥有对沟道更强的调控能力。因此，如何在碳化硅材料中获得沟槽结构是目前制备碳化硅场效应晶体管的关键工艺阶段。然而，SiC材料的化学性质十分稳定，常温下的湿法化学腐蚀无法实现SiC的刻蚀，因此常采用的SiC刻蚀方法为等离子体干法刻蚀。但是在各种刻蚀方法中，普遍出现的微沟槽极易产生电场集中效应，对器件性能造成不利影响。在碳化硅刻蚀中得到底部圆滑的沟槽结构能显著改善电场集中效应，是制备碳化硅电子器件的一个重要的挑战。
还有一些相关技术中，采用Cl2等具有毒性的气体作为特殊气体以得到底部圆滑的碳化硅微槽结构，Cl2导致工艺安全性降低、对环境造成一定污染。
发明内容
本申请的目的是提供一种无需提供特殊气体、成本低、无污染的实现底部圆滑的碳化硅沟槽的刻蚀方法及采用该刻蚀方法得到的电子器件。
根据本申请的一个方面，提供了一种刻蚀方法，所述方法用于刻蚀置于腔室中的碳化硅基板，所述碳化硅基板上定义有沟槽结构，所述方法包括交替进行的刻蚀阶段和沉积阶段：
刻蚀阶段，向所述腔室内通入含氟气体和含氧气体，并提供激励电源和偏压电源，对所述碳化硅基板进行刻蚀；
沉积阶段，向所述腔室内通入含氧气体，不通入含氟气体，并提供激励电源和偏压电源，在所述碳化硅基板上沉积氧硅化合物形成保护膜。
在一些实施方式中，在所述刻蚀阶段中，向所述腔室内通入的所述含氟气体的流量与通入的所述含氧气体的流量的比值范围为0.1～10。
在一些实施方式中，所述方法还包括：
在相邻的所述刻蚀阶段和所述沉积阶段之间，还设置有抽空阶段，在所述抽空阶段，不通入气体，不提供激励电源和偏压电源，并抽空所述腔室内的气体。
在一些实施方式中，所述方法还包括：
在相邻的所述刻蚀阶段和所述沉积阶段之间，还设置有过渡阶段，在所述过渡阶段，向所述腔室内通入的所述含氟气体的流量为相邻的所述刻蚀阶段通入的所述含氟气体的流量与零流量之间的插值。
在一些实施方式中，所述方法还包括：
如果相邻的所述刻蚀阶段和所述沉积阶段的环境参数不同，则在相邻的所述刻蚀阶段和所述沉积阶段之间，还设置有缓冲阶段，所述缓冲阶段的所述环境参数为相邻的所述刻蚀阶段的所述环境参数与相邻的所述沉积阶段的所述环境参数之间的插值，所述环境参数为腔室压力、激励电源功率和偏压电源功率中的一者或多者。
在一些实施方式中，所述方法还包括：
在所述刻蚀阶段，还向所述腔室内通入辅助刻蚀气体，所述辅助刻蚀气体用以增强对沟槽的底部的轰击。
在一些实施方式中，在所述沉积阶段，还向所述腔室内通入辅助沉积气体，所述辅助沉积气体被电离后促使所述腔体内的含氧气体加快电离。
在一些实施方式中，在所述刻蚀阶段中通入的所述含氟气体的流量为10sccm～500sccm，在所述刻蚀阶段中通入的所述含氧气体的流量为5sccm～500sccm；
在所述沉积阶段中通入的所述含氧气体的流量为5sccm～50sccm。
在一些实施方式中，所述刻蚀阶段的工艺时间范围为0.2秒～8秒；
所述沉积阶段的工艺时间范围为0.2秒～8秒；
所述刻蚀阶段的激励电源功率为300W～3000W，所述刻蚀阶段的偏压电源的功率为100W～2000W；
所述沉积阶段的激励电源功率为300W～3000W，所述沉积阶段的偏压电源的功率为100W～2000W。
根据本申请的另一方面，还提供了一种碳化硅电子器件，包括碳化硅电子器件本体，所述碳化硅器件本体上具有采用如上所述的方法得到的具有圆滑底部的沟槽。
根据本申请的技术方案，在刻蚀阶段中通入含氟气体和含氧气体进行刻蚀，相比于只通入含氟气体，对Si和C的刻蚀速率更为平衡，易于形成圆滑底部，且刻蚀速度高；在沉积阶段，停止通入含氟气体，通入含氧气体，在沟槽侧壁形成保护膜，使得在下一个循环中，侧壁因为受到保护而避免侧蚀，而底部继续保持圆滑的形貌被进一步刻蚀。根据本申请，交替进行上述刻蚀阶段和沉积阶段，可得到侧壁垂直、底部圆滑的碳化硅沟槽，且无需额外提供特殊气体，安全、环保、成本低。
附图说明
通过结合附图对本申请示例性实施例进行更详细的描述，本申请的上述以及其它目的、特征和优势将变得更加明显，其中，在本申请示例性实施例中，相同的附图标记通常代表相同部件。
图1示出根据本申请一实施例的刻蚀方法的流程图。
图2示出一相关技术得到的碳化硅沟槽形貌示意图。
图3示出另一相关技术得到的碳化硅沟槽形貌示意图。
图4(a)、(b)和(c)示出根据本申请一示例性实施例的通气示意图。
图5示出根据本申请一示例性得到的碳化硅沟槽形貌示意图。
具体实施方式
下面将参照附图更详细地描述本申请。虽然附图中显示了本申请的优选实施例，然而应该理解，可以以各种形式实现本申请而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本申请更加透彻和完整，并且能够将本申请的范围完整地传达给本领域的技术人员。
本申请提出了一种刻蚀方法，用于刻蚀置于腔室中的碳化硅基板，所述碳化硅基板上定义有沟槽结构。所述方法包括如图1所示的交替进行的刻蚀阶段101和沉积阶段102，以在所述碳化硅基板上形成具有圆滑底部的沟槽。
在刻蚀阶段101，向所述腔室内通入含氟气体和含氧气体，并提供激励电源和偏压电源，对所述碳化硅基板进行刻蚀。
在等离子体刻蚀阶段101，包含两个子过程，分别是Si的刻蚀和C的刻蚀。以含氟气体为SF6、含氧气体为O2为例对此过程进行说明。在激励电源作用下，SF6解离出F离子及含F自由基，O2解离出O离子及含氧自由基。在偏压电源作用下，SF6解离出的F离子及含F自由基对碳化硅基板中的Si进行刻蚀，生成物为气态的SiFx(氟硅化合物)；F离子及含F自由基对碳化硅基板中的C进行刻蚀，生成物为气态的CFx(氟碳化合物)。在偏压电源作用下，O2解离出的O离子及自由基与Si反应，生成SiOx(氧硅化合物)，SiOx是一种沉积物，能起到阻碍刻蚀的作用；O离子及自由基与C反应生成的CO(一氧化碳)、CO2(二氧化碳)则为气态挥发物。SF6对Si的刻蚀速率显著大于对C的刻蚀速率，如果只通入SF6，会导致SiC的整体刻蚀速率下降，且容易在C富集处出现电荷聚集，进而导致底部次槽的形成，无法形成圆滑底部，而通入O2，可对Si、C的刻蚀速率进行平衡，提高刻蚀速率，并容易形成圆滑的底部。
在沉积阶段102，向所述腔室内通入含氧气体，不通入含氟气体，并提供激励电源和偏压电源，在所述碳化硅基板上沉积氧硅化合物形成保护膜。
在刻蚀阶段通入含氟气体和含氧气体对SiC基板进行刻蚀时，沟槽侧壁也会受到侧蚀，因此，在刻蚀阶段后转入沉积阶段，继续向腔室内通入含氧气体，并且停止向腔室内通入含氟气体，O2解离出的离子和自由基与腔室内残有的SiFx和Si等物质形成SiOx沉积在SiC表面。在下一个刻蚀阶段通入含氟气体和含氧气体进行刻蚀时，在偏压电源下离子入射较多的沟槽底部的保护膜会被很快去除而继续被蚀刻，而侧壁会在保护膜的保护下避免被刻蚀。
根据本申请，交替进行上述刻蚀阶段和沉积阶段，可得到侧壁垂直、底部圆滑的碳化硅沟槽，且无需额外提供特殊气体，安全、环保、成本低。
刻蚀阶段和沉积阶段循环交替进行的次数没有额外限制，可根据需要刻蚀的深度而确定。
发明人通过深入研究，发现在一些实施方式中，在上述刻蚀阶段，向腔室内通入含氟气体的流量与通入含氧气体的流量的比值范围为0.1～10为佳，进一步地，发现该范围为0.3～4更佳。
在这些实施方式中，在刻蚀阶段，上述比值范围在0.1～10范围内时，特别该比值范围在0.3～4的范围内时，Si和C的刻蚀速率较为平衡，刻蚀速率更快，且底部更容易形成圆角形貌。而当二者的刻蚀速率失衡时，SiC的刻蚀速率会明显下降，且容易出现尖锐的底角，甚至是次槽。若SF6/O2的比例偏低，则O2的保护作用较明显，沟槽的侧壁平滑，但底部容易出现次槽；若SF6/O2的比例偏高，沟槽的侧壁会因保护不足而被显著刻蚀。
如现有技术中，交替通入SF6和O2，即在上述刻蚀阶段只通入SF6而不通入O2，可认为SF6/O2的比值非常大，导致SiC刻蚀的底部无法形成圆滑的形貌，容易出现微沟槽或直角底角，如图2所示。当Si与C的移除速率相当且刻蚀速率较快时，在入射离子溅射的作用下，可形成圆滑底部。
如果去除本申请中的沉积阶段，一直通入含氟气体和含氧气体进行等离子体刻蚀，且当通入SF6的流量与通入O2的流量在10倍以内时，也可以形成圆滑的底部，但侧壁的侧蚀非常显著，如图3所示。为了避免侧壁侧蚀，本申请中增加了沉积阶段，采用含氟气体+含氧气体阶段(即刻蚀阶段)和含氧气体阶段(即刻蚀阶段)循环交替的方法，既得到了圆滑的底部，又避免了侧壁的侧蚀，以此获得期望的SiC沟槽刻蚀形貌。当O2不足时，C的刻蚀速率慢，会形成底部次槽。当O2过量时，Si的刻蚀速率会受到影响，Si容易与氧形成不易挥发的SiO，阻碍刻蚀，同样形成底部次槽。
在根据本申请的一些示例中，根据本申请得到的圆滑底部的曲率大于等于50nm，小于等于200nm，例如，圆滑底部的曲率可以在150nm左右。
在根据本申请的一些实施方式中，在所述刻蚀阶段中通入的所述含氟气体的流量为10sccm～500sccm，在所述刻蚀阶段中通入的所述含氧气体的流量为5sccm～500sccm。
在根据本申请的一些实施方式中，在所述沉积阶段中通入的所述含氧气体的流量为5sccm～50sccm。
在根据本申请的一些实施方式中，所述刻蚀阶段的工艺时间范围为0.2秒～8秒。
在根据本申请的一些实施方式中，所述沉积阶段的工艺时间范围为0.2秒～8秒。
在根据本申请的一些实施方式中，所述刻蚀阶段的激励电源功率为300W～3000W。
在根据本申请的一些实施方式中，所述刻蚀阶段的偏压电源的功率为100W～2000W。
在根据本申请的一些实施方式中，所述沉积阶段的激励电源功率为300W～3000W。
在根据本申请的一些实施方式中，所述沉积阶段的偏压电源的功率为100W～2000W。
在根据本申请的一些实施方式中，在所述刻蚀阶段，还可向所述腔室内通入辅助刻蚀气体，所述辅助刻蚀气体用以增强对沟槽的底部的轰击。可通入Ar(氩气)作为辅助刻蚀气体，也可以使用He(氦气)、N2(氮气)、Ne(氖气)、Kr(氪气)等气体中的一种，或这些气体中的几种的组合。腔室内通入辅助刻蚀气体，其被电离后对沟槽底部进行轰击，以进一步加强刻蚀效果。
在一个示例中，在所述刻蚀阶段通入辅助刻蚀气体的流量范围为小于300sccm。
在根据本申请的一些实施方式中，在所述沉积阶段，还可向所述腔室内通入辅助沉积气体，所述辅助沉积气体被电离后促使所述腔体内的含氧气体加快电离。可通入Ar(氩气)作为辅助沉积气体，也可以使用He(氦气)(电离能力比氩)、N2(氮气)(更容易沉积)、Ne(氖气)、Kr(氪气)等气体中的一种，或这些气体中的几种的组合。辅助沉积气体易被电离，使得腔室内等离子体浓度快速上升，从而促进O2等加快电离，高效形成保护膜。
在一个示例中，在所述沉积阶段通入辅助沉积气体的流量范围为小于300sccm。
在根据本申请的一些实施方式中，所述刻蚀阶段的腔室压力(简称腔压)为2～80mTorr。
在根据本申请的一些实施方式中，所述沉积阶段的腔压为2～80mTorr。
表格1和表格2示出了根据本申请的一些实施方式的工艺参数范围。
表格1刻蚀阶段工艺参数范围
工艺参数 最小值 最大值 单位
腔压 2 80 mTorr
激励电源功率 300 3000 W
偏压电源功率 100 2000 W
Ar流量 0 300 sccm
SF6流量 10 500 sccm
O2流量 5 500 sccm
工艺时间 0.2 8 s
表格2沉积阶段工艺参数范围
工艺参数 最小值 最大值 单位
腔压 2 80 mTorr
激励电源功率 300 3000 W
偏压电源功率 100 2000 W
Ar流量 0 300 sccm
SF6流量 0 20 sccm
O2流量 5 500 sccm
工艺时间 0.2 8 s
根据本申请的一个优选刻蚀工艺配方如表格3所示。
表格3优选刻蚀工艺配方
Figure BDA0003821325190000081
图4(a)示出该示例中SF6供给流量随工艺时间的变化。其中，S1表示刻蚀阶段，S2表示沉积阶段，V1为39sccm。在本示例中，在刻蚀阶段，以V1的流量供给SF6，在沉积阶段，不提供SF6。
图4(b)示出该示例中O2供给流量随工艺时间的变化。其中，S1表示刻蚀阶段，S2表示沉积阶段，V2为10sccm。在本示例中，在刻蚀阶段和在沉积阶段，以相同的流量提供O2。
图4(c)示出该示例中通入腔室内的SF6和O2的比值随时间的变化。
图5示出根据该示例得到的碳化硅沟槽的刻蚀形貌。可以看出，图5示出的碳化硅沟槽侧壁垂直并且具有圆滑的底部。
在本申请中，含氟气体作为刻蚀气体，提供含氟离子刻蚀SiC。本申请中的含氟气体可使用SF6(六氟化硫)、CF4(四氟甲烷)、C4F8(八氟环丁烷)、CHF3(三氟甲烷)、NF3(三氟化氮)、CH2F2(二氟甲烷)、SiF4(四氟化硅)、SF4(四氟化硫)、WF6(六氟化钨)等中的一种或几种的组合。
本申请中，含氧气体作为C原子的刻蚀气体和Si原子的保护性气体，可以保护沟槽侧壁，并促进SF6对SiC底部的刻蚀。本申请中的含氧气体可使用O2(氧气)、O3(臭氧)、CO2(二氧化碳)、CO(一氧化碳)、SO2(二氧化硅)等中的一种或几种组合。
在相邻的刻蚀阶段和沉积阶段之间还可加入一个或多个其他处理阶段。本申请中相邻的刻蚀阶段和沉积阶段之间，除非有明确相反的理解，均可以指刻蚀阶段之后、沉积阶段之前，也可以指沉积阶段之后、刻蚀阶段之前。例如，在相邻的刻蚀阶段和沉积阶段之间，可以加入一个或多个缓冲阶段/抽空阶段/过渡阶段等。
在一些实施方式中，在相邻的所述刻蚀阶段和所述沉积阶段之间，设置有抽空阶段，在所述抽空阶段，不通入气体，不提供激励电源和偏压电源，并抽空所述腔室内的气体。例如，可在沉积阶段结束后，进行抽空阶段，在抽干净腔室内的气体后再进行下一个刻蚀阶段，按比例通入含氟气体和含氧气体，从而更精确地控制腔室内腔室内的气体比例和反应环境。
在一些实施方式中，在相邻的所述刻蚀阶段和所述沉积阶段之间，设置有过渡阶段，在所述过渡阶段，向所述腔室内通入的所述含氟气体的流量为相邻的所述刻蚀阶段通入的所述含氟气体的流量与零流量之间的插值。
由于相邻的刻蚀阶段和沉积阶段一个通入含氟气体，另一个不通入含氟气体，这个过程含氟气体流量变化较大，因此通过设置过渡阶段，阶梯化地控制含氟气体流量变化，使其逐渐由零流量过渡到刻蚀阶段的流量，或者逐渐由刻蚀阶段的流量过渡到零流量。通过设置过渡阶段，一方面使得含氟气体输出硬件便于调控，另一方面也能更准确地控制实际通入的含氟气体流量。
可采用线性插值、高阶插值等算法确定过渡阶段的含氟气体流量插值，也可通过经验得到该含氟气体流量插值。本申请对此不做限定。
在过渡阶段，通常会持续通入含氧气体，并持续提供激励电源和偏压电源。例如，设刻蚀阶段通入含氟气体的流量为100sccm，则在沉积阶段后，可设置过渡阶段，在该过渡阶段，持续通入含氧气体，持续提供激励电源和偏压电源，并且以20sccm的流量通入含氟气体，在过渡阶段结束后，再进入刻蚀阶段，将通入含氟气体的流量提高到100sccm。
在一些实施方式中，如果相邻的所述刻蚀阶段和所述沉积阶段的环境参数不同，则在相邻的所述刻蚀阶段和所述沉积阶段之间，还设置有缓冲阶段，所述缓冲阶段的所述环境参数为相邻的所述刻蚀阶段的所述环境参数与相邻的所述沉积阶段的所述环境参数之间的插值，所述环境参数为腔室压力、激励电源功率和偏压电源功率中的一者或多者。
在一些情况下，相邻的所述刻蚀阶段和所述沉积阶段的某个或某些环境参数变化较大，通过设置上述缓冲阶段，使得环境参数可以逐渐从刻蚀阶段和沉积阶段中一者的设定值阶梯化地变化到另一者的设定值，一方面便于对应的控制硬件进行调控，另一方面也能更准确地控制实际施加的环境参数。
可采用线性插值、高阶插值等算法确定缓冲阶段的环境参数插值，也可通过经验得到该环境参数插值。本申请对此不做限定。
例如，相邻的刻蚀阶段和沉积阶段的激励电源功率分别为2000W和1000W，则可设置缓冲阶段，在该缓冲阶段提供1500W的激励电源。
在缓冲阶段，通常会持续通入含氧气体。由于缓冲阶段前后的刻蚀阶段和沉积阶段含氟气体流量变化较大，因此，在缓冲阶段也可以以过渡性的流量通入含氟气体，此时，相当于缓冲阶段和过渡阶段同时进行。在另一些示例中，也可分开设置缓冲阶段和过渡阶段，即先进行缓冲阶段对环境参数进行阶梯化调控，再进行过渡阶段对气体流量进行阶梯化调控，或者反过来，先进行过渡阶段对气体流量进行阶梯化调控，再进行缓冲阶段对环境参数进行阶梯化调控。
本领域技术人员可以理解地是，在交替进行的刻蚀阶段和沉积阶段之间加入一个或多个其他处理阶段的情况下，每次循环，包括刻蚀阶段、沉积阶段和加入的其他处理阶段。这些情况都属于本申请的范围。
本申请还提供了一种碳化硅电子器件，其包括碳化硅电子器件本体，所述碳化硅器件本体上具有采用如上所述的方法得到的具有圆滑底部的沟槽。该碳化硅电子器件可以是场效应晶体管等。
根据本申请的各实施方式，在不使用特殊气体——特别是HBr、BCl3、SiCl4、CCl4、Cl2等含氯或含溴的有毒气体——的情况下，通过等离子体刻蚀的方法，实现了底部圆滑的SiC沟槽，具有安全性高、污染小、成本低的优势。
以上已经描述了本申请的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。

Claims (10)

1.一种刻蚀方法，其特征在于，所述方法用于刻蚀置于腔室中的碳化硅基板，所述碳化硅基板上定义有沟槽结构，所述方法包括交替进行的刻蚀阶段和沉积阶段：
刻蚀阶段，向所述腔室内通入含氟气体和含氧气体，并提供激励电源和偏压电源，对所述碳化硅基板进行刻蚀；
沉积阶段，向所述腔室内通入含氧气体，不通入含氟气体，并提供激励电源和偏压电源，在所述碳化硅基板上沉积氧硅化合物形成保护膜。
2.根据权利要求1所述的方法，其特征在于：
在所述刻蚀阶段中，向所述腔室内通入的所述含氟气体的流量与通入的所述含氧气体的流量的比值范围为0.1～10。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在相邻的所述刻蚀阶段和所述沉积阶段之间，还设置有抽空阶段，在所述抽空阶段，不通入气体，不提供激励电源和偏压电源，并抽空所述腔室内的气体。
4.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在相邻的所述刻蚀阶段和所述沉积阶段之间，还设置有过渡阶段，在所述过渡阶段，向所述腔室内通入的所述含氟气体的流量为相邻的所述刻蚀阶段通入的所述含氟气体的流量与零流量之间的插值。
5.根据权利要求1所述的方法，其特征在于，所述方法还包括：
如果相邻的所述刻蚀阶段和所述沉积阶段的环境参数不同，则在相邻的所述刻蚀阶段和所述沉积阶段之间，还设置有缓冲阶段，所述缓冲阶段的所述环境参数为相邻的所述刻蚀阶段的所述环境参数与相邻的所述沉积阶段的所述环境参数之间的插值，所述环境参数为腔室压力、激励电源功率和偏压电源功率中的一者或多者。
6.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述刻蚀阶段，还向所述腔室内通入辅助刻蚀气体，所述辅助刻蚀气体用以增强对沟槽的底部的轰击。
7.根据权利要求1所述的方法，其特征在于：
在所述沉积阶段，还向所述腔室内通入辅助沉积气体，所述辅助沉积气体被电离后促使所述腔体内的含氧气体加快电离。
8.根据权利要求1所述的方法，其特征在于：
在所述刻蚀阶段中通入的所述含氟气体的流量为10sccm～500sccm，在所述刻蚀阶段中通入的所述含氧气体的流量为5sccm～500sccm；
在所述沉积阶段中通入的所述含氧气体的流量为5sccm～50sccm。
9.根据权利要求1所述的方法，其特征在于：
所述刻蚀阶段的工艺时间范围为0.2秒～8秒；
所述沉积阶段的工艺时间范围为0.2秒～8秒；
所述刻蚀阶段的激励电源功率为300W～3000W，所述刻蚀阶段的偏压电源的功率为100W～2000W；
所述沉积阶段的激励电源功率为300W～3000W，所述沉积阶段的偏压电源的功率为100W～2000W。
10.一种碳化硅电子器件，其特征在于，包括：
碳化硅电子器件本体，所述碳化硅器件本体上具有采用权利要求1～9中任意一者所述的方法得到的具有圆滑底部的沟槽。
CN202211042269.7A 2022-08-29 2022-08-29 刻蚀方法和碳化硅电子器件 Pending CN115376909A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211042269.7A CN115376909A (zh) 2022-08-29 2022-08-29 刻蚀方法和碳化硅电子器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211042269.7A CN115376909A (zh) 2022-08-29 2022-08-29 刻蚀方法和碳化硅电子器件

Publications (1)

Publication Number Publication Date
CN115376909A true CN115376909A (zh) 2022-11-22

Family

ID=84070337

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211042269.7A Pending CN115376909A (zh) 2022-08-29 2022-08-29 刻蚀方法和碳化硅电子器件

Country Status (1)

Country Link
CN (1) CN115376909A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116092922A (zh) * 2023-02-02 2023-05-09 江苏昕感科技有限责任公司 碳化硅晶圆沟槽刻蚀方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116092922A (zh) * 2023-02-02 2023-05-09 江苏昕感科技有限责任公司 碳化硅晶圆沟槽刻蚀方法
CN116092922B (zh) * 2023-02-02 2024-01-23 江苏昕感科技有限责任公司 碳化硅晶圆沟槽刻蚀方法

Similar Documents

Publication Publication Date Title
JP7366918B2 (ja) 誘電体における高アスペクト比フィーチャのプラズマエッチング化学物質
US11152223B2 (en) Fluorocarbon molecules for high aspect ratio oxide etch
JP5933694B2 (ja) ホウ素炭素膜をドライストリッピングする方法
TWI518771B (zh) Etching method
US8012365B2 (en) Deep anisotropic silicon etch method
JP2000509915A (ja) シリコン用の異方性のフッ素ベースのプラズマエッチング法
US6399514B1 (en) High temperature silicon surface providing high selectivity in an oxide etch process
US9780000B2 (en) Method for forming spacers for a transitor gate
WO2016181723A1 (ja) ドライエッチング方法、ドライエッチング剤及び半導体装置の製造方法
TW202025290A (zh) 乾式蝕刻方法
CN115376909A (zh) 刻蚀方法和碳化硅电子器件
KR100237942B1 (ko) 금속막의 에칭방법
Flamm et al. VLSI Electronics, Microstructure Science, vol. 8
KR100218772B1 (ko) 드라이에칭방법
TWI769118B (zh) 金屬硬式罩幕蝕刻方法
Kitagawa et al. Etching characteristics in helicon wave plasma
JP5154013B2 (ja) ドライエッチング方法
KR100373460B1 (ko) 고효율 ＳｉＣ 소자제작을 위한 건식식각 공정
JPH0121230B2 (zh)
Fuller Plasma etching
WO2023074511A1 (ja) エッチングガス及びそれを用いたエッチング方法
TW202109665A (zh) 電漿蝕刻方法
JPH0223618A (ja) 半導体装置の製造方法
Kang et al. Fluorine incorporation effects in Cl2 plasma etching of silicon: Quadrupole mass spectrometer analysis
Yamashita Extracted-Plasma-Parameter Analysis for Minimizing Damage and Contamination in RIE Process T. Yamashita, S. Hasaka, I. Natori, H. Fukui, and T. Ohmi Department of Electronics, Faculty of Engineering, Tohoku University

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination