CN115332181A - 半导体结构及其制备方法 - Google Patents
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Abstract
本公开提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决位线结构易产生缩颈的技术问题，该半导体结构的制备方法包括提供具有多个有源结构的基底，每个有源结构具有位线接触区；形成沿第一方向间隔排布的多个导电支撑条，每个导电支撑条沿第二方向延伸；每个导电支撑条连接多个位线接触区，且多个位线接触区沿第二方向排布；第一方向和第二方向相交；形成覆盖各个导电支撑条的侧面和顶面的初始隔离结构；去除位于导电支撑条的顶面上的初始隔离结构；去除至少部分厚度的导电支撑条，以形成第一填充区；其中，被保留下来的初始隔离结构形成隔离结构；在第一填充区内形成位线结构。本公开用于防止位线结构发生倾斜或者缩颈的缺陷。
Description
技术领域
本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
动态随机存储器(Dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。动态随机存储器一般由多个存储单元组成，每个存储单元通常包括晶体管和电容器。电容器存储数据信息，晶体管控制电容器中的数据信息的读写，其中，晶体管的栅极与动态随机存储器的字线(Word Line，简称WL)电连接，通过字线上的电压控制晶体管的开启和关闭；晶体管的源极和漏极中之一与位线(Bit Line，简称BL)电连接，源极和漏极中的另一个与电容器电连接，通过位线对数据信息进行存储或者输出。
但是，在制备位线时，位线易发生倾斜或者缩颈的缺陷。
发明内容
鉴于上述问题，本公开实施例提供一种半导体结构及其制备方法，用于解决位线易发生倾斜或者缩颈的缺陷。
本公开实施例的第一方面提供一种半导体结构的制备方法，其包括如下步骤：
提供具有多个有源结构的基底，每个所述有源结构具有位线接触区；
形成沿第一方向间隔排布的多个导电支撑条，每个所述导电支撑条沿第二方向延伸；每个所述导电支撑条连接多个所述位线接触区，且多个所述位线接触区沿所述第二方向排布；所述第一方向和所述第二方向相交；
形成覆盖各个所述导电支撑条的侧面和顶面的初始隔离结构；
去除位于所述导电支撑条的顶面上的所述初始隔离结构；
去除至少部分厚度的所述导电支撑条，以形成第一填充区；其中，被保留下来的所述初始隔离结构形成隔离结构；
在所述第一填充区内形成位线结构。
在一些实施例中，去除至少部分厚度的所述导电支撑条的步骤包括：
去除部分厚度所述导电支撑条，剩余的所述导电支撑条构成位线接触，所述位线接触位于所述位线接触区，且所述位线接触的顶面与所述基底的顶面平齐；其中，所述位线接触与所述隔离结构所围成的区域形成第一填充区。
在一些实施例中，在所述第一填充区内形成位线结构的步骤包括：
在所述第一填充区内形成位线，所述位线和所述位线接触构成位线结构。
在一些实施例中，提供具有多个有源结构的基底，每个所述有源结构内具有位线接触区的步骤之后，形成沿第一方向间隔排布的多个导电支撑条的步骤之前，所述制备方法还包括：
去除暴露在所述位线接触区内的部分有源结构，以形成暴露所述位线接触区的第二填充区，所述第二填充区还暴露剩余的所述有源结构的部分侧面。
在一些实施例中，所述导电支撑条的材质为掺杂多晶硅。
在一些实施例中，去除至少部分厚度的所述导电支撑条的步骤包括：
去除全部的所述导电支撑条，以形成第一填充区，所述第一填充区暴露出所述有源结构的所述位线接触区。
在一些实施例中，在所述第一填充区内形成位线结构的步骤包括：
在所述第一填充区内形成层叠设置的位线接触和位线，所述位线和所述位线接触构成位线结构。
在一些实施例中，去除位于所述导电支撑条的顶面上的所述初始隔离结构的步骤之后，在所述第一填充区内形成位线结构的步骤之前，所述制备方法还包括：
去除部分所述有源结构，以形成与所述第一填充区连通的第二填充区，所述第二填充区暴露剩余所述有源结构的部分侧面。
在一些实施例中，所述导电支撑条的材质为非掺杂多晶硅，所述位线接触的材质为掺杂多晶硅。
在一些实施例中，所述方法包括：
在所述第二填充区和部分所述第一填充区形成所述位线接触；所述位线接触朝向所述基底端部具有延伸部，所述延伸部填充满所述第二填充区，以覆盖所述有源结构暴露在所述第二填充区的侧面。
在一些实施例中，去除至少部分厚度的所述导电支撑条的步骤之后，还包括：
沿所述第一方向去除所述第一填充区暴露的所述初始隔离结构的部分侧壁，以扩大所述第一填充区在所述第一方向上的宽度。
在一些实施例中，提供具有多个有源结构的基底的步骤之后，所述制备方法还包括：
向所述位线接触区内加入修复物质，并在预设温度下对所述有源结构进行修复。
在一些实施例中，形成沿第一方向间隔排布的多个导电支撑条的步骤包括：
在所述基底上形成导电支撑层，所述导电支撑层覆盖所述基底上表面且填充满所述位线接触区；
图形化所述导电支撑层，以形成沿第一方向间隔设置的多个导电支撑条，所述导电支撑条与所述位线接触区的侧壁间隔设置。
在一些实施例中，形成覆盖各个所述导电支撑条的侧面和顶面的初始隔离结构的步骤包括：
形成覆盖各个所述导电支撑条的侧面和顶面的初始隔离侧墙，所述初始隔离侧墙在相邻的所述导电支撑条之间围成凹槽；
在所述凹槽内形成初始介质层，所述初始介质层填充满所述凹槽；所述初始介质层和所述初始隔离侧墙构成所述初始隔离结构。
本公开实施例的第二方面提供一种半导体结构，所述半导体结构通过上述第一方面所述的半导体结构的制备方法制得。该半导体结构包括：
基底，所述基底具有多个有源结构，每个所述有源结构具有位线接触区；
多条位线结构，多条所述位线结构沿第一方向间隔设置，每个所述位线结构沿第二方向延伸，且每条所述位线结构连接所述第二方向上位于同一列的所述位线接触区；
隔离结构，所述隔离结构覆盖在所述位线结构的侧面。
在一些实施例中，所述位线结构包括位线接触以及设置在所述位线接触上的位线，所述位线接触朝向所述基底端部具有延伸部，所述延伸部包裹所述有源结构的部分侧面；所述位线包括依次层叠设置的位线阻挡层、位线导电层和位线绝缘层，所述位线阻挡层设置在所述位线接触上。
本公开实施例所提供的半导体结构及其制备方法中，通过先基底上形成导电支撑条为后续形成的位线结构占据位置，之后在导电支撑条的侧壁上形成隔离结构，并去除至少部分的导电支撑条，以形成用于填充位线结构的第一填充区。如此，可以利用隔离结构作为支撑，直接利用沉积工艺在第一填充区内形成位线结构，不必再采用刻蚀工艺，进而，可以防止所形成的位线结构出现上下宽中间的窄的缩颈或者是底部具有锥度，提高了半导体结构的良率。
除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术提供的叠层的示意图；
图2为相关技术提供的位线的示意图；
图3为本公开实施例提供的半导体结构的制备方法的工艺流程图一；
图4为本公开实施例提供的半导体结构的制备方法中基底和导电支撑条的布局图；
图5为本公开实施例提供的半导体结构的制备方法中形成位线接触区的示意图；
图6为本公开实施例提供的半导体结构的制备方法中形成导电支撑层的示意图一；
图7为本公开实施例提供的半导体结构的制备方法中图案化掩膜层后的示意图一；
图8为本公开实施例提供的半导体结构的制备方法中形成导电支撑条后的示意图一；
图9为本公开实施例提供的半导体结构的制备方法中形成初始隔离侧墙后的示意图一；
图10为图9中A区域的放大示意图；
图11为本公开实施例提供的半导体结构的制备方法中形成初始隔离结构后的示意图一；
图12为本公开实施例提供的半导体结构的制备方法中去除部分初始隔离结构后的示意图一；
图13为本公开实施例提供的半导体结构的制备方法中去除全部导电支撑条后的示意图；
图14为本公开实施例提供的半导体结构的制备方法中去除部分初始隔离结构的侧壁后的示意图一；
图15为图14中B区域的放大示意图；
图16为本公开实施例提供的半导体结构的制备方法中形成位线结构后的示意图一；
图17为图16中C区域的放大示意图；
图18为本公开实施例提供的半导体结构的制备方法的工艺流程图二；
图19为本公开实施例提供的半导体结构的制备方法中形成第二填充区后的示意图一；
图20为图19中H区域的放大示意图；
图21为本公开实施例提供的半导体结构的制备方法的工艺流程图三；
图22为本公开实施例提供的半导体结构的制备方法中形成第二填充区后的示意图二；
图23为本公开实施例提供的半导体结构的制备方法中形成导电支撑层的示意图二；
图24为本公开实施例提供的半导体结构的制备方法中形成导电支撑条后的示意图二；
图25为图24中E区域的放大示意图；
图26为本公开实施例提供的半导体结构的制备方法中形成初始隔离侧墙后的示意图二；
图27为本公开实施例提供的半导体结构的制备方法中形成初始隔离结构后的示意图二；
图28为本公开实施例提供的半导体结构的制备方法中去除部分初始隔离结构后的示意图二；
图29为本公开实施例提供的半导体结构的制备方法中去除部分导电支撑条后的示意图；
图30为本公开实施例提供的半导体结构的制备方法中去除部分初始隔离结构的侧壁后的示意图二；
图31为图30中F区域的放大示意图；
图32为本公开实施例提供的半导体结构的制备方法中形成位线结构后的示意图二；
图33为图32中G区域的放大示意图。
附图标记：
1：基底；2：叠层；3：位线结构；
100：基底；110：有源结构；120：浅沟槽隔离结构；111：位线接触区；112：电容接触区；
200：导电支撑条；210：导电支撑层；220：沟槽；
300：掩膜层；310：掩膜图案；
400：初始隔离结构；410：初始隔离侧墙；411：第一初始隔离层；412：第二初始隔离层；413：第三初始隔离层；420：初始介质层；430：凹槽；
500：隔离结构；510：隔离侧墙；511：第一隔离层；512：第二隔离层；513：第三隔离层；520：介质层；
600：位线结构；610：第一填充区；620：第二填充区；630：位线接触；640：位线；641：位线阻挡层；642：位线导电层；643：位线绝缘层。
具体实施方式
正如背景技术所述，相关技术中的位线存在倾斜或者缩颈的缺陷，经发明人研究发现，出现这种问题的原因在于，请参考附图1和附图2，相关技术中通常通过沉积工艺在基底1上形成用于形成位线结构的叠层2，之后，图案化叠层，以形成沿第一方向间隔排布的位线结构3。但是，由于叠层中膜层的个数较多，受刻蚀工艺的影响，会存在过刻蚀或者刻蚀不足的问题，致使所形成的位线结构存在倾斜或者缩颈的缺陷。
针对上述技术问题，本公开实施例提供了一种半导体结构及其制备方法，通过先基底上形成导电支撑条为后续形成的位线结构占据位置，之后在导电支撑条的侧壁上形成隔离结构，并去除至少部分的导电支撑条，以形成用于填充位线结构的第一填充区。如此，可以利用隔离结构作为支撑，并采用沉积工艺在第一填充区内形成位线结构，不必像相关技术中再采用刻蚀工艺去除部分的叠层，进而，可以防止所形成的位线结构出现上下宽中间的窄的缩颈或者是底部具有锥度，提高了半导体结构的良率。
此次，当去除部分的导电支撑条时，剩余的导电支撑条还可以作为位线结构的部分，例如，可以作为位线结构中的位线接触，如此，可以简化后续的沉积工艺。
为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
实施例一
请参考附图3，本公开实施例提供的一种半导体结构的制备方法，包括如下的步骤：
步骤S101：提供具有多个有源结构的基底，每个有源结构具有位线接触区。
基底100用于支撑设置在其上的半导体器件。基底100可以为硅(Si)基底、锗(Ge)基底、硅锗(GeSi)基底、碳化硅(SiC)基底、绝缘体上硅(Silicon on Insulator，简称SOI)基底或者绝缘体上锗(Germanium on Insulator，简称GOI)基底等。
请参考附图4和附图5，基底100内具有多个有源结构110，多个有源结构110可以呈阵列排布，每个有源结构110倾斜设置，沿附图4中所示的D方向延伸。且多个有源结构110之间可以通过浅沟槽隔离(Shallow Trench Isolation，简称STI)结构120将多个有源结构110之间隔开来，以保证各有源结构110之间彼此独立。示例性的，通过图案化制作工艺在基底内形成浅沟槽，并在浅沟槽内填充绝缘材料，从而在基底100上定义出多个由浅沟槽隔离结构分离的有源结构110。其中，图案化制作工艺可以为自对准双图形(Self-AlignedDouble Patterning，简称SADP)工艺或者自对准四重图形(Self-Aligned QuadruplePatterning，简称SAQP)工艺。其中，绝缘材料可以包括氧化硅，但不仅限于此。
每个有源结构110内具有位线接触区111，即，位线接触区111的底部位于基底100中，该位线接触区111用于形成位线接触(Bit Line Contact，简称BLC)，以实现位线结构600与有源结构110之间的电连接。需要理解的是，多个位线接触区111呈阵列排布。
需要说明的是，每个有源结构110内还设置电容接触区112。电容接触区112的个数可以为两个，两个电容接触区112分别设置在位线接触区111的两侧，用于形成电容接触，以实现电容结构与有源结构110之间的电连接。
步骤S102：形成沿第一方向间隔排布的多个导电支撑条，每个导电支撑条沿第二方向延伸；每个导电支撑条连接多个位线接触区，且多个位线接触区沿第二方向排布；第一方向和第二方向相交。
请继续参考附图4，每个导电支撑条200沿第二方向延伸，第二方向与有源结构110的延伸方向相交，以便于每个导电支撑条200连接位于同一列上的多个位线接触区111。第一方向为附图4中的X方向，第二方向为附图4中的Y方向。
示例性地，请参考附图6，在基底上形成导电支撑层210，导电支撑层210覆盖基底100上表面且填充满位线接触区111。
通过化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(Atomic Layer Deposition，简称ALD)等工艺，在位线接触区111内形成导电支撑层，210导电支撑层210还延伸至位线接触区111外，并覆盖在基底100的上表面上。
之后，请参考附图7和附图8，图形化导电支撑层210，以形成沿第一方向间隔排布的多个导电支撑条200，导电支撑条200与位线接触区的侧壁间隔设置。相邻的导电支撑条200之间形成沟槽220，该沟槽220的深度方向垂直于基底100。
请继续参考附图5至附图8，在导电支撑层形成掩膜层300，利用SADP工艺图案化掩膜层300，以在掩膜层300内形成掩膜图案310，并以掩膜图案310作为掩膜，刻蚀导电支撑层210，以形成沿第一方向间隔排布的多个导电支撑条200。其中，具体地SADP工艺可以参考相关技术中的描述，本实施例在此不再多加赘述。
需要说明的是，对于同一个导电支撑条200而言，部分的导电支撑条200的底部位于位线接触区111内，剩余部分的导电支撑条200的底部位于基底100上。其中，位于位线接触区111内的导电支撑条200与位线接触区111的侧壁之间具有预设距离，以便于后续在此区域形成隔离材料，防止后续形成位线接触与位于基底内其他的半导体器件发生电性连接。
步骤S103：形成覆盖各个导电支撑条的侧面和顶面的初始隔离结构。
示例性地，请参考附图9和附图10，形成覆盖各个导电支撑条200的侧面和顶面的初始隔离侧墙410，初始隔离侧墙410在相邻的导电支撑条200之间围成凹槽430。其中，初始隔离侧墙410包括第一初始隔离层411、第二初始隔离层412和第三初始隔离层413，其中，第二初始隔离层412位于第一初始隔离层411和第三初始隔离层413之间，且第一初始隔离层411与导电支撑条200连接。
第一初始隔离层411和第三初始隔离层413的材质相同，包括氮化硅但不仅限于此。第二初始隔离层412的材质包括氧化硅但不仅限于此。
之后，请参考附图11，利用沉积工艺在凹槽430内形成初始介质层420，初始介质层420填充满凹槽430；初始介质层420的顶面与初始隔离侧墙410的顶面平齐，即，初始介质层420的顶面与第三初始隔离层413的顶面平齐。
初始介质层420和初始隔离侧墙410构成初始隔离结构400。初始介质层420的材质包括氧化硅但不仅限于此。
步骤S104：去除位于导电支撑条的顶面上的初始隔离结构。
请参考附图12，示例性的，通过化学机械研磨(Chemical Mechanical Polishing，简称CMP)去除位于导电支撑条200的顶面上的初始隔离结构400，以及与该部分初始隔离结构400位于同层的初始介质层420，去除该部分初始隔离结构400后，导电支撑条200的顶面暴露出来。
步骤S105：去除至少部分厚度的导电支撑条，以形成第一填充区；其中，被保留下来的初始隔离结构形成隔离结构。
请参考附图13和附图29，通过刻蚀工艺去除位于初始隔离结构400下方的至少部分的导电支撑条200，以形成用于形成位线结构的第一填充区610。
在此步骤，请继续参考附图13和附图14，如果去除全部的导电支撑条200，此时，第一填充区610由隔离结构500和位线接触区111共同限定出来，即，位线接触区111作为第一填充区610的部分。
请参考附图29，如果去除部分导电支撑条200，至少保留位于位线接触区111内的导电支撑条200，保留下来的导电支撑条200可以作为位线结构600(请参考附图32)中的位线接触630。且此时第一填充区610由隔离结构500限定出来的。
需要说明的是，在去除至少部分厚度的导电支撑条的步骤之后，在第一填充区内形成位线结构的步骤之前，半导体结构的制备方法，还包括：
请参考附图14和附图15，沿第一方向去除第一填充区610暴露的初始隔离结构400的部分侧壁，以扩大第一填充区610在第一方向上的宽度。如此设置，通过去除部分宽度的初始隔离结构400，以增大第一填充区在第一方向上的宽度，以增大后续形成的位线结构的宽度，进而降低位线结构的电阻，提高半导体结构的灵敏度。
在本实施例中，可以沿第一方向去除部分第一初始隔离层411，当然，也可以沿第一方向去除全部的第一初始隔离层411，只要能够保证后续的形成的隔离侧墙的绝缘性能，也能增大第一填充区的面积即可。
其中，保留下来的初始隔离结构400构成隔离结构500。隔离结构500包括隔离侧墙510和介质层520。其中，隔离侧墙510包括层叠设置的第一隔离层511、第二隔离层512和第三隔离层513。
步骤S106：在第一填充区内形成位线结构。请结构请参考附图16和附图17。
本公开实施例通过先基底100上形成导电支撑条200为后续形成的位线结构600占据位置，之后在导电支撑条200的侧壁上形成隔离结构500，并去除至少部分的导电支撑条200，以形成用于形成位线结构的第一填充区610。如此，可以利用隔离结构500作为支撑，直接利用沉积工艺在第一填充区610内形成位线结构600，不必再采用刻蚀工艺，进而，可以防止所形成的位线结构600出现上下宽中间的窄的缩颈或者是底部具有锥度，提高了半导体结构的良率。
此次，当去除部分的导电支撑条200时，剩余的导电支撑条200还可以作为位线结构600中的位线接触，如此，可以简化后续的沉积工艺。
鉴于导电支撑条200的材质以及后续去除的导电支撑条200的厚度的因素，本实施例具有不同的实施方式中。以下将以两种不同的实施方式对半导体结构的制备方法进行详细的描述。
第一实施方式
请参考附图18，本公开实施例提供的一种半导体结构的制备方法，包括如下的步骤：
步骤S201：提供具有多个有源结构的基底，每个有源结构具有位线接触区。
步骤S202：形成沿第一方向间隔排布的多个导电支撑条，每个导电支撑条沿第二方向延伸；每个导电支撑条连接多个位线接触区，且多个位线接触区沿第二方向排布；第一方向和第二方向相交。
步骤S203：形成覆盖各个导电支撑条的侧面和顶面的初始隔离结构。
步骤S204：去除位于导电支撑条的顶面上的初始隔离结构。
上述的步骤S201-步骤S204与上述实施例中的步骤S101-步骤S104相同，本实施例在此不再进行赘述。
步骤S205：去除全部的导电支撑条，以形成第一填充区，第一填充区暴露出有源结构的位线接触区。
此时，导电支撑条200的材质为非掺杂的多晶硅。第一填充区610由隔离结构500和位线接触区111共同限定出来，即，位线接触区111作为第一填充区610的部分。
步骤S206：去除部分有源结构，以形成与第一填充区连通的第二填充区，第二填充区暴露剩余有源结构的部分侧面。
请参考附图19和附图20，有源结构110相对于隔离结构500的刻蚀选择比大，则在同一刻蚀条件下，可以对暴露在位线接触区111内的有源结构110进行刻蚀，即去除暴露在位线接触区111内部分厚度的有源结构110，使得剩余的有源结构110形成中间高两边低的形状。剩余的有源结构110与浅沟槽隔离结构120之间围成第二填充区620。
在形成第二填充区之后，可以清理工艺对暴露出来的有源结构的表面进行清理，去除有源结构表面的残留杂质，并进一步扩大第二填充区的体积。
步骤S207：向位线接触区内加入修复物质，并在预设温度下对有源结构进行修复。
需要说明的是，当向位线接触区111内加入修复物质时，修复物质也会充满第二填充区620，因此，可以对暴露在位线接触区111和第二填充区620内的有源结构110进行修复。此步骤中的修复可以指代晶格修复，也可以指代表面修复，例如，降低有源结构的粗糙度。
示例性地，修复物质可以包括氧气、氢气或者氮气中任意一种。当修复物质为氧气时，在90℃-120℃之间对暴露在第二填充区620和位线接触区的有源结构110进行退火处理，氧气可以对有源结构110的表面进行处理，以降低有源结构表面的粗糙度。
当修复物质为氢气或者氮气时，氢气或者氮气可以作为保护气体，在300℃-500℃之间对有源结构110进行退火处理，可以去除暴露在第二填充区620和位线接触区的有源结构表面的碳、氧材料，并对有源结构110的晶格损伤进行修复，以便于提高后续形成膜层质量和制备效率，减少晶格缺陷。
步骤S208：在第一填充区内形成位线结构。
请继续参考附图16和附图17，在第一填充区610内形成层叠设置的位线接触630和位线640，位线640和位线接触630构成位线结构600。
示例性地，在第二填充区和部分第一填充区形成位线接触630；位线接触630朝向基底100的端部具有延伸部631，延伸部631填充满第二填充区，以覆盖有源结构110暴露在第二填充区的侧面。其中，位线接触630的材质为掺杂多晶硅。
与相关技术相比，相当于在位线接触630的基础上，增设了延伸部631，使得延伸部631与有源结构110之间也具有接触面，以增大位线接触630与有源结构110的接触面积，降低了位线接触630与有源结构110之间的接触电阻。
且本实施例直接采用沉积工艺形成位线接触630，并在沿第一方向去除第一填充区暴露的初始隔离结构的部分侧壁的步骤之后进行，可防止在去除初始隔离结构400时对位线接触造成损伤，保证了位线接触的导电性能。
之后，利用沉积工艺在位线接触630上形成位线640，其中，位线640包括层叠设置的位线阻挡层641、位线导电层642和位线绝缘层643。
位线阻挡层641设置在位线接触630上。位线阻挡层641的材质包括氮化钛，位线阻挡层641既具备导电性能，也具备阻挡性能，例如，氮化钛可以阻止位线导电层642中导电材料与基底100之间发生渗透，保证了位线64的导电性能。
位线导电层642设置在位线阻挡层641上。其中，位线导电层642的材质包括钨或者多晶硅，钨和多晶硅具有较强的导电性能，进而可以保证位线640的导电性能。
位线绝缘层643设置在位线导电层642上，用于实现位线导电层642与后续设置在位线绝缘层643上的其他半导体器件的电性绝缘。位线绝缘层643的材质包括氮化硅，但不仅限于此。
第二实施方式
本实施方式与第一实施方式的主要区别在于，将部分的导电支撑条200去除，剩余的导电支撑条200作为位线接触630。
请参考附图21，该半导体结构的制备方法包括如下的步骤：
步骤S301：提供具有多个有源结构的基底，每个有源结构具有位线接触区。
步骤S301与上述实施例中的步骤S101相同，具体地可参考上述的步骤S101，本实施例在此不再多加赘述。
步骤S302：去除暴露在位线接触区内的部分有源结构，以形成暴露位线接触区的第二填充区，第二填充区还暴露剩余的有源结构的部分侧面。
请参考附图22，可采用氢氟酸气体、氨气等离子体作为刻蚀气体对有源结构进行刻蚀，也可以选择TMAH(四甲基氢氧化铵)等刻蚀液对有源结构进行湿法刻蚀，在该些刻蚀工艺条件下，有源结构110相对于浅沟槽隔离结构120的刻蚀选择比大，可以对暴露在位线接触区111内的有源结构110进行刻蚀，即去除暴露在位线接触区111的外围部分厚度的有源结构110，另外，利用不同晶向刻蚀速率不一样可以使得剩余的有源结构110形成中间高两边低的形状。剩余的有源结构110与浅沟槽隔离结构120之间围成第二填充区620。
以附图22所示的方位为例，虚线上方的区域为位线接触区111，虚线下方的区域为第二填充区620。
在形成第二填充区620之后，可以清理工艺对暴露出来的有源结构110的表面进行清理，去除有源结构110表面的残留杂质，并进一步扩大第二填充区620的体积。
步骤S303：向位线接触区内加入修复物质，并在预设温度下对有源结构进行修复。
需要说明的是，此步骤可以参考步骤S207，本实施例在此不再多加赘述。
步骤S304：形成沿第一方向间隔排布的多个导电支撑条，每个导电支撑条沿第二方向延伸；每个导电支撑条连接多个位线接触区，且多个位线接触区沿第二方向排布；第一方向和第二方向相交。
请参考附图23至附图25，此步骤是步骤S102的基础上做的进一步的改进，此步骤所形成的导电支撑条200的底部会填充满第二填充区620。并在后续步骤中去除部分的导电支撑条200，将剩余的导电支撑条200作为位线接触630(请参见附图29)时，可以使得位线接触630包裹有源结构110的顶面和部分的侧面，如此，增大位线接触630与有源结构110的接触面积，进而，降低位线接触630和有源结构110之间接触电阻，提高位线结构信号传递的灵敏度，以及半导体结构的性能。
步骤S305：形成覆盖各个导电支撑条的侧面和顶面的初始隔离结构。请结构可以参见附图26和附图27。
步骤S306：去除位于导电支撑条的顶面上的初始隔离结构。其结构可以参见附图28。
需要说明的是，步骤S305的制备可以参考步骤S103。步骤S306的制备过程可以参考步骤S104。本实施例此处不再进行赘述。
步骤S307：去除部分厚度的导电支撑条，剩余的导电支撑条构成位线接触，位线接触位于位线接触区，且位线接触的顶面与基底的顶面平齐；其中，位线接触与隔离结构所围成的区域形成第一填充区。
请参考附图29，利用刻蚀气体或者刻蚀液，去除位于基底100顶面之上的导电支撑条200，保留位于第二填充区和位线接触区内的导电支撑条200，此部分导电支撑条200构成位线接触630。其中，保留在第二填充区内的导电支撑条200可以作为位线接触630的延伸部631。与相关技术相比，相当于在位线接触630的基础上，增设了延伸部631，使得延伸部631与有源结构110之间也具有接触面，以增大位线接触630与有源结构110的接触面积，降低了位线接触630与有源结构110之间的接触电阻。
其中，导电支撑条200的材质为掺杂多晶硅。其中，掺杂离子可以为化学周期表中V族元素，例如，磷离子或者砷离子。掺杂剂量在8.0E20/cm2至20E20/cm2之间。如此设置，可以降低导电支撑条的电阻率，进而以增加导电支撑条的导电能力。
本实施例通过将部分的导电支撑条200作为位线接触630，避免后续在沉积用于制备位线接触630的材料层，如此，可以简化后续的沉积工艺，提高半导体结构的制备效率。
步骤S307：沿第一方向去除第一填充区暴露的初始隔离结构的部分侧壁，以扩大第一填充区在第一方向上的宽度。其结构可以参考附图30和附图31。
需要说明的是，步骤S307的制备可以参考步骤S207。本实施例此处不再进行赘述。
步骤S308：在第一填充区内形成位线，位线和位线接触构成位线结构。
请参考附图32和附图33，通过沉积工艺在第一填充区610内形成位线640，其中，位线640包括层叠设置的位线阻挡层641、位线导电层642和位线绝缘层643。
实施例二
请继续附图16和附图32，本公开实施例提供一种半导体结构，该半导体结构通过上述实施例一的制备方法制得。该半导体结构包括基底100、多条位线结构600和隔离结构500。
基底100具有多个有源结构110，多个有源结构110可以呈阵列排布，每个有源结构110倾斜设置。每个有源结构110具有位线接触区；即，位线接触区的底部位于基底100中，该位线接触区用于形成位线接触630(Bit Line Contact，简称BLC)，以实现位线结构600与有源结构110之间的电连接。需要理解的是，多个位线接触区呈阵列排布。
多条位线结构600沿第一方向间隔设置，每个位线结构600沿第二方向延伸，且每条位线结构600连接第二方向上位于同一列的位线接触区。也就是说，每条位线结构600用于连接位于同一列上的有源结构110，通过同一位线结构600读取位于同一列上的电容结构中的数据信息，或者是，通过同一位线结构600将数据信息写入电容结构中进行存储。
隔离结构500覆盖在位线结构600的侧面。隔离结构500用于实现相邻的位线结构600的绝缘设置。隔离结构500包括隔离侧墙510和介质层520。其中，隔离侧墙510覆盖位线结构600的侧面上，并在相邻的位线结构600之间围成凹槽。介质层520设置在凹槽中，并填充满凹槽。
在一种可能实施方式中，位线结构600包括位线接触630以及设置在位线接触630上的位线640，位线接触630朝向基底端部具有延伸部631，延伸部631包裹有源结构110的部分侧面。如此设置，可以增大位线接触630与有源结构110之间的接触面积，降低位线接触630与有源结构110的接触电阻。
沿第一方向，位线接触630的宽度可以与位线640的宽度相同，也可以是，位线640的宽度大于位线接触630的宽度，如此，可以增大位线640的线宽进而降低位线的电阻，提高半导体结构的灵敏度。
位线640包括依次层叠设置的位线阻挡层641、位线导电层642和位线绝缘层643，位线阻挡层641设置在位线接触630上。其中，位线阻挡层641、位线导电层642和位线绝缘层643的功能可以参见实施例一中的描述，本实施例在此不再多加赘述。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (16)
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供具有多个有源结构的基底，每个所述有源结构具有位线接触区；
形成沿第一方向间隔排布的多个导电支撑条，每个所述导电支撑条沿第二方向延伸；每个所述导电支撑条连接多个所述位线接触区，且多个所述位线接触区沿所述第二方向排布；所述第一方向和所述第二方向相交；
形成覆盖各个所述导电支撑条的侧面和顶面的初始隔离结构；
去除位于所述导电支撑条的顶面上的所述初始隔离结构；
去除至少部分厚度的所述导电支撑条，以形成第一填充区；其中，被保留下来的所述初始隔离结构形成隔离结构；
在所述第一填充区内形成位线结构。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除至少部分厚度的所述导电支撑条的步骤包括：
去除部分厚度所述导电支撑条，剩余的所述导电支撑条构成位线接触，所述位线接触位于所述位线接触区，且所述位线接触的顶面与所述基底的顶面平齐；其中，所述位线接触与所述隔离结构所围成的区域形成第一填充区。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，在所述第一填充区内形成位线结构的步骤包括：
在所述第一填充区内形成位线，所述位线和所述位线接触构成位线结构。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，提供具有多个有源结构的基底，每个所述有源结构内具有位线接触区的步骤之后，形成沿第一方向间隔排布的多个导电支撑条的步骤之前，所述制备方法还包括：
去除暴露在所述位线接触区内的部分有源结构，以形成暴露所述位线接触区的第二填充区，所述第二填充区还暴露剩余的所述有源结构的部分侧面。
5.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述导电支撑条的材质为掺杂多晶硅。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除至少部分厚度的所述导电支撑条的步骤包括：
去除全部的所述导电支撑条，以形成第一填充区，所述第一填充区暴露出所述有源结构的所述位线接触区。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，在所述第一填充区内形成位线结构的步骤包括：
在所述第一填充区内形成层叠设置的位线接触和位线，所述位线和所述位线接触构成位线结构。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，去除位于所述导电支撑条的顶面上的所述初始隔离结构的步骤之后，在所述第一填充区内形成位线结构的步骤之前，所述制备方法还包括：
去除部分所述有源结构，以形成与所述第一填充区连通的第二填充区，所述第二填充区暴露剩余所述有源结构的部分侧面。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述导电支撑条的材质为非掺杂多晶硅，所述位线接触的材质为掺杂多晶硅。
10.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述方法包括：
在所述第二填充区和部分所述第一填充区形成所述位线接触；所述位线接触朝向所述基底端部具有延伸部，所述延伸部填充满所述第二填充区，以覆盖所述有源结构暴露在所述第二填充区的侧面。
11.根据权利要求2或6所述的半导体结构的制备方法，其特征在于，去除至少部分厚度的所述导电支撑条的步骤之后，还包括：
沿所述第一方向去除所述第一填充区暴露的所述初始隔离结构的部分侧壁，以扩大所述第一填充区在所述第一方向上的宽度。
12.根据权利要求1-9任一项所述的半导体结构的制备方法，其特征在于，提供具有多个有源结构的基底的步骤之后，所述制备方法还包括：
向所述位线接触区内加入修复物质，并在预设温度下对所述有源结构进行修复。
13.根据权利要求1-9任一项所述的半导体结构的制备方法，其特征在于，形成沿第一方向间隔排布的多个导电支撑条的步骤包括：
在所述基底上形成导电支撑层，所述导电支撑层覆盖所述基底上表面且填充满所述位线接触区；
图形化所述导电支撑层，以形成沿第一方向间隔设置的多个导电支撑条，所述导电支撑条与所述位线接触区的侧壁间隔设置。
14.根据权利要求1-9任一项所述的半导体结构的制备方法，其特征在于，形成覆盖各个所述导电支撑条的侧面和顶面的初始隔离结构的步骤包括：
形成覆盖各个所述导电支撑条的侧面和顶面的初始隔离侧墙，所述初始隔离侧墙在相邻的所述导电支撑条之间围成凹槽；
在所述凹槽内形成初始介质层，所述初始介质层填充满所述凹槽；所述初始介质层和所述初始隔离侧墙构成所述初始隔离结构。
15.一种半导体结构，其特征在于，所述半导体结构通过权利要求1-14任一项所述的半导体结构的制备方法制得；所述半导体结构包括：
基底，所述基底具有多个有源结构，每个所述有源结构具有位线接触区；
多条位线结构，多条所述位线结构沿第一方向间隔设置，每个所述位线结构沿第二方向延伸，且每条所述位线结构连接所述第二方向上位于同一列的所述位线接触区；
隔离结构，所述隔离结构覆盖在所述位线结构的侧面。
16.根据权利要求15所述的半导体结构，其特征在于，所述位线结构包括位线接触以及设置在所述位线接触上的位线，所述位线接触朝向所述基底端部具有延伸部，所述延伸部包裹所述有源结构的部分侧面；所述位线包括依次层叠设置的位线阻挡层、位线导电层和位线绝缘层，所述位线阻挡层设置在所述位线接触上。
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- 2022-08-22 CN CN202211009652.2A patent/CN115332181A/zh active Pending
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2023
- 2023-01-12 US US18/153,355 patent/US20240064969A1/en active Pending
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| US20240064969A1 (en) | 2024-02-22 |
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