CN115295614A - 一种碳化硅jfet结构及其制备方法 - Google Patents
一种碳化硅jfet结构及其制备方法 Download PDFInfo
- Publication number
- CN115295614A CN115295614A CN202211219390.2A CN202211219390A CN115295614A CN 115295614 A CN115295614 A CN 115295614A CN 202211219390 A CN202211219390 A CN 202211219390A CN 115295614 A CN115295614 A CN 115295614A
- Authority
- CN
- China
- Prior art keywords
- silicon carbide
- region
- epitaxial layer
- pinch
- carbide epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 142
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 140
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims abstract description 53
- 239000002184 metal Substances 0.000 claims abstract description 53
- 238000002347 injection Methods 0.000 claims abstract description 48
- 239000007924 injection Substances 0.000 claims abstract description 48
- 239000000463 material Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 230000007704 transition Effects 0.000 claims abstract description 21
- 238000002513 implantation Methods 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims description 25
- 238000000151 deposition Methods 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 12
- 239000007943 implant Substances 0.000 claims description 12
- 238000001259 photo etching Methods 0.000 claims description 12
- 239000010408 film Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000009740 moulding (composite fabrication) Methods 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 claims description 3
- 238000000427 thin-film deposition Methods 0.000 claims description 3
- 239000000945 filler Substances 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000001012 protector Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thyristors (AREA)
Abstract
本发明公开了一种碳化硅JFET结构及其制备方法,包括碳化硅衬底和设在碳化硅衬底上的碳化硅外延层；碳化硅外延层上设有夹断注入区，碳化硅外延层上刻蚀有多个沟槽结构；沟槽结构与夹断注入区交替分布，沟槽结构与夹断注入区之间设有源极注入区；沟槽结构表面设有氧化层，沟槽结构内部沉积有填充材料；夹断注入区和填充材料之上覆盖有栅金属电极；在有源区之外，碳化硅外延层上设有过渡区和终端保护装置；碳化硅衬底、碳化硅外延层和源极注入区的掺杂类型均为第一导电类型；夹断注入区、填充材料、过渡区和终端保护装置的掺杂类型均为第二导电类型。本发明降低了碳化硅JFET的导通电阻，同时增加了碳化硅JFET的抗浪涌、耐电压尖峰能力。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种碳化硅JFET结构及其制备方法。
背景技术
相比于硅基器件，碳化硅器件有着更高的热导率，更低的导通电阻，同时具备高频、耐高温特性，已在应用市场上占据一席之地。而相比于推广率较高的碳化硅MOSFET，碳化硅JFET能适用于更多的应用场景，既可以像碳化硅MOSFET一样作为开关器件，也可以凭借自身优异的耐冲击特性应用于保护电路。
然而，现有技术中的碳化硅JFET存在导通电阻高，抗浪涌、耐电压尖峰能力不佳的问题。
发明内容
本发明所要解决的技术问题是现有技术中的碳化硅JFET存在导通电阻高，抗浪涌、耐电压尖峰能力不佳的问题。本发明目的在于提供一种碳化硅JFET结构及其制备方法，进一步降低了碳化硅JFET的导通电阻，同时增加了碳化硅JFET的抗浪涌、耐电压尖峰能力。
本发明通过下述技术方案实现：
第一方面，本发明提供了一种碳化硅JFET结构，包括碳化硅衬底和设置在碳化硅衬底上的碳化硅外延层；
在有源区内，碳化硅外延层上设置有夹断注入区，碳化硅外延层上刻蚀有多个沟槽结构；
沟槽结构与夹断注入区交替分布，且沟槽结构与夹断注入区之间设置有源极注入区；沟槽结构的表面设置有氧化层，沟槽结构内部沉积有填充材料；夹断注入区和填充材料之上覆盖设有栅金属电极；
在有源区之外，碳化硅外延层上设置有过渡区和终端保护装置；
碳化硅衬底、碳化硅外延层和源极注入区的掺杂类型均为第一导电类型；夹断注入区、填充材料、过渡区和终端保护装置的掺杂类型均为第二导电类型。
本发明碳化硅JFET结构的填充材料和氧化层形成的沟槽结构，与碳化硅外延层一起形成了类似MOS结构的电容器结构。相比于夹断注入区，沟槽处形成的电容器结构具有更窄的耗尽区宽度，正向导通时具有更低的导通电阻。相比于在有源区单纯地设置夹断注入区，沟槽结构与夹断注入区交替分布可使得器件在保持耐压能力的前提下，具有更低的导通电阻，当碳化硅JFET结构应用于开关电路时可降低整体损耗。而且填充材料、氧化层、碳化硅外延层共同组成的电容器结构构成了一定的寄生电容，使得碳化硅JFET结构应用于保护电路时，具备更优异的抗浪涌能力，以及耐电压尖峰能力。
进一步地，整个碳化硅外延层上方覆盖设有源金属电极和场氧，源金属电极对应有源区，场氧对应有源区之外；
整个碳化硅外延层背面覆盖有漏金属电极。
进一步地，栅金属电极和源金属电极之间设置有绝缘层，以防止电学导通。
进一步地，填充材料为金属、多晶硅或高介电常数介质。
进一步地，第一导电类型为N型，第二导电类型为P型。
进一步地，第一导电类型为P型，第二导电类型为N型。
第二方面，本发明又提供了一种碳化硅JFET结构的制备方法，包括以下步骤：
S1，在碳化硅衬底上外延生长形成碳化硅外延层；
S2，在碳化硅外延层上表面通过薄膜沉积、光刻和刻蚀，形成第一图形化掩膜层，再通过离子注入形成源极注入区，离子注入后去除第一图形化掩膜层；
S3，再次通过薄膜沉积、光刻和刻蚀，在碳化硅外延层上形成第二图形化掩膜层，通过离子注入形成过渡区和终端保护装置，离子注入后去除第二图形化掩膜层；
S4，再次通过薄膜沉积、光刻和刻蚀，在碳化硅外延层上形成第三图形化掩膜层，通过离子注入形成夹断注入区，离子注入后去除第三图形掩膜层；
S5，再次通过薄膜沉积、光刻和刻蚀，在碳化硅外延层上形成第四图形化掩膜层；之后对碳化硅外延层进行刻蚀，形成沟槽结构；之后对碳化硅外延层表面进行热氧工艺处理，形成氧化层；
S6，基于步骤S5已经形成的第四图形化掩膜层，沟槽结构内部采用填充材料进行填充，采用淀积的方式填充材料；填充后去除第四图形化掩膜层；
S7，在过渡区和终端保护装置的上方沉积场氧，保护终端结构，提升可靠性；
S8，在碳化硅外延层正面高温退火形成栅金属电极和源金属电极，栅金属电极和源金属电极之间沉积有绝缘层以防电学导通；另外，在碳化硅衬底背面高温退火形成漏金属电极。
进一步地，步骤S2中通过离子注入形成源极注入区，具体为：
通过氮（N）或磷（P）离子注入形成N型源极注入区，源极注入区的掺杂浓度为1×1018 cm-3～1×1020 cm-3。
进一步地，步骤S3中通过离子注入形成过渡区和终端保护装置，具体为：
通过铝（Al）或硼（B）离子注入形成P型过渡区和终端保护装置，过渡区和终端保护装置的掺杂浓度为1×1017 cm-3～1×1019 cm-3。
步骤S4中通过离子注入形成夹断注入区，具体为：
通过铝（Al）或硼（B）离子注入形成P型夹断注入区，夹断注入区的掺杂浓度为5×1017 cm-3～5×1019 cm-3。
进一步地，步骤S6中沟槽结构内部采用填充材料进行填充，具体为：
沟槽结构内部采用淀积掺杂浓度为1×1017～1×1019 cm-3的P型填充材料进行填充；填充材料为金属、多晶硅或高介电常数介质。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明一种碳化硅JFET结构及其制备方法，填充材料和氧化层形成的沟槽结构，与碳化硅外延层一起形成了类似MOS结构的电容器结构。相比于夹断注入区，沟槽处形成的电容器结构具有更窄的耗尽区宽度，正向导通时具有更低的导通电阻。相比于在有源区单纯地设置夹断注入区，沟槽结构与夹断注入区交替分布可使得器件在保持耐压能力的前提下，具有更低的导通电阻，当碳化硅JFET结构应用于开关电路时可降低整体损耗。而且填充材料、氧化层、碳化硅外延层共同组成的电容器结构构成了一定的寄生电容，使得碳化硅JFET结构应用于保护电路时，具备更优异的抗浪涌能力，以及耐电压尖峰能力。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明一种碳化硅JFET结构的制备方法中经过步骤S1后的碳化硅JFET结构示意图；
图2为本发明一种碳化硅JFET结构的制备方法中经过步骤S2后的碳化硅JFET结构示意图；
图3为本发明一种碳化硅JFET结构的制备方法中经过步骤S3后的碳化硅JFET结构示意图；
图4为本发明一种碳化硅JFET结构的制备方法中经过步骤S4后的碳化硅JFET结构示意图；
图5为本发明一种碳化硅JFET结构的制备方法中经过步骤S5后的碳化硅JFET结构示意图；
图6为本发明一种碳化硅JFET结构的制备方法中经过步骤S6后的碳化硅JFET结构示意图；
图7为本发明一种碳化硅JFET结构的制备方法中经过步骤S7后的碳化硅JFET结构示意图；
图8为本发明一种碳化硅JFET结构的制备方法最终制备出的碳化硅JFET结构示意图；
图9为本发明一种碳化硅JFET结构实现器件的关断原理图。
附图中标记及对应的零部件名称：
101-碳化硅衬底，102-碳化硅外延层，103-夹断注入区，104-填充材料，105-氧化层，106-源极注入区，107-过渡区，108-终端保护装置，109-场氧，110-绝缘层，111-栅金属电极，112-源金属电极，113-漏金属电极。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
本实施例以第一导电类型为N型举例，如图8所示，本发明一种碳化硅JFET结构包括碳化硅衬底101，其中该碳化硅衬底101的掺杂浓度与类型为N+型。在碳化硅衬底101上生长有碳化硅外延层102，其中该碳化硅外延层102的掺杂浓度与类型为N-型。在碳化硅外延层102上设有夹断注入区103，其掺杂浓度与类型为P+型。在碳化硅外延层102上刻蚀有多个沟槽结构，沟槽结构与夹断注入区103交替分布，沟槽结构与夹断注入区103之间设置有源极注入区106，源极注入区106的掺杂浓度与类型为N+型。其中沟槽结构表面生长有氧化层105，沟槽结构内部沉积有填充材料104，填充材料104可为金属、掺杂浓度与类型为P+型的多晶硅或高K（介电常数）介质。
在有源区之外设置有过渡区107和终端保护装置108，其二者的掺杂浓度与类型为P+型。其中终端保护装置可以是图1中所示的场限环装置，也可为结终端扩展JTE等其它保护装置。夹断注入区103和填充材料104之上覆盖有栅金属电极111，整个碳化硅外延层102上方覆盖有源金属电极112和场氧109，整个碳化硅外延层102背面覆盖有漏金属电极113。栅金属电极111和源金属电极112之间设置有绝缘层110，以防止电学导通。
本器件为耗尽型常开器件，正常工作状态为导通，在源金属电极112或漏金属电极113施加正压，夹断注入区103和沟槽结构中间形成导电沟道，即可实现通路。在栅金属电极111施加一定正压，夹断注入区103以及填充材料104、氧化层105、碳化硅外延层102共同组成的电容器结构的耗尽区会发生扩散，电压足够大时二者形成的耗尽区会夹断导电沟道，从而实现器件的关断，如图9所示。
基于以上特性，本器件可应用于开关电路或保护电路。本发明碳化硅JFET结构的填充材料104和氧化层105形成的沟槽结构，与碳化硅外延层102一起形成了类似MOS结构的电容器结构。相比于夹断注入区103，沟槽处形成的电容器结构具有更窄的耗尽区宽度，正向导通时具有更低的导通电阻。相比于在有源区单纯地设置夹断注入区103，沟槽结构与夹断注入区103交替分布可使得器件在保持耐压能力的前提下，具有更低的导通电阻，当碳化硅JFET结构应用于开关电路时可降低整体损耗。而且填充材料104、氧化层105、碳化硅外延层102共同组成的电容器结构构成了一定的寄生电容，使得碳化硅JFET结构应用于保护电路时，具备更优异的抗浪涌能力，以及耐电压尖峰能力。
本实施例一种碳化硅JFET结构的制备方法包括以下步骤：
S1，在碳化硅衬底101上外延生长形成碳化硅外延层102，具体如图1所示；
S2，在碳化硅外延层102上表面通过薄膜沉积、光刻和刻蚀，形成第一图形化掩膜层，再通过氮（N）或磷（P）离子注入形成N型源极注入区106，源极注入区106的掺杂浓度为1×1018 cm-3～1×1020 cm-3，具体如图2所示，离子注入后去除第一图形化掩膜层；
S3，再次通过薄膜沉积、光刻和刻蚀，在碳化硅外延层102上形成第二图形化掩膜层，通过铝（Al）或硼（B）离子注入形成P型过渡区107和终端保护装置108，过渡区107和终端保护装置108的掺杂浓度为1×1017 cm-3～1×1019 cm-3，具体如图3所示，离子注入后去除第二图形化掩膜层；
S4，再次通过薄膜沉积、光刻和刻蚀，在碳化硅外延层102上形成第三图形化掩膜层，通过铝（Al）或硼（B）离子注入形成P型夹断注入区103，其掺杂浓度为5×1017 cm-3～5×1019 cm-3，具体如图4所示，离子注入后去除第三图形化掩膜层；
S5，再次通过薄膜沉积、光刻和刻蚀，在碳化硅外延层102上形成第四图形化掩膜层；之后对碳化硅外延层102进行刻蚀，形成如图5所示的沟槽结构，之后对碳化硅外延层102表面进行热氧工艺处理，形成氧化层105；
S6，基于步骤S5已经形成的第四图形化掩膜层，沟槽结构内部采用掺杂浓度为1×1017～1×1019 cm-3的P型填充材料104进行填充，采用淀积的方式填充材料104，具体如图6所示；填充后去除第四图形化掩膜层；其中，填充材料可为金属、多晶硅或高K（介电常数）介质；
S7，在过渡区107和终端保护装置108的上方沉积场氧109，保护终端结构，提升可靠性；具体如图7所示；
S8，在碳化硅外延层102正面高温退火形成栅金属电极111和源金属电极112，二者之间沉积有绝缘层110以防电学导通。另外，在碳化硅衬底101背面高温退火形成漏金属电极113。
最终通过上述制备方法制备得到的一种碳化硅JFET结构如图8所示。
实施例2
如图8所示，本实施例与实施例1的区别在于，本实施例的第一导电类型变换为P型。
一种碳化硅JFET结构包括碳化硅衬底101，其中该碳化硅衬底101的掺杂浓度与类型为P+型。在碳化硅衬底101上生长有碳化硅外延层102，其中该碳化硅外延层102的掺杂浓度与类型为P-型。在碳化硅外延层102上设有夹断注入区103，其掺杂浓度与类型为N+型。在碳化硅外延层102上刻蚀有多个沟槽结构，沟槽结构与夹断注入区103交替分布，沟槽结构与夹断注入区103之间设置有源极注入区106，源极注入区106的掺杂浓度与类型为P+型。其中沟槽结构表面生长有氧化层105，沟槽结构内部沉积有填充材料104，填充材料104可为金属、掺杂浓度与类型为N+型的多晶硅或高K（介电常数）介质。
在有源区之外设置有过渡区107和终端保护装置108，其二者的掺杂浓度与类型为N+型。其中终端保护装置可以是图8中所示的场限环装置，也可为JTE等其它保护装置。夹断注入区103和填充材料104之上覆盖有栅金属电极111，整个碳化硅外延层102上方覆盖有源金属电极112和场氧109，整个碳化硅外延层102背面覆盖有漏金属电极113。栅金属电极111和源金属电极112之间设置有绝缘层110，以防止电学导通。
本器件为耗尽型常开器件，正常工作状态为导通，在源金属电极112或漏金属电极113施加正压，夹断注入区103和沟槽结构中间形成导电沟道，即可实现通路。在栅金属电极111施加一定负压，夹断注入区103以及填充材料104、氧化层105、碳化硅外延层102共同组成的电容器结构的耗尽区会发生扩散，电压足够大时二者形成的耗尽区会夹断导电沟道，从而实现器件的关断。基于以上特性，本器件可应用于开关电路或保护电路。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种碳化硅JFET结构，包括碳化硅衬底（101）和设置在碳化硅衬底（101）上的碳化硅外延层（102）；其特征在于，在有源区内，所述碳化硅外延层（102）上设置有夹断注入区（103），所述碳化硅外延层（102）上刻蚀有多个沟槽结构；
所述沟槽结构与夹断注入区（103）交替分布，且沟槽结构与夹断注入区（103）之间设置有源极注入区（106）；所述沟槽结构的表面设置有氧化层（105），沟槽结构内部沉积有填充材料（104）；所述夹断注入区（103）和填充材料（104）之上覆盖设有栅金属电极（111）；
在有源区之外，所述碳化硅外延层（102）上设置有过渡区（107）和终端保护装置（108）；
所述碳化硅衬底（101）、碳化硅外延层（102）和源极注入区（106）的掺杂类型均为第一导电类型；所述夹断注入区（103）、填充材料（104）、过渡区（107）和终端保护装置（108）的掺杂类型均为第二导电类型。
2.根据权利要求1所述的一种碳化硅JFET结构，其特征在于，整个碳化硅外延层（102）上方覆盖设有源金属电极（112）和场氧（109），所述源金属电极（112）对应有源区，所述场氧（109）对应有源区之外；
整个碳化硅外延层（102）背面覆盖有漏金属电极（113）。
3.根据权利要求2所述的一种碳化硅JFET结构，其特征在于，所述栅金属电极（111）和源金属电极（112）之间设置有绝缘层（110）。
4.根据权利要求1所述的一种碳化硅JFET结构，其特征在于，所述填充材料（104）为金属、多晶硅或高介电常数介质。
5.根据权利要求1所述的一种碳化硅JFET结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
6.根据权利要求1所述的一种碳化硅JFET结构，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
7.如权利要求1至6中任一所述的一种碳化硅JFET结构的制备方法，其特征在于，包括以下步骤：
S1，在碳化硅衬底（101）上外延生长形成碳化硅外延层（102）；
S2，在碳化硅外延层（102）上表面通过薄膜沉积、光刻和刻蚀，形成第一图形化掩膜层，再通过离子注入形成源极注入区（106），离子注入后去除所述第一图形化掩膜层；
S3，再次通过薄膜沉积、光刻和刻蚀，在碳化硅外延层（102）上形成第二图形化掩膜层，通过离子注入形成过渡区（107）和终端保护装置（108），离子注入后去除所述第二图形化掩膜层；
S4，再次通过薄膜沉积、光刻和刻蚀，在碳化硅外延层（102）上形成第三图形化掩膜层，通过离子注入形成夹断注入区（103），离子注入后去除第三图形化掩膜层；
S5，再次通过薄膜沉积、光刻和刻蚀，在碳化硅外延层（102）上形成第四图形化掩膜层；之后对碳化硅外延层（102）进行刻蚀，形成沟槽结构；之后对碳化硅外延层（102）表面进行热氧工艺处理，形成氧化层（105）；
S6，基于步骤S5已经形成的第四图形化掩膜层，沟槽结构内部采用填充材料（104）进行填充，并淀积填充材料（104）；采用淀积的方式填充后去除所述第四图形化掩膜层；
S7，在过渡区（107）和终端保护装置（108）的上方沉积场氧（109），保护终端结构；
S8，在碳化硅外延层（102）正面高温退火形成栅金属电极（111）和源金属电极（112），栅金属电极（111）和源金属电极（112）之间沉积有绝缘层（110）；之后在碳化硅衬底（101）背面高温退火形成漏金属电极（113）。
8.根据权利要求7所述的制备方法，其特征在于，步骤S2中通过离子注入形成源极注入区（106），具体为：
通过氮或磷离子注入形成N型源极注入区（106），源极注入区（106）的掺杂浓度为1×1018 cm-3～1×1020 cm-3。
9.根据权利要求7所述的制备方法，其特征在于，步骤S3中通过离子注入形成过渡区（107）和终端保护装置（108），具体为：
通过铝或硼离子注入形成P型过渡区（107）和终端保护装置（108），过渡区（107）和终端保护装置（108）的掺杂浓度为1×1017 cm-3～1×1019 cm-3；
步骤S4中通过离子注入形成夹断注入区（103），具体为：
通过铝或硼离子注入形成P型夹断注入区（103），夹断注入区（103）的掺杂浓度为5×1017 cm-3～5×1019 cm-3。
10.根据权利要求7所述的制备方法，其特征在于，步骤S6中沟槽结构内部采用填充材料（104）进行填充，具体为：
沟槽结构内部采用掺杂浓度为1×1017～1×1019 cm-3的P型填充材料（104）进行填充。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211219390.2A CN115295614B (zh) | 2022-10-08 | 2022-10-08 | 一种碳化硅jfet结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211219390.2A CN115295614B (zh) | 2022-10-08 | 2022-10-08 | 一种碳化硅jfet结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115295614A true CN115295614A (zh) | 2022-11-04 |
| CN115295614B CN115295614B (zh) | 2023-02-03 |
Family
ID=83834867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211219390.2A Active CN115295614B (zh) | 2022-10-08 | 2022-10-08 | 一种碳化硅jfet结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115295614B (zh) |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080146004A1 (en) * | 2006-12-13 | 2008-06-19 | General Electric Company | Silicon carbide devices and method of making |
| US20130143396A1 (en) * | 2011-11-23 | 2013-06-06 | University Of South Carolina | Pretreatment Method for Reduction and/or Elimination of Basal Plane Dislocations Close to Epilayer/Substrate Interface in Growth of SiC Epitaxial |
| US20130313573A1 (en) * | 2010-01-21 | 2013-11-28 | Kabushiki Kaisha Toshiba | Semiconductor rectifier |
| CN106898638A (zh) * | 2017-01-16 | 2017-06-27 | 中国电子科技集团公司第五十五研究所 | 一种提高浪涌能力的碳化硅肖特基二极管结构及制备方法 |
| WO2017211105A1 (zh) * | 2016-06-08 | 2017-12-14 | 深圳尚阳通科技有限公司 | 一种超结器件、芯片及其制造方法 |
| WO2019053202A1 (en) * | 2017-09-15 | 2019-03-21 | Ascatron Ab | METHOD FOR MANUFACTURING A DOPED P GRID IN A N-DOPED SIC LAYER |
| CN109742136A (zh) * | 2018-12-30 | 2019-05-10 | 芜湖启迪半导体有限公司 | 一种肖特基二极管结构及其制造方法 |
| CN110379863A (zh) * | 2019-08-07 | 2019-10-25 | 派恩杰半导体（杭州）有限公司 | 一种碳化硅结势垒肖特基二极管 |
| US20200266272A1 (en) * | 2017-09-15 | 2020-08-20 | Ascatron Ab | Feeder design with high current capability |
| CN111697060A (zh) * | 2020-05-07 | 2020-09-22 | 派恩杰半导体（杭州）有限公司 | 一种带有沟槽的多沟道碳化硅jfet结构及其制备工艺 |
| CN112186027A (zh) * | 2020-08-28 | 2021-01-05 | 派恩杰半导体（杭州）有限公司 | 一种带有栅极沟槽结构的碳化硅mosfet |
| CN114420761A (zh) * | 2022-03-30 | 2022-04-29 | 成都功成半导体有限公司 | 一种耐高压碳化硅器件及其制备方法 |
| CN114864704A (zh) * | 2022-07-11 | 2022-08-05 | 成都功成半导体有限公司 | 具有终端保护装置的碳化硅jbs及其制备方法 |
-
2022
- 2022-10-08 CN CN202211219390.2A patent/CN115295614B/zh active Active
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080146004A1 (en) * | 2006-12-13 | 2008-06-19 | General Electric Company | Silicon carbide devices and method of making |
| US20130313573A1 (en) * | 2010-01-21 | 2013-11-28 | Kabushiki Kaisha Toshiba | Semiconductor rectifier |
| US20130143396A1 (en) * | 2011-11-23 | 2013-06-06 | University Of South Carolina | Pretreatment Method for Reduction and/or Elimination of Basal Plane Dislocations Close to Epilayer/Substrate Interface in Growth of SiC Epitaxial |
| WO2017211105A1 (zh) * | 2016-06-08 | 2017-12-14 | 深圳尚阳通科技有限公司 | 一种超结器件、芯片及其制造方法 |
| CN106898638A (zh) * | 2017-01-16 | 2017-06-27 | 中国电子科技集团公司第五十五研究所 | 一种提高浪涌能力的碳化硅肖特基二极管结构及制备方法 |
| US20200266272A1 (en) * | 2017-09-15 | 2020-08-20 | Ascatron Ab | Feeder design with high current capability |
| WO2019053202A1 (en) * | 2017-09-15 | 2019-03-21 | Ascatron Ab | METHOD FOR MANUFACTURING A DOPED P GRID IN A N-DOPED SIC LAYER |
| CN109742136A (zh) * | 2018-12-30 | 2019-05-10 | 芜湖启迪半导体有限公司 | 一种肖特基二极管结构及其制造方法 |
| CN110379863A (zh) * | 2019-08-07 | 2019-10-25 | 派恩杰半导体（杭州）有限公司 | 一种碳化硅结势垒肖特基二极管 |
| CN111697060A (zh) * | 2020-05-07 | 2020-09-22 | 派恩杰半导体（杭州）有限公司 | 一种带有沟槽的多沟道碳化硅jfet结构及其制备工艺 |
| CN112186027A (zh) * | 2020-08-28 | 2021-01-05 | 派恩杰半导体（杭州）有限公司 | 一种带有栅极沟槽结构的碳化硅mosfet |
| CN114420761A (zh) * | 2022-03-30 | 2022-04-29 | 成都功成半导体有限公司 | 一种耐高压碳化硅器件及其制备方法 |
| CN114864704A (zh) * | 2022-07-11 | 2022-08-05 | 成都功成半导体有限公司 | 具有终端保护装置的碳化硅jbs及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115295614B (zh) | 2023-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111081759B (zh) | 一种增强型碳化硅mosfet器件及其制造方法 | |
| CN114420761B (zh) | 一种耐高压碳化硅器件及其制备方法 | |
| CN114927562B (zh) | 碳化硅jfet器件结构及其制备方法 | |
| CN115642088A (zh) | 一种沟槽型SiC MOSFET器件结构及其制造方法 | |
| CN114792734A (zh) | 一种双沟槽碳化硅mosfet及其制备方法 | |
| CN116454137A (zh) | 一种集成SBD的槽型裂源SiC VDMOS结构及制造方法 | |
| CN111755521A (zh) | 一种集成tjbs的碳化硅umosfet器件 | |
| CN113972261A (zh) | 碳化硅半导体器件及制备方法 | |
| US20240088215A1 (en) | Trench mosfet device and manufacturing method therefor | |
| CN116525683B (zh) | 一种深阱型SiC Mosfet器件及制备方法 | |
| CN115295614B (zh) | 一种碳化硅jfet结构及其制备方法 | |
| CN114597130B (zh) | 一种基于分裂栅的碳化硅mosfet器件及其制造方法 | |
| CN111799336B (zh) | 一种SiC MPS二极管器件及其制备方法 | |
| CN213816160U (zh) | 一种SiC双沟槽型MOSFET器件 | |
| CN115241051A (zh) | 一种碳化硅功率器件及其制备方法 | |
| CN213242561U (zh) | 一种沟槽型肖特基二极管器件 | |
| CN113437142A (zh) | 一种沟槽式igbt结构及其制造方法 | |
| CN111755522B (zh) | 一种集成tjbs的碳化硅umosfet器件 | |
| CN116936610B (zh) | 一种深掺杂碳化硅耐压jfet结构及其制备方法 | |
| CN115295612B (zh) | 一种单边沟道rc-igbt器件及其制备方法、芯片 | |
| CN111755520B (zh) | 一种集成jbs的碳化硅umosfet器件 | |
| CN115274828B (zh) | 一种rc-ligbt器件及其制备方法、芯片 | |
| CN117855253B (zh) | 屏蔽栅mos器件及其制备方法、芯片 | |
| JP3303806B2 (ja) | 半導体装置およびその製造方法 | |
| CN117438474A (zh) | 一种集成sbd结构的碳化硅超结及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |