CN1148001C - 带有锁相环的接收机 - Google Patents

带有锁相环的接收机

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Abstract

在接收机中，一种锁相环(PLL)被提供用于将它的振荡器(OSC)与载波(CA)同步，一种校准电路(CAL)校准锁相环振荡器(OSC)如下，它测量(FMC)在载波(CA)的额定频率(Fnom)和锁相环振荡器(OSC)的频率(Fosc)之间的频差(dF)。并且，它依据测得的频差(dF)调节(FCA)锁相环振荡器(OSC)的频率(Fosc)。结果，锁相环振荡器(OSC)将基本上调谐到载波(CA)的额定频率(Fnom)。载波(CA)的实际频率可以与额定频率(Fnom)不同。通常，这样一种差别对于锁相环(PLL)捕捉载波(CA)来说将是足够小的。

Description

带有锁相环的接收机
本发明涉及组成锁相环(PLL)部分的振荡器的校准。
US-A 5,408,196描述了一种接收机，它包括用于解调FM信号的PLL。在此接收机中，一个带通滤波器被连接到组成PLL部分的鉴相器的信号输入。在校准状态下，一个开关将信号源连接到带通滤波器。该信号源最好提供宽带噪声信号，在带通滤波器的通带和信号源谱之间有重迭。因而，信号源将通过带通滤波器在鉴相器的信号输入上产生具有带通滤波器通带中的谱的信号。根据这个信号，PLL将把它的振荡器的频率拖向通带。在校准结束时，在PLL振荡器的控制输入上导出的锁定信号被存贮在存贮器中。将此锁定信号作为对PLL振荡器的调谐信号提供，并将在通带内对它调谐。
本发明尤其试图提供组成PLL部分的振荡器的校准，相对于背景技术来说，它更适合于广泛多样的应用，权利要求1，6和7依据本发明分别规定了一种接收机，一种集成电路和一种校准组成PLL部分的振荡器的方法。另外的可作为选项有利地实施本发明的特征被规定在从属权利要求中。
本发明考虑以下的方面，PLL可以通过一个滤波器接收一个载波，该滤波器的中心频率可能与载波的额定频率不对应。例如，假定将PLL用于解调在适合于常规的陆地TV广播信号的电视(TV)接收机中的视频-调制载波。在这种情况下，PLL将通过一个在其通带的一端具有Nyquist斜率的滤波器接收视频-调制载波。视频-调制载波的额定频率将基本上位于Nyquist斜坡的中间。可是，滤波器的中心频率基本上是通带两端的中间，比方说，6MHz宽。也就是说，滤波器的中心频率将位于偏离视频-调制载波的额定频率约3MHz处。
在背景技术中，当校准已被完成时，PLL振荡器的频率将基本上对应于带通滤波器的中心频率。如果载波的额定频率实际上与此中心频率不对应，则可能防碍PLL捕捉载波。例如，在上述的一种TV接收机应用中，如果按照背景技术校准，PLL振荡器将偏离视频-调制载波的额定频率约3MHZ。PLL最好具有相对小的环路带宽，例如几kHz的量级，以防止可能引起干扰的PLL振荡器的寄生调制。利用这样一种小的环路带宽，PLL将不可能捕捉在频率上偏离3MHz的视频-调制载波。相反地，它将寄生地捕捉视频-调制载波的一个边带，特别是，所用的线路频率倍频的边带。
依据本发明，测量在载波的额定频率与PLL振荡器的频率之间的频差，并按照测得的频差调节PLL振荡器的频率。结果，PLL振荡器的频率将相对地靠近供给PLL的载波。因此，即使PLL具有相对小的环路带宽，PLL也能够捕捉载波而无大困难。而且，在这方面，通过什么类型的滤波器是没有关系的，若有的话，载波也被送到PLL。因此，本发明要比背景技术更适合于广泛多样的应用场合。
本发明相对于背景技术的另一个优点在于，在背景技术中，组成校准PLL振荡器的电路的部件的信号源和开关是通过滤波器分开的，载波是通过滤波器送到PLL。在许多情况下，用集成电路形式实现滤波器如果不是不可能，也将是困难的。而且，如果信号源和开关与PLL一起被实现在一个集成电路中，可能引起某些问题。例如，可能有由于集成电路两个管脚之间的寄生电容引起不充分滤波，两个管脚之一被连接到滤波器的一个输入，另一个管脚连到输出。
相反，在本发明中，PLL以及校准PLL振荡器的电路可以组成一个单一的集成电路部件而不引起任何明显的问题。因而，本发明比背景技术更适于在一个单一的集成电路上实现。这样一种实施一般有助于成本-效率。
可将本发明和其它特征选择地用来有利地实施本发明，通过参考以下结合附图的描述将更会明了。
在图件中，
图1是说明本发明基本特征的概念性示意图；
图2到5是表示可选择作为用来有利地实现本发明的其它特征的概念性示意图；
图6是依据本发明的一个接收机的例子的方框图；
图7a是依据本发明的接收机的又一例子的方框图；和
图7b是较详细地解释图7a接收机的操作的频率图。
首先，在使用参考符号方面将作某些说明。类似的实体在整个图中用相同的字母码标记，在一张图中，各种类似的实体可被示出，在这种情况下，数字被加到字母码上，以便相互区分类似的实例。如果类似实体的数目是一个流动的参数，该数字将在括号之间，在描述和权利要求中，如果适当的话，在参考符号中的任何数字可被略去。
图1用实线示出本发明的基本特征，锁相环PLL被提供用于将组成锁相环PLL部分的振荡器OSC与载波CA同步，校准电路CAL校准锁相环的振荡器OSC如下所述，在校准电路CAL中，频率测量电路FMC测量载波的额定频率Fnom和锁相环振荡器OSC的频率Fosc之间的频差dF。而且，频率调节电路FAC依据测得的频差dF调节锁相环振荡器OSC的频率Fosc。结果，锁相环振荡器OSC将基本上调谐到载波CA的额定频率Fnom。载波CA的实际频率可能与额定频率Fnom不同。一般，为了锁相环PLL捕捉载波CA，这样一种差别将是足够小的。
图1也用虚线示出以下内容，前端FRE处理输入信号Srf以获得包含载波CA的中间信号Sif，锁相环PLL和校准电路CAL可以组成集成电路IC的部分。
图2示出以下其它特征，频率调节电路基本上不调节锁相环振荡器的频率，如果频差dF的范围WIN基本上全都围绕零(0)为中心的话，图2是一个频率图，其中频差dF画在水平轴上。如果锁相环振荡器的频率高于载波的额定频率，频差dF将为正值。如果反过来应用，频差dF将为负值，如果频差dF具有低于某个负阈值频率-FW的负值，频率调节电路将增加锁相环振荡器的频率，图2中，这用水平轴以上的+号表示，如果频差dF具有某个正阈值频率+FW以上的正值，频率调节电路将降低锁相环振荡器的频率Fosc，用水平轴下-号表示，阈值频率+FW和-FW组成范围WIN的边界，在其中频率调节电路基本上并不调节锁相振荡器的频率。
图2特征考虑以下几方面，参考图1，有锁相环振荡器OSC可作为依据进行调节的两个准则。第一准则是载波CA的额定频率Fnom和锁相环振荡器OSC的频率Fosc之间的频差dF。第二准则是锁相环振荡器Fosc与载波CA同步。如果载波CA的实际频率并不精确地等于额定频率Fnom，一般情况就是这样，两个准则将会发生冲突，如果存在任何这样的冲突和这种冲突未被解决，锁相环PLL将工作不正常。
如果图2特征被应用，以上描述的冲突用以下方式解决，频率dF的范围WIN提供一个窗，其中锁相环可以捕捉载波以实现同步，没有来自频率调节电路的任何干扰。频率调节电路只调节相对大的频差dF，将锁相环振荡器的频率带到足够靠近载波的实际频率，使锁相环可以捕捉载波和实现同步。如果，由于某种原因，失去同步，频率调节电路，如果存在的话，将监视锁相环振荡器的频率，使与载波额定频率的频差dF保持在范围WIN内，因此，防止与任何除载波之外的信号同步，该信号的频率偏离载波的额定频率大于+Fw或-FW。因而，图2的特征有利于可靠性。
图3a示出以下的其它特征，频率调节电路利用至少两个不同的力F01，F02为两个不同的频差dF1，dF2调节锁相环振荡器的频率，两个力中最强的一个，也就是F01，用于两个频差中最大的一个，也就是dF1。图3a是一张与图2频率图具有相同水平轴的频率图。两个不同的力F01，F02用园头针表示，最长的针表示最强的力F01，在图3a中，两条虚线示出两个例子，指明锁相环振荡器的调节作为一个频差dF的函数可以如何变化。一条虚线表示锁相环振荡器用以调节的力当频差从dF1减少到dF2时，可以台阶式变化。另一条虚线表示当频差从dF1减少到dF2时，力可以逐渐地改变。
图3a的特征考虑以下方面，参考图1，频率测量电路FMC需要一定的时间来测量频差dF。频率测量的精度越高，所需要的时间越长。当频差dF正在被测量时，频率调节电路FAC将根据以前测得的频差调节锁相环振荡器的频率Fosc。调节被实施所用的力越大，频率测量所需要的时间越长，每次频率测量所作的调节也越大。当频差几乎降低到零时，如果调节太大，将发生不稳定。
图3b通过一个频率图说明这样一种不稳定的例子。此频率图具有与图3a的图相同的水平轴。在图3b中，Fres表示频差dF被测量时具有的精度。图3b示出一个测得的频差dF(x)，它是相当接近零(0)。因为被测的频差dF(x)低于零，锁相环振荡器的频率在周期Tm期间被利用一定的力F0增加，Tm是以精度Fres进行频率测量所需要的时间。结果，一个调节量A＝F0×Tm被这样实施，使下一个测得的频差F(x+1)在零以上。然后，相反符号的类似调节按这样的方式进行，即下一次频率测量将再次在零以下。这样一来，锁相振荡器的频率将基本上在Fx和F(x+1)之间前后跳动，好象，没有被以精度Fres测量为零的频差dF。
如果图3a的特征被应用，力F01可以是相当大，使得频差dF1较快地减少到较小的频差dF2。一旦频差被减少到dF2，较小的力被施加到dF2上以避免上述的任何不稳定。因此，图3a的特征使得在，一方面，频率调节的速度，另一方面，频率测量的精度，也是锁相环振荡器的频率被校准的精度之间得到满意的兼顾。
图4示出以下的其它特征。锁相环振荡器OSC具有一个粗的频率调节输入INC和一个精细的频率调节输入INF。当在粗频率调节INC输入上出现一定的变化Δ时，锁相环振荡器OSC的频率在较大范围内被调节，比同样的变化Δ出现在精细的频率调节输入INF上时要大。粗频率调节INC输入被连接到频率调节电路FAC，精细频率调节输入INF被连接到锁相环鉴相器PD。
图4的特征考虑以下方面，一方面，供电电压或电流将限制施加到锁相环振荡器OSC的任何频率调节信号可以改变的总的范围。另一方面，例如，如果在锁相环振荡器OSC中的频率确定成分的裕度是相当差的话，锁相环振荡器OSC的频率Fosc应被调节的范围可以是相当大的。因此，连接到频率调节电路FAC的锁相环振荡器OSC的一个输入需要在电压到频率或电流到频率方面有相当高的灵敏度，如果供电电压或电流是相当低和裕度是相当差的话。在这种情况下，如果此输入也连接到锁相环的鉴相器PD的话，在锁相环鉴相器PD中的任何噪声将在相当大的程度对锁相环的总噪声性能产生不利的影响。
如果图4的特征被应用，精细频率调节输入INF将接收频率调节信号，用于调节，一方面，供给锁相环的载波，另一方面，在校准以后的锁相环振荡器OSC之间的任何剩余频差。这样的频差通常是相当小的。因此，锁相环振荡器OSC的频率Fosc需要改变频率调节信号可以改变的整个范围的相当小的部分。因而，精细频率调节输入INF在电压到频率或电流到频率方面可以具有相当低的灵敏度。因此，在锁相环鉴相器PD中的任何噪声对锁相环总的噪声性能的影响的程度是相当小的。因而，图4的特征使得即使采用相当低的供电电压或电流和/或裕度是相当差的情况下能够提供满意的噪声性能。
图5示出以下的其它特征，前端FRE，也示于图1中，包括一个调谐器TUN，用于将输入信号Srf频移，以便获得频移的输入信号Srfs。它也包括一个滤波器FIL，用于从频移输入信号Srfs中抽取中间信号Sif。调谐调节电路TAC依据在中间信号Sif的额定频率Fnom和锁相环振荡器OSC的频率Fosc之间的测到的频差dF调节由调谐器实现的频移Fshift。
图5的特征考虑以下方面。中间信号Sif的质量，尤其是，组成它的部分的载波CA的质量，取决于由调谐器TUN实现的频移Fshift。存在某种频移，使得频移输入信号Srfs相对于滤波器FIL的特性在频率上处于最佳位置，以致中间信号Sif可以最佳可能方式抽出。如果载波CA的频率处于滤波器FIL已被设计成的额定值上的话，后者基本上将是这种情况。
如果图5的特征被应用，调谐调节电路TAC将以如下方式调节由调谐器TUN实现的频移Fshift，即载波CA的频率基本上等于它的额定值。结果，中间信号Sif和被包含在其中的载波CA，将从频移输入信号Srfs中以移频最佳方式被抽取出。因此，图5的特征有利于接收质量。
应该指出，图5的特征是对锁相环本身不可能提供任何调谐器调节信号的问题的一种解决办法。而且，应该指出，如果图5的特征被应用的话，频率测量电路FMC有效地形成两个不同控制环的部分。第一控制环包括频率调节电路FAC并服务于按这样方式调节锁相环振荡器OSC，使得锁相环可以可靠地捕捉载波CA。第二控制环包括调谐调节电路TAC并一旦锁相环振荡器OSC与载波CA同步，就服务于调节由调谐器TUN实现的频移Fshift。
图6是依据本发明的一个接收机的例子。图6接收机并入了在图1，4和5中所描述的并已在以上讨论过的特征。它也可以并入在图2和3a中所述的特征，这从以下的描述会很明白的。
在图6接收机中，频率测量电路FMC是一个门电路GA和一个计数器电路CNT组成。频率调节电路由更新电路UPD，寄存器REG和数模变换器DAC组成。调谐调节电路TAC由主控制器CON和频率合成器SYN组成。集成电路IC另外包括混合设备MD，分频器DIV，温度稳定电流源TCS，相加电路SUM和接口与控制电路ICC。锁相环PLL包括鉴相器PD，开关SW，参考电压源Vref，环路滤波器LF和电压-电流变换器V/I。
图6接收机操作如下，锁相环振荡器OSC是一种电流控制的锁相环振荡器，它的频率Fosc可以通过提供给粗频率调节输入INC的粗频率调节电流Ifc来调节，和可以通过提供给精细频率调节输入INF的精细频率调节电流Iff来调节。粗频率调节电流Ifc是温度稳定电流Itc和由数模变换器DAC提供的调节电流Idac之和，调节电流Idac的值由存贮在寄存器REG中并提供给数模变换器DAC的二进制调节值BAV所确定。当锁相环振荡器OSC的频率Fosc被校准时，精细频率调节电流Iff被保持在一个恒定的值。最后，开关处于位置C，使参考电压Vref被提供给电压-电流变换器V/I。
将锁相环振荡器OSC校准如下。首先，与载波CA的额定频率Fnom相对应的预置计数器值PCV通过接口与控制电路ICC装载到计数器CNT中。计数器CNT通过门电路GA作为一种钟信号接收分频振荡器信号Do。门电路GA根据参考频率Fref提供一个时间窗。计数器CNT从预置计数器值PCV开始减数，在时间窗期间每个分频振荡器信号Do的一个周期减去一个单位。如果锁相振荡器OSC的频率Fosc是在所希望的值Fnom，计数器CNT在时间窗期间将减数到零。然而，如果频率Fosc太高，在时间窗结束时计数器将具有负的余数。相反，如果频率Fosc太低，计数器CNT将具有正的余数，因此，计数器CNT提供的余数值RV可以是零，负的或正的。
以下是一个例子，其中假定图6接收机是一台TV接收机。参考频率Fref可以是彩色载波频率，在欧洲是4.4336187MHz，在美国是3.579545MHz。门电路GA提供的一个时间窗，如果参考频率是4.4336187MHz，则是参考频率Fref的704(64×11)个周期，如果是3.579545MHz，则是参考频率的576(64×9)个周期。假定分频器DIV的分频系数是4，下表对于各种载波CA的额定频率Fnom在标题是PCV的列中列出了相应的预置计数器值。
Fref＝4.4336187MHz     Fref＝3.579545MHz
Fnom(MHz)      PCV     Fnom(MHz)       PCV
38.90          1544    38.90           1565
45.75          1816    45.75           1840
58.75          2332    58.75           2363
38.00          1508    38.00           1529
33.40          1326    33.40           1344
更新电路UPD根据余数值RV更新寄存器REG中的二进制调节值BAV。这可以用各种方式来做。例如，一种非常基本的方式如下，如果余数值RV是负的或正的，二进制调节值BAV可以通过一个固定数量被改变，由此引起粗频率调节电流Ifc的改变，分别使得锁相环振荡器OSC频率Fosc减少或增加。如果余数值RV为零，二进制调节值保持原样，更新电路UPD可以发信号给接口和控制电路ICC，锁相环振荡器OSC已被校准。另外，当余数值RV足够小但不是零时，更新电路可以停止调节二进制调节值BAV。这是实现图2特征的一种可能方案，更新电路UPD也可以通过一个不是固定的而是依赖于余数值RV的数量改变二进制调节值BAV，这是实现图3a特征的一种可能方案。
一旦锁相环振荡器OSC已按上述方案被校准，开关SW被设置在位置L。这使锁相环振荡器OSC能与载波CA同步。锁相环振荡器OSC提供两种信号：供给鉴相器PD的正交相位振荡信号Q。供给混频设备MD的同相振荡信号Io。混频设备MD有效地将载波CA与同相振荡信号Io相乘。因此，一旦锁相环振荡器OSC与载波CA同步，就实现了同步解调。
即使当锁相环振荡器OSC已被校准和同步，计数器CNT仍然动作。在后一种情况下，余数值RV是载波CA的实际频率可以具有的相对于它的额定频率Fnom任何偏差的一种量度，以下所做的是减少任何这样偏差。余数值RV以各种形式通过接口与控制电路ICC提供给主控制器CON，作为响应，主控制器CON调节频率合成器SYN，确定由调谐器TUN实现的频移Fshift，使得余数值RV为零或基本上为零。在这方面，图2和3a特征可以等效地使用。
图7a示出依据本发明的接收机的另一例子。图7a接收机将示于图1，2和3a并在以上已讨论过的特征合并，相对于图6接收机的主要结构上的差别如下，在图7a接收机中，频率调节电路FAC是由双窗电路DWC和充电泵电路CPC组成。充电泵电路CPC的一个输出被连到环路滤波器LF。锁相环振荡器OSC有一个单一频率调节输入IN。
图7a接收机工作如下，锁相环振荡器OSC是一个电流控制振荡器，它的频率可以通过施加到单一频率调节输入IN的组合频率调节电流Ifs调节。由锁相环振荡器OSC提供的同相振荡信号Io，没有任何分频，被施加到频率测量电路FMC，该电路的工作方式与图6接收机中的类似，也就是说，提供的余数值RV是锁相环振荡器OSC的频率Fosc和载波CA的额定频率之频差的量度。
频率调节电路FAC提供作为余数值RV的函数的频率调节电流Icp，频率调节电流Icp被施加到环路滤波器LF中的电容器CF上，它也通过电阻器Rf从鉴相器PD接收检测电流Ipd，因此，频率调节电路FAC可以改变施加在电压-电流变换器V/I输入上的环路滤波器电压Vf，结果，可以改变组合频率调节电流Ifc，使锁相环振荡器OSC的频率Fosc被调节，从而减少差值dF。
频率调节电路FAC的工作情况将参考图7b作更详细的解释。图7b是一个频率图，其中频差dF画在水平轴上，在图7b中，示出了一个宽的频率窗WW和一个窄的频率窗WN。双窗电路DWC根据余数值RV确定是否频差dF在这两个窗中任一个窗以内。有三种可能的结果：(1)频差dF是如此之大以致在宽的频率窗WW以外，或(2)它在宽的频率窗WW以内但在窄的频率窗NW以外，或(3)它在窄的频率窗NW以内，以下将讨论这三种可能结果的后果。
首先，如果频差dF是如此大以致在宽的频率窗WW以外，双窗电路DWC将强迫充电泵电路CPC提供一个比较宽的电流脉冲PW+/PW-。结果，环路滤波器电压Vf改变比较大，因此，锁相环振荡器OSC的频率Fose将作比较大的调整，其次，如果频差dF是在宽的频率窗WW以内但在窄的频率窗NW以外，双窗电路DWC将强迫充电泵电路CPC提供一个比较窄的电流脉冲PN+/PN-。结果，环路滤波器电压Vf将改变比较小，因此，锁相环振荡器OSC的频率Fosc将作较小的调整。第三，如果频差dF是在窄频率窗NW以内，双窗电路将强迫充电泵电路CPC不提供任何实质性的输出电流。结果，环路滤波器电压Vf将只作为检测电流Ipd的函数进行变化。
以上的图及它们的描述是说明而不是限制本发明。很明显，有许多替代方案落在所附的权利要求的范围内，在这方面，要说几句以下的结束语。
对各种单元在物理上扩展功能或功能性部件有许多方法。在这方面，提供的图件是非常简要的，只表示本发明的一种可能的实施方案。例如，参考图1，前端FRE可以整个地或部分地组成集成电路IC的部分。作为另一个例子，参考图6，合成器SYN可以是前端FRE的部分。而且，应该指出，许多功能可以通过一个或多个适当地编程的计算机来实现。
任何类型的信号可以提供给锁相环PLL，全部问题在于它包括一个锁相环振荡器OSC可以用以同步的部件。例如，参考图7a，中间信号Sif可以是TV接收机中一个声频解调器的输出信号，在接收机中包括一个声频系统识别载波，例如，55KHz，在这种情况下，逻辑上的必然结果是发出声频系统识别载波的声频解调器组成前端FRE的部分。
虽然在图6接收机中的调谐调节电路TAC是数字的而不是模拟的，但决不排斥模拟型的调谐调节电路。例如，参考图7a接收机，一个第二充电泵电路可被连接到双窗电路DWC。这第二充电泵电路的一个输出可通过一个适当的滤波器连接到前端中一个调谐器的频率控制输入。而且，第二充电泵电路可通过锁定检测器来控制，该检测器指明是否锁相环振荡器OSC被同步，在未同步的情况下，第二充电泵电路最好使其不工作。
在括号中的任何参考符号不应该被解释为对有关的权利要求的限制。

Claims (6)

1.一种接收机，包括：
一个前端(FRE)，用于处理输入信号(Srf)，以获得中间信号(Sif)；
所述前端(FRE)包括：
一个调谐器(FUN)，用于移动所述输入信号(Srf)的频率(Fshift)，以获得频移的输入信号(Srfs)；和
一个滤波器(FIL)，用于从所述频移的输入信号(Srfs)中抽取所述中间信号(Sif)；
所述接收机还包括：
一个锁相环(PLL)，用于将组成所述锁相环(PLL)的一部分的振荡器(OSC)与组成所述中间信号(Sif)的一部分的载波(CA)同步；和
一个校准电路(CAL)，用于校准所述锁相环的振荡器(OSC)；
其特征在于，所述校准电路(CAL)包括：
一个频率测量电路(FMC)，用于测量所述载波(CA)的额定频率(Fnom)与所述锁相环的振荡器(OSC)的频率(Fosc)之间的频差(dF)；和
一个频率调节电路(FAC)，用于依据测得的频差(dF)来调节所述锁相环的振荡器(OSC)的频率(Fosc)，以便锁相环(PLL)可靠地捕捉所述载波(CA)，并且其中所述接收机进一步包括：
一个调谐调节电路(TAC)，一旦所述锁相环的振荡器(OSC)与所述载波(CA)同步，所述调谐调节电路用于依据测得的所述载波(CA)的额定频率(Fnom)与所述锁相环的振荡器(OSC)的频率(Fosc)之间的频差(dF)调节由所述调谐器(TUN)完成的频移(Fshift)。
2.根据权利要求1的接收机，其特征在于，所述频率调节电路(FAC)不在围绕零(0)为中心的整个频差范围(WIN)内调节所述锁相环的振荡器(OSC)的频率(Fosc)。
3.根据权利要求1的接收机，其特征在于，所述频率调节电路(FAC)对于两种不同的频差(dF1，dF2)利用至少两种不同的速度(F01，F02)来调节所述锁相环的振荡器(OSC)的频率(Fosc)，两种速度之中较大的速度(F01)被应用于两种频差之中的较大频差(dF1)。
4.根据权利要求1的接收机，其特征在于，所述锁相环的振荡器(OSC)具有一个粗频率调节输入(INC)和一个精细频率调节输入(INF)，如果一定的变化(Δ)出现在所述粗频率调节输入(INC)上，所述锁相环的振荡器(OSC)的频率将作较大的调节，要比在同样的变化(Δ)出现在所述精细频率调节输入(INF)上时进行的调节大，所述粗频率调节输入(INC)耦合到所述频率调节电路(FAC)，而所述精细频率调节输入(INF)耦合到组成所述锁相环(PLL)的一部分的鉴相器(PD)。
5.一种在接收机中使用的集成电路，所述接收机包括：
一个前端(FRE)，用于处理输入信号(Srf)，以获得中间信号(Sif)；
所述前端(FRE)包括：
一个调谐器(FUN)，用于移动所述输入信号(Srf)的频率(Fshift)，以获得频移的输入信号(Srfs)；和
一个滤波器(FIL)，用于从所述频移的输入信号(Srfs)中抽取所述中间信号(Sif)；
所述集成电路包括：
一个锁相环(PLL)，用于将组成所述锁相环(PLL)的一部分的振荡器(OSC)与组成所述中间信号(Sif)的一部分的载波(CA)同步；和
一个校准电路(CAL)，用于校准所述锁相环的振荡器(OSC)；
其特征在于，所述校准电路(CAL)包括：
一个频率测量电路(FMC)，用于测量所述载波(CA)的额定频率(Fnom)与所述锁相环的振荡器(OSC)的频率(Fosc)之间的频差(dF)；和
一个频率调节电路(FAC)，用于依据测得的频差(dF)来调节所述锁相环的振荡器(OSC)的频率(Fosc)，以便所述锁相环(PLL)可靠地捕捉所述载波(CA)，并且其中所述接收机进一步包括：
一个调谐调节电路(TAC)，一旦所述锁相环的振荡器(OSC)与所述载波(CA)同步，所述调谐调节电路(TAC)依据测得的所述载波(CA)的额定频率(Fnom)与所述锁相环的振荡器(OSC)的频率(Fosc)之间的频差(dF)来调节由所述调谐器(TUN)完成的频移(Fshift)。
6.一种校准接收机中的振荡器的方法，所述接收机包括：
一个前端(FRE)，用于处理输入信号(Srf)，以获得中间信号(Sif)；
所述前端(FRE)包括：
一个调谐器(TUN)，用于移动所述输入信号(Srf)的频率(Fshift)，以获得频移的输入信号(Srfs)；和
一个滤波器(FIL)，用于从所述频移的输入信号(Srfs)中抽取所述中间信号(Sif)；
所述方法包括以下步骤：
将组成所述锁相环(PLL)的一部分的振荡器(OSC)与组成所述中间信号(Sif)的一部分的载波(CA)同步；和
校准所述锁相环振荡器(OSC)；
其特征在于，所述校准步骤包括：
测量所述载波(CA)的额定频率(Fnom)与所述锁相环的振荡器(OSC)的频率(Fosc)之间的频差(dF)；和
依据测得的频差(dF)来调节所述锁相环的振荡器(OSC)的频率(Fosc)，以便所述锁相环(PLL)可靠地捕捉所述载波(CA)，并且其中所述方法进一步包括以下步骤：
一旦所述锁相环的振荡器(OSC)与所述载波(CA)同步，依据测得的所述载波(CA)的额定频率(Fnom)与所述锁相环的振荡器(OSC)的频率(Fosc)之间的频差(dF)来调节由所述调谐器(TUN)完成的频移(Fshift)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106897645A (zh) * 2016-12-28 2017-06-27 深圳天珑无线科技有限公司 一种移动设备

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339320A (ja) * 2000-05-25 2001-12-07 Sony Corp 干渉波除去回路とデジタルテレビ受信機
US7158587B2 (en) * 2001-09-18 2007-01-02 Agere Systems Inc. Multi-channel serdes receiver for chip-to-chip and backplane interconnects and method of operation thereof
US7327406B2 (en) * 2001-10-16 2008-02-05 Rfstream Corporation Methods and apparatus for implementing a receiver on a monolithic integrated circuit
WO2004015868A1 (en) * 2002-08-13 2004-02-19 Sun Microsystems, Inc. Calibration technique for locked loop circuit leakage current
US6998887B2 (en) 2002-08-16 2006-02-14 Sun Microsystems, Inc. Calibration technique for phase locked loop leakage current
US7720469B2 (en) * 2005-12-29 2010-05-18 Nokia Corporation Frequency calibration of wireless telecommunication device
KR101419892B1 (ko) * 2007-12-07 2014-07-16 삼성전자주식회사 수신기 및 이를 포함하는 통신 시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5580928A (en) * 1978-12-15 1980-06-18 Sony Corp Channel selection device
FI91821C (fi) * 1991-02-22 1994-08-10 Nokia Mobile Phones Ltd Radiopuhelimen automaattinen taajuudensäätökytkentä
DE69213085T2 (de) * 1991-05-10 1997-03-06 Philips Electronics Nv Fernsehempfänger mit automatischer Abstimmregelung
JPH0548483A (ja) * 1991-08-12 1993-02-26 Fujitsu Ltd 周波数変換回路
US5408196A (en) * 1993-03-29 1995-04-18 U.S. Philips Corporation Tunable device
DE4319769C1 (de) * 1993-06-15 1994-07-14 Grundig Emv Verfahren und Anordnung zur Einstellung der lokalen Oszillatoren eines Empfängers in einem Mehrkanalübertragungssystem
US5446416A (en) * 1993-10-20 1995-08-29 Industrial Technology Research Institute Time acquisition system with dual-loop for independent frequency phase lock
AUPM972594A0 (en) * 1994-11-28 1994-12-22 Curtin University Of Technology Steered frequency phase locked loop
FR2737626B1 (fr) * 1995-07-31 1997-09-05 Sgs Thomson Microelectronics Dispositif et procede pour regler la frequence d'accord d'un demodulateur pll

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106897645A (zh) * 2016-12-28 2017-06-27 深圳天珑无线科技有限公司 一种移动设备

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