CN114695247A - 一种半导体器件及其制作方法 - Google Patents

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许超奇
林峰
陈淑娴
张文文
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Abstract

本发明公开了一种半导体器件及其制作方法，所述方法包括：在所述半导体衬底上形成掩膜结构，所述掩膜结构间形成第一开口和第二开口并露出所述半导体衬底；蚀刻所述半导体衬底，以在所述半导体衬底中形成第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽间的所述半导体衬底作为衬底引出区；去除部分所述掩膜结构，露出所述衬底引出区的上表面；进行离子注入，在所述第一凹槽的底部、所述第二凹槽的底部、所述衬底引出区的上表面、所述衬底引出区的侧表面形成彼此连续的离子掺杂区；在所述第一凹槽和所述第二凹槽内填充介质，得到双隔离槽。通过在半导体衬底中形成高掺杂浓度的离子掺杂区，避免了隔离结构中出现缝隙，实现了更好的隔离效果。

Description

一种半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法。
背景技术
随着半导体技术的不断发展，横向双扩散金属氧化物半导体场效应晶体管(Lateral Double Diffused MOSFET，LDMOS)器件由于其具有良好的短沟道特性而被广泛的应用。LDMOS作为一种功率开关器件，具有工作电压相对较高、工艺简易，易于同低压CMOS电路在工艺上兼容等特点。
在传统的LDMOS器件中，常需要设置隔离环以将LDMOS与衬底隔开。然而传统的隔离环已不能满足半导体器件电气特性及小尺寸的要求，成与影响器件性能的制约因素之一。
因此，有必要提出一种半导体器件及其制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供一种半导体器件的制作方法，包括以下步骤：
提供半导体衬底，所述半导体衬底上形成掩膜结构，所述掩膜结构间形成第一开口和第二开口，所述第一开口和所述第二开口露出所述半导体衬底；
基于所述第一开口和所述第二开口蚀刻所述半导体衬底，以在所述半导体衬底中形成第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽间的所述半导体衬底作为衬底引出区；
去除部分所述掩膜结构，露出所述衬底引出区的上表面；
进行离子注入，在所述第一凹槽的底部、所述第二凹槽的底部、所述衬底引出区的上表面、所述衬底引出区的侧表面形成彼此连续的离子掺杂区；
在所述第一凹槽和所述第二凹槽内填充介质，得到双隔离槽。
进一步，所述提供半导体衬底，所述半导体衬底上形成掩膜结构，所述掩膜结构间形成第一开口和第二开口，所述第一开口和所述第二开口露出所述半导体衬底，还包括：
提供半导体衬底，所述半导体衬底上形成具有预开口的第一掩膜结构，所述预开口露出所述半导体衬底；
在所述预开口露出的所述半导体衬底上形成第二掩膜结构，所述第二掩膜结构与所述第一掩膜结构间形成露出所述半导体衬底的第一开口和第二开口。
进一步，所述预开口的宽度范围为0.8μm-3μm，所述第一开口和所述第二开口的宽度范围均为0.2μm-0.6μm，所述第一凹槽的槽深度范围为10μm-20μm，所述第二凹槽的槽深度范围为10μm-20μm。
进一步，所述第一凹槽的槽口面积大于所述凹槽的槽底面积，所述第一凹槽的槽口面积大于所述凹槽的槽底面积，所述第二凹槽包括第一垂直侧壁和第一倾斜侧壁，所述第二凹槽包括第二垂直侧壁和第二倾斜侧壁，所述第一倾斜侧壁和所述第二倾斜侧壁即为所述衬底引出区的侧表面。
进一步，所述离子注入的剂量范围为1E15atoms/cm2-1E16atoms/cm2，和\或，所述离子注入的能量范围为5KeV-30KeV。
进一步，所述离子掺杂区为高掺杂离子掺杂区，掺杂浓度大于1E20atoms/cm3。
本发明还提供一种半导体器件，包括：
半导体衬底；
第一凹槽和第二凹槽，位于在所述半导体衬底中且所述第一凹槽和所述第二凹槽内均填充有介质，作为双隔离槽，所述第一凹槽和所述第二凹槽间的所述半导体衬底为衬底引出区；
在所述第一凹槽的底部、所述第二凹槽的底部、所述衬底引出区的上表面、所述衬底引出区的侧表面均形成有彼此连续的离子掺杂区，以将所述半导体衬底从所述双隔离槽之间引出至所述半导体衬底的上表面。
进一步，所述第一凹槽的槽口面积大于所述凹槽的槽底面积，所述第二凹槽的槽口面积大于所述凹槽的槽底面积，所述第一凹槽包括第一垂直侧壁和第一倾斜侧壁，所述第二凹槽包括第二垂直侧壁和第二倾斜侧壁，所述第一倾斜侧壁和所述第二倾斜侧壁即为所述衬底引出区的侧表面。
进一步，所述离子掺杂区为高掺杂离子掺杂区，掺杂浓度大于1E20atoms/cm3。
进一步，所述第一凹槽的槽深度范围为10μm-20μm，所述第二凹槽的槽深度范围为10μm-20μm。
根据本发明提供的半导体器件及其制造方法，采用双隔离槽，无需高能注入掺杂的复杂工艺，对双隔离槽间的衬底引出区执行普通离子注入即能在半导体衬底中形成离子掺杂区实现半导体衬底的引出，避免采用多晶填充引出半导体衬底的方式进行半导体衬底的引出，不会在衬底引出区出现缝隙，有效降低了衬底引出区的电阻，实现了更好的隔离效果。
附图说明
通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
附图中：
图1是根据本发明示例性实施例的一种半导体器件的制作方法的示意性流程图。
图2A-2G是根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
LDMOS器件中，通过PN结隔离环将LDMOS与衬底隔开，为了减少LDMOS的面积，可以将PN结隔离环改为深槽隔离环。然而，在深槽中填充多晶硅无法避免填充后存在缝隙的问题。且填充后形成的缝隙多位于中心处，导致后续刻蚀步骤造成中心处被过量腐蚀，形成深V型，影响后续工艺进行。
另外，作为隔离端的引出电极(I-sub)，深槽隔离环中的多晶硅要有较高的P型掺杂浓度，在生产实践中单独配备P型掺杂设备的成本较高且利用率低。
参照图1和图2A-2G，其中图1示出了本发明示例性实施例的一种半导体器件的制作方法的示意性流程图，图2A-2G示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
本发明提供一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：
步骤S101：提供半导体衬底，所述半导体衬底上形成掩膜结构，所述掩膜结构间形成第一开口和第二开口，所述第一开口和所述第二开口露出所述半导体衬底；
步骤S102：基于所述第一开口和所述第二开口蚀刻所述半导体衬底，以在所述半导体衬底中形成第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽间的所述半导体衬底作为衬底引出区；
步骤S103：去除部分所述掩膜结构，露出所述衬底引出区的上表面；
步骤S104：进行离子注入，在所述第一凹槽的底部、所述第二凹槽的底部、所述衬底引出区的上表面、所述衬底引出区的侧表面形成彼此连续的离子掺杂区；
步骤S105：在所述第一凹槽和所述第二凹槽内填充介质，得到双隔离槽。
根据本发明实施例，本发明的半导体器件的制作方法具体包括以下步骤：
首先，执行步骤S101，获得如图2C所示的器件结构。提供半导体衬底200，所述半导体衬底200上形成掩膜结构，所述掩膜结构间形成第一开口204和第二开口205，所述第一开口204和所述第二开口205露出所述半导体衬底200。
进一步，如图2A-2C所示，所述提供半导体衬底200，所述半导体衬底200上形成掩膜结构，所述掩膜结构间形成第一开口204和第二开口205，所述第一开口204和所述第二开口205露出所述半导体衬底200，还包括：
提供半导体衬底200，所述半导体衬底200上形成具预开口202的第一掩膜结构201，所述预开口202露出所述半导体衬底200；
在所述预开口202露出的所述半导体衬底200上形成第二掩膜结构203，所述第二掩膜结构203与所述第一掩膜结构201间形成露出所述半导体衬底200的第一开口204和第二开口205。
示例性地，半导体衬底200可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，半导体衬底200为P型硅衬底(P-sub)，其具体的掺杂浓度不受本发明限制，半导体衬底200可以通过外延生长形成，也可以为晶圆衬底。
示例性地，所述半导体衬底200中形成有阱区(未示出)。
示例性地，采用阱注入工艺在半导体衬底200中形成阱区，所述阱区具有与半导体衬底200不同的掺杂类型。在本实施例中，半导体衬底200为P型硅衬底(P-sub)，阱区为N型阱区。具体地，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
参照图2A，提供半导体衬底200，所述半导体衬底200上形成具预开口202的第一掩膜结构201，所述预开口202露出所述半导体衬底200，还包括：
首先，在所述半导体衬底200上形成掩膜层。
示例性地，所述掩膜层包括硬掩膜层，所述硬掩膜层包括氧化物层、氮化物层或二者的叠层结构，以在LDMOS器件的制造过程中保护所述半导体衬底200的上表面。在本实施例中，掩膜层为氧化硅层。
接下来，图案化所述掩膜层，以形成具预开口202的第一掩膜结构201，所述预开口202露出所述半导体衬底200。
在本发明的示例性实施例中，首先在所述掩膜层上形成光刻胶层(未示出)，然后通过曝光、显影工艺在光刻胶中形成开口图案；然后以所述图案化的光刻胶层为掩膜蚀刻所述掩膜层，以将所述开口图案转移至所述掩膜层中，形成具预开口202的第一掩膜结构201，所述预开口202露出所述半导体衬底200。
示例性地，所述预开口202的宽度范围为0.8μm-3μm。
示例性地，可选用干法刻蚀蚀刻所述掩膜层。示例性地，干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
示例性的，所述预开口202的侧壁需确保为垂直侧壁，即所述预开口202的侧壁与所述半导体衬底200所在平面垂直。该垂直侧壁用于后续刻蚀半导体衬底200时继续维持被刻蚀后的半导体衬底200的侧壁为垂直形貌。
接下来，参照图2B-2C，在所述预开口202露出的所述半导体衬底200上形成第二掩膜结构203，所述第二掩膜结构203与所述第一掩膜结构201间形成露出所述半导体衬底200的第一开口204和第二开口205。
在本发明的示例性实施例中，首先在所述预开口202中形成光刻胶层，然后通过曝光、显影工艺形成方形的光刻胶掩膜203’，如图2B所示。所述光刻胶掩膜203’与所述第一掩膜结构201之间形成第一开口204和第二开口205，所述第一开口204和第二开口205均露出所述半导体衬底200。
示例性地，所述光刻胶掩膜203’的宽度范围为0.6μm-2.4μm；所述第一开口204的宽度范围为0.2μm-0.6μm，第二开口205的宽度范围为0.2μm-0.6μm。
进一步，腐蚀所述光刻胶掩膜203’以形成第二掩膜结构203，所述第二掩膜结构203为梯形，如图2C所示。也即第二掩膜结构203的侧壁为倾斜侧壁。
示例性地，通过通入干法刻蚀的源气体腐蚀所述光刻胶掩膜203’，所述干法刻蚀的源气体包括氟基气体(例如CF4和CHF3)。
接下来，执行步骤S102，获得如图2D所示的器件结构。基于所述第一开口204和所述第二开口205蚀刻所述半导体衬底200，以在所述半导体衬底200中形成第一凹槽206和第二凹槽207，所述第一凹槽206和所述第二凹槽207间的所述半导体衬底作为衬底引出区208。
示例性地，因为沟槽刻蚀形貌会延续掩膜阻挡层的形貌，而第一掩膜结构201的侧壁是垂直侧壁，第二掩膜结构203的侧壁为倾斜侧壁，故获得的第一凹槽206的槽口面积大于所述凹槽的槽底面积，第二凹槽207的槽口面积大于所述凹槽的槽底面积，所述第一凹槽206包括第一垂直侧壁和第一倾斜侧壁，所述第二凹槽207包括第二垂直侧壁和第二倾斜侧壁，所述第一倾斜侧壁和所述第二倾斜侧壁即为所述衬底引出区208的侧表面。
示例性地，形成所述第一凹槽206和第二凹槽207的方法可以选用深反应离子刻蚀(Deep Reactive Ion Etching,DRIE)。具体地，选用气体六氟化硅(SF6/CH4)作为工艺气体，施加射频电源，使得六氟化硅反应进气形成高电离，所述的刻蚀步骤中压力控制在15mT～45mT，源功率(Source Power)控制在400W～600W，偏置功率(BIAS Power)控制在-180V～-240V，所述的刻蚀气体SF6控制在50sccm-70sccm，O2控制在60sccm-85sccm，He控制在100sccm-400sccm，保证各向异性蚀刻的需要。所述深反应离子刻蚀系统可以选择本领常用的设备，并不局限于某一型号。
示例性地，所述第一凹槽的槽深度范围为10μm-20μm，所述第二凹槽的槽深度范围为10μm-20μm。
进一步，所述第一凹槽206和所述第二凹槽207环绕所述阱区设置。
接下来，执行步骤S103。去除部分所述掩膜结构，露出所述衬底引出区208的上表面；
示例性地，所述去除部分所述掩膜结构，露出所述衬底引出区的上表面，还包括：
所述部分所述掩膜结构为所述第二掩膜结构203。
在实施例中，采用灰化处理去除所述第二掩膜结构203。具体地，将半导体器件置入反应刻蚀装置中，通过附加的加热装置例如卤素灯，直接加热反应刻蚀装置的腔室内，加热的温度范围为150℃-300℃，然后，使用含氧气体供给加热过的反应刻蚀装置的腔室内，所述含氧气体为O2、H2O、N2或其任意组合。含氧气体的流量问4000sccm-8000sccm，灰化功率为300W-1200W。
接下来，执行步骤S104，获得如图2E所示的器件结构。进行离子注入，在所述第一凹槽206的底部、所述第二凹槽207的底部、所述衬底引出区208的上表面、所述衬底引出区208的侧表面形成彼此连续的离子掺杂区209。半导体衬底依次通过第一凹槽206的底部或第二凹槽207的底部、衬底引出区208的侧表面、衬底引出区208的上表面引出至半导体衬底的上表面。
示例性地，以第一掩膜结构201为掩膜向所述第一凹槽206的底部、所述第二凹槽207的底部、所述衬底引出区208的上表面、所述衬底引出区208的侧表面执行离子注入。进一步，注入的离子为P型离子，所述离子注入的剂量范围为1E15atoms/cm2-1E16atoms/cm2，所述离子注入的能量范围为5KeV-30KeV。
进一步，所述进行离子注入，在所述第一凹槽206的底部、所述第二凹槽207的底部、所述衬底引出区208的上表面、所述衬底引出区208的侧表面形成彼此连续的离子掺杂区209，还包括：
进行热处理，整个所述衬底引出区208均形成离子掺杂区，所述衬底引出区208的离子掺杂区、所述在所述第一凹槽206的底部的离子掺杂区、所述第二凹槽207的底部的离子掺杂区相互连接，获得如图2F所示的器件结构。
在本发明的示例性实施例中，所述热处理为类似于推阱工艺的长时间高温热处理步骤，所述热处理温度为900℃-1100℃，所述热处理时间为30min-300min，但并不局限于所述数值范围。
示例性地，所述离子掺杂区209为高掺杂离子掺杂区，掺杂浓度大于1E20atoms/cm3。如图2F所示，所述离子掺杂区209的形状为梯形且与第一凹槽206的底部的离子掺杂区、第二凹槽207的底部的离子掺杂区均连接。
通过本发明的方法形成离子掺杂区209，无需购买专用于生产P型掺杂多晶硅的设备，避免了提高生产成本，同时避免了多晶硅填充出现缝隙的问题。并且形成的离子掺杂区209的掺杂浓度大于1E20 atoms/cm3，高于一般炉管制备的掺杂浓度只有1E16 atoms/cm3量级的多晶硅(poly)，Isub端引出区域的掺杂浓度增加，有利于Isub的引出，降低了Isub端的电阻，实现了更好的隔离效果。
接下来，执行步骤S105，获得如图2G所示的器件机构。在所述第一凹槽206和所述第二凹槽207内填充介质，得到双隔离槽。
在本发明的示例性实施例中，利用炉管工艺在所述第一凹槽206和所述第二凹槽207内壁生长一层氧化硅层作为介质层210。具体地，通过向炉管中通入水汽进行湿氧化，与不向炉管中通入水汽进行干氧化相比，湿氧化法的氧化速度更快，有利于形成较厚的介质层210。
可选地，在执行热氧化之后还包括向所述第一凹槽206和所述第二凹槽207内填充介质材料的步骤。
在本发明的示例性实施例中，当利用热氧化形成的介质层210能够完全长满第一凹槽206和第二凹槽207时，则无需后续进行填充步骤；而当热氧化形成的介质层210仅能长满第一凹槽206和第二凹槽207的下部，第一凹槽206和所述第二凹槽207的上部仍存在空隙时，需向第一凹槽206和所述第二凹槽207内填充介质材料。
示例性地，向第一凹槽206和所述第二凹槽207内填充介质材料的方法可选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明的示例性实施例中优选化学气相沉积(CVD)法。
完成沟槽填充后，得到双隔离槽。双隔离槽的一侧的衬底为第一器件区，双隔离槽的另一侧为第二器件区。第一器件区工作时产生的Isub电流会从电阻率更低的路径(即衬底引出区)到达Isub端(即衬底引出区的上表面)，大大降低了对第二器件区的影响，实现第一器件区与第二器件区间的有效隔离。
根据本发明提供的半导体器件及其制造方法，采用双隔离槽，无需高能注入掺杂的复杂工艺，对双隔离槽间的衬底引出区执行普通离子注入即能在半导体衬底中形成离子掺杂区实现半导体衬底的引出，避免采用多晶填充引出半导体衬底的方式进行半导体衬底的引出，不会在衬底引出区出现缝隙，有效降低了衬底引出区的电阻，实现了更好的隔离效果。
本发明还提供一种半导体器件，如图2A-2G所示，包括：
半导体衬底200；
第一凹槽206和第二凹槽207，位于在所述半导体衬底200中且所述第一凹槽206和所述第二凹槽207内均填充有介质，作为双隔离槽，所述第一凹槽206和所述第二凹槽207间的所述半导体衬底为衬底引出区208；
在所述第一凹槽206的底部、所述第二凹槽207的底部、所述衬底引出区208的上表面、所述衬底引出区208的侧表面均形成有彼此连续的离子掺杂区209，以将所述半导体衬底从所述双隔离槽之间引出至所述半导体衬底200的上表面。
示例性地，所述半导体器件包括LDMOS器件。
示例性地，半导体衬底200可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，半导体衬底200为P型硅衬底(P-sub)，其具体的掺杂浓度不受本发明限制，半导体衬底200可以通过外延生长形成，也可以为晶圆衬底。
示例性地，所述半导体衬底200中形成有阱区(未示出)，所述双隔离槽环绕所述阱区设置。
示例性地，所述第一凹槽206的槽口面积大于所述凹槽的槽底面积，所述第二凹槽207的槽口面积大于所述凹槽的槽底面积，所述第一凹槽206包括第一垂直侧壁和第一倾斜侧壁，所述第二凹槽207包括第二垂直侧壁和第二倾斜侧壁，所述第一倾斜侧壁和所述第二倾斜侧壁即为所述衬底引出区的侧表面。
示例性地，所述离子掺杂区209的掺杂离子为P型离子，所述离子掺杂区209的掺杂浓度大于1E20 atoms/cm3。
示例性地，所述第一凹槽206的槽深度范围为10μm-20μm，所述第二凹槽的槽深度范围为10μm-20μm。
示例性地，所述离子掺杂区209的掺杂浓度大于1E20 atoms/cm3。通过本发明的方法形成离子掺杂区209，无需购买专用于生产P型掺杂多晶硅的设备，避免了提高生产成本，同时避免了多晶硅填充出现缝隙的问题。并且形成的离子掺杂区209的掺杂浓度大于1E20atoms/cm3，高于一般炉管制备的掺杂浓度只有1E16 atoms/cm3量级的多晶硅(poly)，Isub端引出区域的掺杂浓度增加，有利于Isub的引出，降低了Isub端的电阻，实现了更好的隔离效果。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成掩膜结构，所述掩膜结构间形成第一开口和第二开口，所述第一开口和所述第二开口露出所述半导体衬底；
基于所述第一开口和所述第二开口蚀刻所述半导体衬底，以在所述半导体衬底中形成第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽间的所述半导体衬底作为衬底引出区；
去除部分所述掩膜结构，露出所述衬底引出区的上表面；
进行离子注入，在所述第一凹槽的底部、所述第二凹槽的底部、所述衬底引出区的上表面、所述衬底引出区的侧表面形成彼此连续的离子掺杂区；
在所述第一凹槽和所述第二凹槽内填充介质，得到双隔离槽。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述提供半导体衬底，所述半导体衬底上形成掩膜结构，所述掩膜结构间形成第一开口和第二开口，所述第一开口和所述第二开口露出所述半导体衬底，还包括：
提供半导体衬底，所述半导体衬底上形成具有预开口的第一掩膜结构，所述预开口露出所述半导体衬底；
在所述预开口露出的所述半导体衬底上形成第二掩膜结构，所述第二掩膜结构与所述第一掩膜结构间形成露出所述半导体衬底的所述第一开口和所述第二开口。
3.如权利要求2所述的半导体器件的制作方法，其特征在于，所述预开口的宽度范围为0.8μm-3μm，所述第一开口和所述第二开口的宽度范围均为0.2μm-0.6μm，所述第一凹槽的槽深度范围为10μm-20μm，所述第二凹槽的槽深度范围为10μm-20μm。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一凹槽的槽口面积大于所述凹槽的槽底面积，所述第二凹槽的槽口面积大于所述凹槽的槽底面积，所述第一凹槽包括第一垂直侧壁和第一倾斜侧壁，所述第二凹槽包括第二垂直侧壁和第二倾斜侧壁，所述第一倾斜侧壁和所述第二倾斜侧壁即为所述衬底引出区的侧表面。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述离子注入的剂量范围为1E15atoms/cm2-1E16atoms/cm2，和\或，所述离子注入的能量范围为5KeV-30KeV。
6.如权利要求1所述的半导体器件的制作方法，其特征在于，所述离子掺杂区为高掺杂离子掺杂区，掺杂浓度大于1E20 atoms/cm3。
7.一种半导体器件，其特征在于，包括：
半导体衬底；
第一凹槽和第二凹槽，位于在所述半导体衬底中且所述第一凹槽和所述第二凹槽内均填充有介质，作为双隔离槽，所述第一凹槽和所述第二凹槽间的所述半导体衬底为衬底引出区；
在所述第一凹槽的底部、所述第二凹槽的底部、所述衬底引出区的上表面、所述衬底引出区的侧表面均形成有彼此连续的离子掺杂区，以将所述半导体衬底从所述双隔离槽之间引出至所述半导体衬底的上表面。
8.如权利要求7所述的半导体器件的制作方法，其特征在于，所述第一凹槽的槽口面积大于所述凹槽的槽底面积，所述第二凹槽的槽口面积大于所述凹槽的槽底面积，所述第一凹槽包括第一垂直侧壁和第一倾斜侧壁，所述第二凹槽包括第二垂直侧壁和第二倾斜侧壁，所述第一倾斜侧壁和所述第二倾斜侧壁即为所述衬底引出区的侧表面。
9.如权利要求7所述的半导体器件，其特征在于，所述离子掺杂区为高掺杂离子掺杂区，掺杂浓度大于1E20 atoms/cm3。
10.如权利要求7所述的半导体器件，其特征在于，所述第一凹槽的槽深度范围为10μm-20μm，所述第二凹槽的槽深度范围为10μm-20μm。
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