CN114388346A - 半导体基板及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体基板及其制造方法。所述方法包括在N型碳化硅基板的硅面外延成长缓冲层与碳化硅层，且所述碳化硅层为高阻碳化硅或N型碳化硅(N‑SiC)，然后在碳化硅层上外延成长氮化镓外延层，得到由所述缓冲层、所述碳化硅层与所述氮化镓外延层构成的半导体结构。在外延成长氮化镓外延层之后，使用激光于半导体结构内形成损伤层，并在氮化镓外延层的表面接合晶片载体，然后从所述损伤层分离N型碳化硅基板与半导体结构。

Description

半导体基板及其制造方法
技术领域
本发明涉及一种半导体制造技术，尤其涉及一种半导体基板及其制造方法。
背景技术
外延(Epitaxy)是指在晶圆上长出新结晶，以形成半导体层的技术。由于以外延工艺所形成的膜层具有纯度高、厚度控制性佳等优点，因此已经广泛应用于射频(RF)器件或功率(power)器件的制造中。
原本的外延基板是在硅基板上成长氮化镓，但是发现因为硅与氮化镓有晶格不匹配的问题，所以近来改用碳化硅基板取代硅基板来解决晶格不匹配的问题。
然而，因为碳化硅基板的成本明显高于硅基板的成本，所以不容易兼顾成本与外延品质的要求。
发明内容
本发明是针对一种半导体基板的制造方法，能同时解决基板晶格不匹配以及基板成本高的问题。
本发明另针对一种半导体基板的制造方法，能以较低成本制造出晶格匹配度高的基板。
本发明再针对一种半导体基板，适用于射频(RF)器件且结晶品质佳。
本发明又针对一种半导体基板，适用于功率(power)器件且结晶品质佳。
根据本发明的实施例，一种半导体基板的制造方法，包括在N型碳化硅基板的硅面外延成长缓冲层与碳化硅层，且所述碳化硅层为高阻碳化硅或N型碳化硅(N-SiC)；在所述碳化硅层上外延成长氮化镓外延层，得到由所述缓冲层、所述碳化硅层与所述氮化镓外延层构成的半导体结构。在外延成长氮化镓外延层之后，使用激光于半导体结构内形成损伤层，并在氮化镓外延层的表面接合晶片载体。然后从所述损伤层分离N型碳化硅基板与半导体结构。
在根据本发明的实施例的制造方法中，形成上述损伤层的方法包括：从氮化镓外延层的上述表面施加激光到缓冲层，以在缓冲层内形成上述损伤层。
在根据本发明的实施例的制造方法中，形成上述损伤层的方法包括：从N型碳化硅基板的碳面施加激光到N型碳化硅基板的硅面，以在N型碳化硅基板内形成上述损伤层。
在根据本发明的实施例的制造方法中，在外延成长上述缓冲层之后与外延成长上述碳化硅层之前，还可外延成长激光剥离(Laser lift off，LLO)层，所述LLO层为掺杂铝的碳化硅，LLO层的铝掺杂浓度例如在1E20cm-3以上，且LLO层的厚度例如在1.0nm～10nm之间。
在根据本发明的实施例的制造方法中，形成上述损伤层的方法包括：从N型碳化硅基板的碳面施加激光到上述LLO层，以在LLO层内形成上述损伤层。
根据本发明的另一实施例，一种半导体基板的制造方法，包括利用离子注入在N型碳化硅基板的硅面内形成损伤层，并在形成损伤层之后，在N型碳化硅基板的所述硅面外延成长缓冲层与碳化硅层，且所述碳化硅层为高阻碳化硅或N型碳化硅(N-SiC)。然后，在所述碳化硅层上外延成长氮化镓外延层，得到由所述缓冲层、所述碳化硅层与所述氮化镓外延层构成的半导体结构。在氮化镓外延层的表面接合晶片载体。然后从所述损伤层分离N型碳化硅基板与半导体结构。
在根据本发明的以上实施例的制造方法中，上述N型碳化硅基板的硅面相对于(0001)面具有0°+/-8°范围内的角度。
在根据本发明的以上实施例的制造方法中，在分离上述N型碳化硅基板与上述半导体结构之后，还可去除所述缓冲层。
在根据本发明的以上实施例的制造方法中，上述制造方法还可包括：在缓冲层或者碳化硅层的表面接合支撑基板，所述支撑基板包括硅基板、SOI(Silicon-on-Insulator，绝缘衬底上外延硅)基板、陶瓷基板或玻璃基板。
在根据本发明的以上实施例的制造方法中，在接合上述支撑基板之后，还可去除所述晶片载体。
在根据本发明的以上实施例的制造方法中，上述晶片载体的材料包括玻璃或蓝宝石。
根据本发明的再一实施例，一种半导体基板，包括：一高阻碳化硅层以及一氮化镓外延层。高阻碳化硅层具有一第一表面与一第二表面，所述第一表面相对于所述第二表面。上述氮化镓外延层形成于高阻碳化硅层的第二表面，其中氮化镓外延层的厚度小于2μm且X光衍射分析(002)面的半峰全宽(FWHM)小于100arcsec。高阻碳化硅层的厚度在20μm～50μm之间，高阻碳化硅层的第二表面相对于(0001)面具有0°+/-8°范围内的角度，高阻碳化硅层的微管密度(micropipe density，MPD)小于0.5ea/cm2、基面位错小于10ea/cm2以及贯穿式螺旋位错(threading screw dislocation，TSD)小于500ea/cm2。
在根据本发明的再一实施例的半导体基板中，上述高阻碳化硅层的阻值大于1E5ohm-cm。
在根据本发明的再一实施例的半导体基板中，上述高阻碳化硅层的电阻变化率小于50％。
在根据本发明的再一实施例的半导体基板中，上述半导体基板还可包括缓冲层，与所述高阻碳化硅层的第一表面直接接触。
在根据本发明的再一实施例的半导体基板中，上述缓冲层的厚度小于1.5μm。
在根据本发明的再一实施例的半导体基板中，上述半导体基板还可包括激光剥离(Laser lift off，LLO)层，与所述高阻碳化硅层的第一表面直接接触。
在根据本发明的再一实施例的半导体基板中，上述LLO层是掺杂铝的碳化硅。
在根据本发明的再一实施例的半导体基板中，上述LLO层的铝掺杂浓度在1E20cm-3以上，且LLO层的厚度在1.0nm～10nm之间。
在根据本发明的再一实施例的半导体基板中，上述半导体基板还可包括一支撑基板，接合于上述高阻碳化硅层的暴露表面，所述支撑基板包括硅基板、SOI基板、陶瓷基板或玻璃基板。
根据本发明的又一实施例，一种半导体基板，包括：N型碳化硅(N-SiC)层以及氮化镓外延层。上述氮化镓外延层形成于N-SiC层的表面，其中氮化镓外延层的厚度在0.3μm～6μm之间且X光衍射分析(002)面的半峰全宽(FWHM)小于100arcsec。所述N-SiC层的厚度在0.1μm～50μm之间，所述N-SiC层的表面相对于(0001)面具有0°+/-8°范围内的角度，所述N-SiC层的微管密度(micropipe density，MPD)小于0.5ea/cm2、基面位错小于10ea/cm2以及贯穿式螺旋位错(threading screw dislocation，TSD)小于500ea/cm2。
在根据本发明的又一实施例的半导体基板中，上述N-SiC层的阻值例如在1E15cm-3～1E20cm-3之间。
在根据本发明的又一实施例的半导体基板中，上述N-SiC层的电阻变化率小于5％。
在根据本发明的又一实施例的半导体基板中，上述半导体基板还可包括一支撑基板，接合于N-SiC层的暴露表面，所述支撑基板包括硅基板、SOI基板、陶瓷基板或玻璃基板。
基于上述，本发明的方法能同时制作出结晶性品质佳的基板，并通过重复使用碳化硅基板的方式降低基板成本。
附图说明
图1A至图1E是依照本发明的第一实施例的一种半导体基板的制造剖面示意图；
图2A至图2D是依照本发明的第二实施例的一种半导体基板的制造剖面示意图；
图3A至图3D是依照本发明的第三实施例的一种半导体基板的制造剖面示意图；
图4A至图4D是依照本发明的第四实施例的一种半导体基板的制造剖面示意图；
图5A是依照本发明的第五实施例的一种半导体基板的剖面示意图；
图5B是第五实施例的另一种半导体基板的剖面示意图；
图5C是第五实施例的再一种半导体基板的剖面示意图；
图6A是依照本发明的第六实施例的一种半导体基板的剖面示意图；
图6B是第六实施例的另一种半导体基板的剖面示意图。
附图标记说明
100：:N型碳化硅基板
100a:硅面
100b、104a:碳面
102:缓冲层
104:碳化硅层
106、506、604:氮化镓外延层
106a:表面
108:半导体结构
110:激光
112、200、304、402:损伤层
114:晶片载体
116、512、606:支撑基板
300、510:激光剥离层
400:离子注入
500、600:半导体基板
502:高阻碳化硅层
502a:第一表面
502b:第二表面
504:材料层
602:N型碳化硅层
t1、t2、t3、t4、t5、t6:厚度
具体实施方式
以下将参考附图来全面地描述本发明的例示性实施例，但本发明还可按照多种不同形式来实施，且不应解释为限于本文所述的实施例。在附图中，为了清楚起见，各区域、部位及层的大小与厚度可不按实际比例绘制。为了方便理解，下述说明中相同的器件将以相同的附图标记来说明。
图1A至图1E是依照本发明的第一实施例的一种半导体基板的制造剖面示意图。
请先参照图1A，在一N型碳化硅基板100的硅面100a外延成长一缓冲层102与一碳化硅层104，其中N型碳化硅基板100的厚度例如在300μm～725μm之间，N型碳化硅基板100的硅面100a相对于(0001)面的角度的范围是0°+/-8°，例如0°+/-5°的范围内，较佳是0°+/-3°的范围内，最佳的是0°。N型碳化硅基板100的微管密度(micropipe density，MPD)小于1ea/cm2、基面位错(basal plane dislocation，BPD)小于3000ea/cm2以及贯穿式螺旋位错(threading screw dislocation，TSD)小于1000ea/cm2。N型碳化硅基板100的阻值大概在15mohm-cm～26mohm-cm之间。缓冲层102则是阻值较低的碳化硅且为单晶结构。而碳化硅层104为高阻碳化硅或N型碳化硅(N-SiC)。如果碳化硅层104是高阻碳化硅(如半绝缘碳化硅)，则适用于射频(RF)器件的半导体基板；另一方面，如果碳化硅层104是N型碳化硅，则适用于功率器件(Power device)的半导体基板。碳化硅层104的厚度可设在0.1μm～50μm之间，且碳化硅层104的表面相对于(0001)面例如具有0°+/-8°范围内的角度、0°+/-5°范围内的角度或0°+/-3°范围内的角度，碳化硅层104的微管密度(MPD)可小于0.5ea/cm2、基面位错(BPD)可小于10ea/cm2、贯穿式螺旋位错(TSD)可小于500ea/cm2。在一实施例中，碳化硅层104如为高阻碳化硅，其阻值例如大于1E5ohm-cm。在另一实施例中，碳化硅层104如为N型碳化硅(N-SiC)，其阻值例如在1E15cm-3～1E20cm-3之间。然后，在碳化硅层104上外延成长一氮化镓外延层106，得到由所述缓冲层102、所述碳化硅层104与所述氮化镓外延层106构成的半导体结构108。
接着，请参照图1B，在外延成长氮化镓外延层106之后，使用激光110于半导体结构108内形成一损伤层112。在本实施例中，从氮化镓外延层106的表面106a施加激光110到缓冲层102，以在缓冲层102内形成损伤层112。
然后，请参照图1C，在氮化镓外延层106的表面106a接合一晶片载体(carrier)114，其中晶片载体114的材料例如玻璃或蓝宝石。
之后，请参照图1D，从损伤层(112)分离N型碳化硅基板100与半导体结构108，且可能有部分缓冲层102残留在碳化硅层104的碳面104a。因此，在一实施例中，可保留缓冲层102；在另一实施例中，需要磨削掉缓冲层102。
接着，请参照图1E，因应后续需求，可选择在缓冲层102表面接合一支撑基板116，以利后续移动以及固定整个半导体基板，其中支撑基板116例如硅基板、SOI(Silicon-on-Insulator)基板、陶瓷基板或玻璃基板。另一方面，如果已磨削缓冲层，则可在碳化硅层104表面接合支撑基板116。而且，在接合支撑基板116之后，还可将晶片载体(114)去除，以便从氮化镓外延层106的暴露表面106a形成射频器件或功率器件。
由于第一实施例的工艺在成长氮化镓外延层106之后，才利用激光110于缓冲层102中形成分离用的损伤层112，所以不但能确保碳化硅层104与氮化镓外延层106的结晶性品质，还能保留完整的碳化硅层104与N型碳化硅基板100，使分离后的N型碳化硅基板100可重复被利用，而大幅降低材料成本。
图2A至图2D是依照本发明的第二实施例的一种半导体基板的制造剖面示意图，其中使用与第一实施例相同的器件符号来表示相同或近似的构件，且相同或近似的构件也可参照第一实施例的相关说明，不再赘述。
请先参照图2A，在一N型碳化硅基板100的硅面100a外延成长一缓冲层102与一碳化硅层104，然后在碳化硅层104上外延成长一氮化镓外延层106，得到由所述缓冲层102、所述碳化硅层104与所述氮化镓外延层106构成的半导体结构108。
接着，请参照图2B，在本实施例中，从N型碳化硅基板100的碳面100b施加激光到N型碳化硅基板100的硅面100a，以在N型碳化硅基板100内形成损伤层200。
然后，请参照图2C，在氮化镓外延层106的表面106a接合一晶片载体114。
之后，请参照图2D，从损伤层(200)分离N型碳化硅基板100与半导体结构108，且可能有部分N型碳化硅基板100残留在缓冲层102上。因此，在一实施例中，可保留缓冲层102；在另一实施例中，需要进行磨削，去除残留的N型碳化硅基板100与缓冲层102。此外，如果有需要的话，可进行如图1E的步骤，亦即接合一支撑基板(未示出)并去除晶片载体114。
由于第二实施例的工艺在成长氮化镓外延层106之后，才利用激光110于N型碳化硅基板100中形成分离用的损伤层200，所以不但能确保碳化硅层104与氮化镓外延层106的结晶性品质，还能保留完整的碳化硅层104，且激光110能精确地控制损伤层200的形成位置，所以能尽可能保留大部分的N型碳化硅基板100，使分离后的N型碳化硅基板100可重复被利用，而大幅降低材料成本。
图3A至图3D是依照本发明的第三实施例的一种半导体基板的制造剖面示意图，其中使用与第一实施例相同的器件符号来表示相同或近似的构件，且相同或近似的构件也可参照第一实施例的相关说明，不再赘述。
请先参照图3A，在一N型碳化硅基板100的硅面100a外延成长一缓冲层102，然后外延成长一激光剥离(Laser lift off，LLO)层300，所述LLO层300为掺杂铝的碳化硅，LLO层300的铝掺杂浓度例如在1E20cm-3以上，且LLO层300的厚度t1例如在1.0nm～10nm之间。然后，在LLO层300上外延成长一碳化硅层104。
接着，请参照图3B，在碳化硅层104上外延成长一氮化镓外延层106，得到由缓冲层102、LLO层300、碳化硅层104与氮化镓外延层106构成的半导体结构302。然后，从N型碳化硅基板100的碳面100b施加激光110到LLO层300，以在LLO层300内形成损伤层304。
然后，请参照图3C，在氮化镓外延层106的表面106a接合一晶片载体114。
之后，请参照图3D，从损伤层(304)分离N型碳化硅基板100与半导体结构302，且可能有部分LLO层300残留在碳化硅层104的碳面104a上。因此，在一实施例中，可保留LLO层300；在另一实施例中，需要进行磨削，去除残留的LLO层300。此外，如果有需要的话，可进行如图1E的步骤，亦即接合一支撑基板(未示出)并去除晶片载体114。
由于第三实施例的工艺在成长氮化镓外延层106之后，才利用激光110于LLO层300中形成分离用的损伤层304，所以不但能确保碳化硅层104与氮化镓外延层106的结晶性品质，还能保留完整的碳化硅层104与N型碳化硅基板100，使分离后的N型碳化硅基板100可重复被利用，而大幅降低材料成本。此外，LLO层300的阻值较缓冲层102低，所以能进一步改善碳化硅层104与底下结构层晶格不匹配的问题。
图4A至图4D是依照本发明的第四实施例的一种半导体基板的制造剖面示意图，其中使用与第一实施例相同的器件符号来表示相同或近似的构件，且相同或近似的构件也可参照第一实施例的相关说明，不再赘述。
请先参照图4A，利用离子注入400在一N型碳化硅基板100的硅面100a内形成一损伤层402，因此损伤层402即为N型碳化硅基板100内的离子注入区。
然后，请参照图4B，在N型碳化硅基板100的硅面100a外延成长一缓冲层102、一碳化硅层104以及一氮化镓外延层106，以得到由缓冲层102、碳化硅层104与氮化镓外延层106构成的半导体结构108。
之后，请参照图4C，在氮化镓外延层106的表面106a接合一晶片载体114。
然后，请参照图4D，从损伤层402分离N型碳化硅基板100与半导体结构108，且可能有部分N型碳化硅基板100残留在缓冲层102上。因此，在一实施例中，可保留部分N型碳化硅基板100以及缓冲层102；在另一实施例中，需要进行磨削，去除残留的N型碳化硅基板100与缓冲层102。此外，如果有需要的话，可进行如图1E的步骤，亦即接合一支撑基板(未示出)并去除晶片载体114。
由于第四实施例的工艺在成长氮化镓外延层106之前先利用离子注入400于N型碳化硅基板100中形成分离用的损伤层402，所以不但能确保碳化硅层104与氮化镓外延层106的结晶性品质，还能使分离后的N型碳化硅基板100可重复被利用，而大幅降低材料成本。
图5A是依照本发明的第五实施例的一种半导体基板的剖面示意图。
请参照图5A，本实施例的半导体基板500包括一高阻碳化硅层502、一材料层504以及一氮化镓外延层506，因此适用于射频(RF)器件的半导体基板。高阻碳化硅层502具有一第一表面502a与一第二表面502b，所述第一表面502a相对于所述第二表面502b，且高阻碳化硅层502例如半绝缘碳化硅(SI-SiC)。材料层504与高阻碳化硅层502的第一表面502a直接接触，但本发明并不限于此；在另一实施例中，半导体基板可不具有材料层504。上述材料层504例如缓冲层，且缓冲层的厚度t2可小于1.5μm。在一实施例中，缓冲层是阻值较高阻碳化硅层502低的碳化硅，且为单晶结构。氮化镓外延层506则形成于高阻碳化硅层502的第二表面502b，其中氮化镓外延层506的厚度t3小于2μm且图5A的结构可采用第一至第四实施例中任一种方法制造，并可依需求增加移除材料层504以外的残留结构的步骤。所得到的氮化镓外延层506经测试，其X光衍射分析(002)面的半峰全宽(FWHM)可小于100arcsec，验证所成长的是极佳品质的外延薄膜。
在图5A中，高阻碳化硅层502的厚度t4在20μm～50μm之间，高阻碳化硅层502的第二表面502b相对于(0001)面具有0°+/-8°范围内的角度，例如0°+/-5°的范围内，较佳是0°+/-3°的范围内。高阻碳化硅层502的微管密度(micropipe density，MPD)小于0.5ea/cm2、基面位错(basal plane dislocation，BPD)小于10ea/cm2以及贯穿式螺旋位错(threadingscrew dislocation，TSD)小于500ea/cm2。高阻碳化硅层502的阻值大于1E5ohm-cm。高阻碳化硅层502的电阻变化率例如小于50％，所谓的“电阻变化率”是指电阻标准差除以电阻平均值的结果。
图5B是第五实施例的另一种半导体基板的剖面示意图，其中使用与图5A相同的器件符号来表示相同或近似的构件，且相同或近似的构件也可参照图5A的相关说明，不再赘述。
在图5B中，半导体基板500中的材料层是一层激光剥离(LLO)层510，位于高阻碳化硅层502的第一表面502a，并与第一表面502a直接接触，其中LLO层510可以是掺杂铝的碳化硅。在一实施例中，LLO层510的铝掺杂浓度例如在1E20cm-3以上，且LLO层510的厚度t1例如在1.0nm～10nm之间。图5B的结构可采用第三实施例制造。
图5C是第五实施例的再一种半导体基板的剖面示意图。其中使用与图5A相同的器件符号来表示相同或近似的构件，且相同或近似的构件也可参照图5A的相关说明，不再赘述。
在图5C中，半导体基板500还可包括一支撑基板512，接合于材料层504(缓冲层)的暴露表面，其中支撑基板512例如硅基板、SOI基板、陶瓷基板或玻璃基板。
图6A是依照本发明的第六实施例的一种半导体基板的剖面示意图。
请参照图6A，本实施例的半导体基板600包括一N型碳化硅(N-SiC)层602以及一氮化镓外延层604，因此适用于功率器件(Power device)的半导体基板。氮化镓外延层604形成于N-SiC层602的表面，其中氮化镓外延层604的厚度t3在0.3μm～6μm之间且图6A的结构可采用第一至第四实施例中任一种方法制造，并可依需求增加移除N-SiC层602以外的残留结构的步骤。所得到的氮化镓外延层604经测试，其X光衍射分析(002)面的半峰全宽(FWHM)小于100arcsec。所述N-SiC层602的厚度t6在0.1μm～50μm之间，N-SiC层602的表面相对于(0001)面具有0°+/-8°范围内的角度，N-SiC层602的微管密度(MPD)小于0.5ea/cm2、基面位错(BPD)小于10ea/cm2以及贯穿式螺旋位错(TSD)小于500ea/cm2。在一实施例中，N-SiC层602的阻值例如在1E15cm-3～1E20cm-3之间。N-SiC层602的电阻变化率小于5％。
图6B是第六实施例的另一种半导体基板的剖面示意图，其中使用与图6A相同的器件符号来表示相同或近似的构件，且相同或近似的构件也可参照图6A的相关说明，不再赘述。
在图6B中，半导体基板600还可包括一支撑基板606，接合于N-SiC层602的暴露表面，其中支撑基板606例如硅基板、SOI基板、陶瓷基板或玻璃基板。
综上所述，本发明通过现有的外延工艺，在碳化硅基板上依序外延成长碳化硅层、缓冲层与氮化镓外延层，且搭配各种能在碳化硅基板与碳化硅层之间形成损伤层的方法，不但可成长结晶性品质佳的氮化镓，还可因为损伤层的存在，保留大部分的碳化硅基板，使其能被重复使用，进而降低基板成本。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (26)

1.一种半导体基板的制造方法，其特征在于，包括：
在N型碳化硅基板的硅面外延成长缓冲层与碳化硅层，且所述碳化硅层为高阻碳化硅或N型碳化硅；
在所述碳化硅层上外延成长氮化镓外延层，得到由所述缓冲层、所述碳化硅层与所述氮化镓外延层构成的半导体结构；
在外延成长所述氮化镓外延层之后，使用激光于所述半导体结构内形成损伤层；
在所述氮化镓外延层的表面接合晶片载体；以及
从所述损伤层分离所述N型碳化硅基板与所述半导体结构。
2.根据权利要求1所述的半导体基板的制造方法，其特征在于，形成所述损伤层的方法包括：从所述氮化镓外延层的所述表面施加所述激光到所述缓冲层，以在所述缓冲层内形成所述损伤层。
3.根据权利要求1所述的半导体基板的制造方法，其特征在于，形成所述损伤层的方法包括：从所述N型碳化硅基板的碳面施加所述激光到所述N型碳化硅基板的所述硅面，以在所述N型碳化硅基板内形成所述损伤层。
4.根据权利要求1所述的半导体基板的制造方法，其特征在于，在外延成长所述缓冲层之后与外延成长所述碳化硅层之前，还包括外延成长激光剥离层，所述激光剥离层为掺杂铝的碳化硅，所述激光剥离层的铝掺杂浓度在1E20cm-3以上，且所述激光剥离层的厚度在1.0nm～10nm之间。
5.根据权利要求4所述的半导体基板的制造方法，其特征在于，形成所述损伤层的方法包括：从所述N型碳化硅基板的碳面施加所述激光到所述激光剥离层，以在所述激光剥离层内形成所述损伤层。
6.一种半导体基板的制造方法，其特征在于，包括：
利用离子注入在N型碳化硅基板的硅面内形成损伤层；
在形成所述损伤层之后，在所述N型碳化硅基板的所述硅面外延成长缓冲层与碳化硅层，且所述碳化硅层为高阻碳化硅或N型碳化硅；
在所述碳化硅层上外延成长氮化镓外延层，得到由所述缓冲层、所述碳化硅层与所述氮化镓外延层构成的半导体结构；
在所述氮化镓外延层的表面接合晶片载体；以及
从所述损伤层分离所述N型碳化硅基板与所述半导体结构。
7.根据权利要求6所述的半导体基板的制造方法，其特征在于，所述N型碳化硅基板的所述硅面相对于(0001)面具有0°+/-8°范围内的角度。
8.根据权利要求1或6所述的半导体基板的制造方法，其特征在于，在分离所述N型碳化硅基板与所述半导体结构之后，还包括：去除所述缓冲层。
9.根据权利要求8所述的半导体基板的制造方法，其特征在于，还包括：在所述碳化硅层接合支撑基板，所述支撑基板包括硅基板、SOI基板、陶瓷基板或玻璃基板。
10.根据权利要求1或6所述的半导体基板的制造方法，其特征在于，在分离所述N型碳化硅基板与所述半导体结构之后，还包括：在所述缓冲层的表面接合支撑基板，所述支撑基板包括硅基板、SOI基板、陶瓷基板或玻璃基板。
11.根据权利要求9所述的半导体基板的制造方法，其特征在于，在接合所述支撑基板之后，还包括：去除所述晶片载体。
12.据权利要求10所述的半导体基板的制造方法，其特征在于，在接合所述支撑基板之后，还包括：去除所述晶片载体。
13.据权利要求1或6所述的半导体基板的制造方法，其特征在于，所述晶片载体的材料包括玻璃或蓝宝石。
14.一种半导体基板，其特征在于，包括：
高阻碳化硅层，具有第一表面与第二表面，所述第一表面相对于所述第二表面；以及
氮化镓外延层，形成于所述高阻碳化硅层的所述第二表面，其中所述氮化镓外延层的厚度小于2μm且X光衍射分析(002)面的半峰全宽小于100arcsec，且
所述高阻碳化硅层的厚度在20μm～50μm之间，所述高阻碳化硅层的所述第二表面相对于(0001)面具有0°+/-8°范围内的角度，所述高阻碳化硅层的微管密度小于0.5ea/cm2、基面位错小于10ea/cm2以及贯穿式螺旋位错小于500ea/cm2。
15.据权利要求14所述的半导体基板，其特征在于，所述高阻碳化硅层的阻值大于1E5ohm-cm。
16.根据权利要求14所述的半导体基板，其特征在于，所述高阻碳化硅层的电阻变化率小于50％。
17.根据权利要求14所述的半导体基板，其特征在于，还包括缓冲层，与所述高阻碳化硅层的所述第一表面直接接触。
18.根据权利要求17所述的半导体基板，其特征在于，所述缓冲层的厚度小于1.5μm。
19.根据权利要求14所述的半导体基板，其特征在于，还包括激光剥离层，与所述高阻碳化硅层的所述第一表面直接接触。
20.根据权利要求19所述的半导体基板，其特征在于，所述激光剥离层是掺杂铝的碳化硅。
21.根据权利要求19所述的半导体基板，其特征在于，所述激光剥离层的铝掺杂浓度在1E20cm-3以上，且所述激光剥离层的厚度在1.0nm～10nm之间。
22.根据权利要求14所述的半导体基板，其特征在于，还包括支撑基板，接合于所述高阻碳化硅层的暴露表面，所述支撑基板包括硅基板、SOI基板、陶瓷基板或玻璃基板。
23.一种半导体基板，其特征在于，包括：
N型碳化硅层；以及
氮化镓外延层层，形成于所述N型碳化硅层的表面，其中所述氮化镓外延层的厚度在0.3μm～6μm之间且X光衍射分析(002)面的半峰全宽小于100arcsec，且
所述N型碳化硅层的厚度在0.1μm～50μm之间，所述N型碳化硅层的所述表面相对于(0001)面具有0°+/-8°范围内的角度，所述N型碳化硅层的微管密度小于0.5ea/cm2、基面位错小于10ea/cm2以及贯穿式螺旋位错小于500ea/cm2。
24.根据权利要求23所述的半导体基板，其特征在于，所述N型碳化硅层的阻值在1E15cm-3～1E20cm-3之间。
25.根据权利要求23所述的半导体基板，其特征在于，所述N型碳化硅层的电阻变化率小于5％。
26.根据权利要求23所述的半导体基板，其特征在于，还包括支撑基板，接合于所述N型碳化硅层的暴露表面，所述支撑基板包括硅基板、SOI基板、陶瓷基板或玻璃基板。
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