CN1138719A

CN1138719A - 微计算机

Info

Publication number: CN1138719A
Application number: CN95116564A
Authority: CN
Inventors: 清水彻; 泽井克典; 岛津之彦; 熊野谷正树; 堂阪胜巳
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-01-31
Filing date: 1995-09-11
Publication date: 1996-12-25
Anticipated expiration: 2015-09-11
Also published as: EP0725349A2; EP0725349A3; CN1082211C; KR100234142B1; US5787310A; KR960029965A; JPH08212185A

Abstract

一种包括在一块芯片上集成的处理器和存储器的微计算机，其中存储器是以多个存储单元区域行设置的，且处理器设置在存储单元区域行之间。一种微计算机，其中存储单元区域经一条总线按行相互连接，每条总线与处理器连接。

Description

微计算机

本发明一般涉及包括集成在同一芯片上的处理器和存储器的微计算机，更具体地涉及用于在同一芯片上安装通用目的处理器和大容量的通用目的存储器的布局。

通用目的处理器和大容量的通用目的存储器在一块芯片上的集成具有一个优点：集成导致改进通用目的处理器的处理能力并降低成本。然而，通用目的处理器在制造工艺和设计技术上与大容量通用目的存储器基本上是不同的，使得事实上难于将它们组合在同一芯片上。

首先，解释制造工艺：尽管存储器以层的形式至多有两条布线，但是由于精细构造的存储单元，所以采用许多步骤。另一方面，处理器通常采用多层布线以改进集成度。

其次，解释设计技术：对存储器的布局进行设计，以最优化如单元容量和布线延迟这样的模拟特性，使得改变布局需要较长的周期和较高的成本。图1示出了16兆位DRAM的布局的例子。一个通用16兆位DRAM具有以阵列形式设置的4兆位单元区域。另一方面，关于处理器，尤其是一个控制逻辑部件，利用一种CAD工具(自动排线/布线工具)，它允许在给定区域内自动形成布局。这意味着处理器具有高的改变布局的自由度。

为得到如上所述的这种条件下在其上集成有通用目的处理器和大容量存储器的芯片，可以考虑下述方法。制造工艺技术采用存储器的技术作为基础，在存储单元区域中，布局也采用这种技术而不改变。处理器做得尽可能小，以便降低由于制造工艺技术是以存储器为基础这一事实而使特性恶化的后果。利用改变布局的自由度，将处理器设置在存储器的缝隙中。

例如，在ISSN 0919-6072第94卷第91期的《信息处理学会研究报告》的第108期94-ARC-108《计算机体系结构研究报告》第49-56页的Murakami等人的“面向21世纪的新通用目的功能部件PPRAM的建议”(文献1)中，提出一种PPRAM(并行处理随机存取存储器，实用并行随机存取机)，其中将四个通用目的处理器11和大容量通用目的存储器12(具有多个存储单元区域12a)以图2所示布局集成在一块芯片上。在图2中，四个通用目的处理器11在芯片一侧排成一行，在剩余区域中以阵列形式排列通用目的存储器12的多个存储单元区域12a。

另外，在日本专利申请公开第5-94366(1993)(文献2)中，公开一种微计算机，其中CPU14设置在两个存储空间13之间，设置在CPU14和存储空间13的一侧并与存储空间13和CPU14的行平行的是地址总线15和数据总线16，如图3所示。

另外，在日本专利申请公开第63-81569(1988)(文献3)中，公开一种微计算机，其中具有相应功能的模块31、32、33(如存储器和外围电路)和CPU34以一种方式设置，以具有相同宽度，在它们一侧并与模块31、32、33和CPU34的行平行设置的是总线35，如图4所示。在这种微计算机中，如果模块31、32、...和CPU34设置为两行，则总线35设置在它们之间(图5)，如果设置具有不同宽度的模块31、32、...和CPU34，则总线35沿模块的周边(即，芯片的外围)设置(图6)。在任一个图中，CPU34基本上设置在多个模块31、32…的中部。另外，模块31、32…，和CPU34以一种方式取向以在直线上与总线35相对。

在图2所示的布局(文献1)中，存储单元区域12a根据它们的位置与通用目的处理器11位于不同的距离，且距离越大，总线越长，使得数据传输延迟越大。总线长度的差异引起数据传输时间的差异，使得较快的数据传输需要与较慢的数据传输匹配。另外，当到总线的距离较大时，该总线在布局上所需的面积较大。

另外，在文献2中，设在存储空间13和CPU14的行的一侧的地址总线15和数据总线16，需要与该行相同的长度，使得存在一个问题：存储空间越大，总线越长。

另外，如在文献3中，当总线35与模块31、32、33和CPU34的行平行排列时，以及当总线35沿模块31、32、…和CPU34的周边(即芯片的外围)设置时，也存在相同的问题。

另外，在总线(15、16或35)设在存储空间13(或模块31、32、…)和CPU14(或34)的一侧的结构中，存在一种不利：总线形成所需的面积的增加与位数成正比。

本发明在于解决上述问题，本发明的首要目的在于提供一种微计算机，其中存储器被分为多个存储单元区域，在存储单元区域之间设置一个处理器，从而改进处理能力。

根据本发明的微计算机包括一个处理器，设置在存储单元区域之间，使得处理器与存储单元区域之间的距离(总线长度)缩短，且处理器位于与存储单元区域基本相同的距离。将处理器与存储器连接起来的总线设置在处理器和存储器之间，使得与现有技术相比，与位数成正比增加的总线布线区域相对较小。当将总线分为多个分支且每个分支与处理器连接时，与不同总线分支连接的存储单元区域可以独立地控制和访问。在此及后文中，考虑到总线分支的功能而不是其物理结构，总线分支将称为“系统”。另外，将总线分为多个系统允许缩短总线长度。

通过在由多个存储单元区域组成的存储单元区域行之间留出间隙，简单地形成存储器布局，使得能够采用现有的布局，从而，设置处理器以适应这种布局。长侧边相邻、处理器设置在短侧边之间的结构比短侧边相邻、处理器设置在长侧边之间的结构所增加的面积较小。

当总线与矩形存储单元区域的长侧边相连时，与总线与短侧边相连时的情形相比，同时能够访问更多的地址。另外，到芯片外部的各信号输出端能够集中到芯片的一侧，或分散到芯片两侧。

该结构是这样的，在存储单元区域行之间提供一个空间，处理器设置在该空间内，使得存储单元区域行之间的剩余空间也能设置如焊接点(pad)与处理器之间的外围电路、总线接口和锁存电路这样的电路。其他处理器能够进一步设置在该空间内，以构造一个多处理器。当总线接口设置在一个信号输出端时，能够高速输出每个信号。当锁存电路设置在上述空间中时，锁存电路与处理器之间的距离短，使得偏移小。

当缓冲器设置在处理器与存储单元区域之间时，处理器和存储器能够同步。在缓冲器与处理器之间设置高速缓冲存储器允许更高速的操作。

通过以下参照附图的详细描述，本发明的上述及其他目的和特征会更明显。

图1示出常规16兆位DRAM的布局例子；

图2是显示常规微计算机的平面图；

图3是显示常规微计算机的平面图；

图4是显示常规微计算机的平面图；

图5是显示常规微计算机的平面图；

图6是显示常规微计算机的平面图；

图7是显示本发明的微计算机思想的平面图；

图8是显示本发明的微计算机思想的平面图；

图9是显示本发明第一实施方式的示意平面图；

图10是显示本发明第二实施方式的示意平面图；

图11是显示本发明第三实施方式的示意平面图；

图12是显示本发明第四实施方式的示意平面图；

图13是显示本发明第五实施方式的示意平面图；

图14是显示本发明第六实施方式的示意平面图；

图15是显示本发明第七实施方式的示意平面图；

图16是显示本发明第八实施方式的示意平面图；

图17是显示本发明第九实施方式的示意平面图；

图18是显示本发明第十实施方式的示意平面图；

图19是显示本发明第十一实施方式的示意平面图；

图20是显示本发明第十二实施方式的示意平面图；

图21是显示本发明第十三实施方式的示意平面图；

图22是显示本发明第十四实施方式的示意平面图；

图23是显示本发明第十五实施方式的示意平面图；

图24是显示通用CPU结构的框图；

图25是显示通用CPU结构的框图；

图26是显示图24和25所示数据传送部件结构的框图；

图27是显示本发明第十六实施方式的示意平面图；

图28是显示本发明第十七实施方式的示意平面图；

图29是显示本发明第十八实施方式的示意平面图；

图30是显示本发明第十九实施方式的示意平面图；

图31是显示本发明第二十实施方式的示意平面图；

图32是显示本发明第二十一实施方式的示意平面图；

图33是显示本发明第二十二实施方式的示意平面图；

图34是显示本发明第二十三实施方式的示意平面图；

图35是显示本发明第二十四实施方式的示意平面图；

图36是显示本发明第二十五实施方式的示意平面图；

图37是显示本发明第二十六实施方式的示意平面图；

图38是显示本发明第二十七实施方式的示意平面图；

图39A是显示本发明第二十八实施方式的示意平面图；

图39B是显示本发明第二十八实施方式的示意平面图；

图40是显示缓冲器结构的框图；

图41是显示缓冲器结构的框图；

图42是显示缓冲器结构的框图；

图43是显示缓冲器结构的框图；

图44是显示本发明第二十九实施方式的示意平面图；

图45是显示本发明第三十实施方式的示意平面图；

图46是显示本发明第三十一实施方式的示意平面图；

图47是显示本发明第三十二实施方式的示意平面图；

图48是显示本发明第三十三实施方式的示意平面图；

图49是显示本发明第三十四实施方式的示意平面图；

图50是显示本发明第三十五实施方式的示意平面图；

图51是显示本发明第三十六实施方式的示意平面图；

图52是显示本发明第三十七实施方式的示意平面图；

图53是显示本发明第三十八实施方式的示意平面图；

图54是显示本发明第三十九实施方式的示意平面图；

图55是显示本发明第四+实施方式的示意平面图；

图56是显示本发明第四十一实施方式的示意平面图；

图57是显示本发明第四十二实施方式的示意平面图；

图58是显示本发明第四十三实施方式的示意平面图；

图59是显示本发明第四十四实施方式的示意平面图；

下面参照附图描述本发明的各种实施方式。

图7和图8是显示与本发明有关的微计算机、并显示以下实施方式的基本思想的示意平面图。图中，标号1指在其上集成有如存储器2和CPU3这样的电路的芯片的外框。在图7中，构成存储器2的并以阵列形式设置的四个横向长的存储单元区域2a、2b、2c和2d排列成两行(2a和2b，2c和2d)，其长侧相邻。在图8中，四个存储单元区域2a、2b、2c和2d排列成两行(2a和2c，2b和2d)，其短侧相邻。两行相距预定间隔，在该间隔中设置CPU3。CPU3是如“CPU Core”这样的典型的处理器，示于《三菱电气公司，M16/10组用户手册》。

尽管图7和图8示出两行的存储单元区域，但是也能用三行或多行的存储单元区域。一个存储单元区域行中所含的存储单元区域的数目不限于二，可以是一、或三、或更多。另外，存储单元区域的数目不限于四。

在图7和图8所示的结构中，每个存储单元区域与CPU3之间的距离比现有技术中的更一致，使得总线长度变为基本上相同，因此，数据传输延迟基本相等。这使得不必使较快的数据传输匹配较慢的数据传输，从而实现高速操作。与图2所示的现有技术的例子相比，总线长度显著减短，从而也实现高速操作。

另外，当包括存储单元区域2a、2b、2c和2d存储器2是DRAM时，尽管各种控制信号从CPU3给到存储单元区域2a、2b、2c和2d，但是总线长度如上所述彼此相等，使得控制信号的偏移减少。缩短的总线长度允许高速操作。

图7所示的结构与图8所示相比，具有较小的增大面积部分以设置CPU3。相反地，图8所示的结构具有较大的增大面积部分，使得具有较大的可安装其他电路的空间这一优点。

现在描述使用图7所示结构的总线的布局的例子。在下面各图中，类似的标号指与图7类似的元件和部件。

第一实施方式

图9是显示本发明第一实施方式的示意平面图。总线21从存储单元区域2a和2c的短侧拉出并连于其间，而从存储单元区域2b和2d短侧拉出的总线21和从CPU3的上侧拉出的总线21连接到存储单元区域2a和2c之间的总线21。在以下所有实施方式中，假定总线21用于发送和接收信号，如地址信号、数据信号、字线激活信号、列线激活信号和控制信号(例如，刷新控制信号)。因此，CPU3能够执行存储在存储器2中的指令。

第二实施方式

图10是显示本发明第二实施方式的示意平面图。总线21从存储单元区域2a和2c的短侧拉出并连接在其间，而总线21从存储单元区域2b和2d的短侧拉出。从CPU3左侧(或右侧)拉出的总线21经纵向总线21连接到上述总线21、21。

当信号从芯片1的一侧(上侧)输出时，第一实施方式适用，而当信号从两侧(上侧和下侧)输出时，第二实施方式适用。

第三实施方式

图11是显示本发明第三实施方式的示意平面图。总线21从存储单元区域2a和2c的短侧拉出并连接在其间，同时总线21从存储单元区域2b和2d的短侧拉出并连接在其间。在纵向方向从CPU3的上侧和下侧拉出的总线21、21分别连接到如上所述的总线21、21。

在该示意平面图中，总线21分为两个系统，它们分别连接到CPU3。这允许连接到存储单元区域2a和2c的总线21以及连接到存储单元区域2b和2d的总线21能够单独控制和并行访问。因此，当存储单元区域2a和2c在尺寸或应用上与存储单元区域2b和2d不同时，这种结构是适用的。将总线21分为两个系统允许总线21的长度短于示意平面图1、2中所示的总线长度。

第四实施方式

图12是显示本发明第四实施的示意平面图。总线21从存储单元区域2a和2b的短侧拉出并连接到纵向总线21，总线21从存储单元区域2c和2d的短侧拉出并连接到纵向总线21。从CPU3的左侧和右侧横向拉出的总线21、21分别连接到上述纵向总线21、21。

另外，在该示意平面图中，总线21分为两个系统，它们分别连接到CPU3。这允许连接到存储单元区域2a和2b的总线21以及连接到存储单元区域2c和2d的总线21能够单独控制和并行访问。因此，当存储单元区域2a和2b在尺寸或应用上与存储单元区域2c和2d不同时，这种结构是适用的。将总线21分为两个系统允许总线21的长度短于示意平面图1、2中所示的总线长度。

第五实施方式

图13是显示本发明第五实施方式的示意平面图。总线21从存储单元区域2a和2b的长侧拉出并连于其间，总线21从存储单元区域2c和2d的长侧拉出并连于其间。从CPU3的上侧拉出的总线21经横向总线21与上述总线21、21连接。

尽管第五实施方式中总线在芯片上所占用的面积大于第一实施方式，但是第五实施方式从长侧拉出总线21，使得能够同时访问更多的地址，以及例如读这些地址。

第六实施方式

图14是显示本发明第六实施方式的示意平面图。该实施方式是这样构造的，使得在图9(第一实施方式)的结构中，总线接口(I/F)4安装在存储单元区域2a和2c之间的总线21的上侧。

比较第一实施方式和第六实施方式。

在第一实施方式中，未设置总线接口4，使得信号从存储器2和CPU3输出，并原样提供到芯片外部。因此，尽管需要许多管脚，但加到总线21的负载小。另外，CPU3直接与管脚连接，所以在CPU3的外部不必设置专用的接口，使得形成管脚驱动器所需的面积小。

另一方面，在第六实施方式中，总线接口4从CPU3接收外部总线访问请求，并专门控制管脚，使得信号能够原样高速输出。因此，当进行频繁的访问时，设有总线接口4的第六实施方式的结构适用于这种情形。另外，当设置总线接口4时，通过设置一种结构也可减少管脚数目，在这种结构中，总线接口4暂时保持来自CPU3的数据，并执行一种控制，使得例如总线接口4将数据分为两半，并一半一半地输出到管脚。

第七实施方式

图15是显示本发明第七实施方式的示意平面图。该实施方式是这样构造的，使得在图10(第二实施方式)的结构中，总线接口4安装在存储单元区域2a和2c之间的总线21的上侧和存储单元区域2b和2d之间的总线21的下侧。

与第二实施方式相比，该实施方式中，信号能够原样高速输出，使得该实施方式在频繁访问时适用。

第八实施方式

图16是显示本发明的第八实施方式的示意平面图。该实施方式是这样构造的，使得在图15的结构(第七实施方式)中，只设置一个总线接口4。

这允许总线接口4的管脚集中并设在一侧，因此另一侧的管脚可用于其他信号。另外，存储单元区域能够单独使用，使得与总线接口4连接的存储单元区域用于数据，且未与总线接口4连接的存储单元区域用于指令。另一方面，在第七实施方式中，可以相同地设置管脚，而每侧的管脚数减少。

第九实施方式

图17是显示本发明第九实施方式的示意平面图。该实施方式是这样构造的，使得在图11(第三实施方式)的结构中，总线接口4安装在存储单元区域2a和2c之间的总线21的上侧和存储单元区域2b和2d之间的总线21的下侧。

与第三实施方式相比，该实施方式中，信号能够原样高速输出，使得该实施方式在频繁访问时适用。

第十实施方式

图18是显示本发明的第十实施方式的示意平面图。该实施方式是这样构造的，使得在图17的结构(第九实施方式)中，只设置一个总线接口4。

这允许获得与第八实施方式相同的效果。

第十一实施方式

图19是显示本发明第十一实施方式的示意平面图。该实施方式是这样构造的，使得在图12(第四实施方式)的结构中，总线接口4安装在CPU3的上侧并与存储单元区域2a和2b之间的总线21连接，总线接口4安装在CPU3的下侧，并与存储单元区域2c和2d之间的总线21连接。

与第四实施方式相比，该实施方式中，信号能够原样高速输出，使得该实施方式在频繁访问时适用。

第十二实施方式

图20是显示本发明的第十二实施方式的示意平面图。该实施方式是这样构造的，使得在图19的结构(第十一实施方式)中，只设置一个总线接口4。

这允许获得与第八实施方式相同的效果。

第十三实施方式

图21是显示本发明第十三实施方式的示意平面图。该实施方式是这样构造的，使得在图13(第五实施方式)的结构中，总线接口4安装在存储单元区域2a和2b之间的总线21的左侧并与上述总线21连接，总线接口4安装在存储单元区域2c和2d之间的总线21的右侧并与上述总线21连接。

与第五实施方式相比，该实施方式中，信号能够原样高速输出，使得该实施方式在频繁访问时适用。

第十四实施方式

图22是显示本发明的第十四实施方式的示意平面图。该实施方式是这样构造的，使得在图21的结构(第十三实施方式)中，只设置一个总线接口4。

这允许获得与第八实施方式相同的效果。

第十五实施方式

图23是显示本发明第十五实施方式的示意平面图。总线21从存储单元区域2a和2c的短侧拉出并连接在其间，总线21从存储单元区域2b和2d的短侧拉出并连接在其间。上总线21和下总线21在CPU3的左侧和右侧经纵向总线21相互连接。从CPU3上侧拉出的总线21与上侧横向总线21连接。

这种结构允许获得与第二实施方式(图10)基本相同的效果。另外，可以采用设置总线接口4的结构。

图24和图25是显示通用CPU3的结构的框图。CPU3设置有数据传送部件31和用于控制数据传送部件31的操作的控制电路32。在数据传送部件31中，如图26所示，如寄存器31a、ALU(运算器)31b、移位器31c和总线接口31d这样的装置可以排列为一行，信号线连接在它们之间。在这种情形下，数据传送部件31具有长且窄的形状，信号线横向存在，使得当与总线21的连接是在上侧(或下侧时)，数据传送部件31在纵向方向上纵向设置的结构是适用的，如图25所示，而当与总线21的连接是在左侧(或右侧时)，数据传送部件31在横向方向上纵向设置的结构是适用的，如图24所示。

下面解释设有外围电路的情形。假设外围电路是典型的，如定时器、计数器和各种控制器。

第十六实施方式

图27是显示本发明第十六实施方式的示意平面图。该实施方式是这样构造的，使得在图9的结构(第一实施方式)中，外围电路(PER.)5与CPU3并排横向设置，并与存储单元区域2a和2c之间的总线21连接。

第十七实施方式

图28是显示本发明第十七实施方式的示意平面图。该实施方式是这样构造的，使得在图27(第十六实施方式)的结构中，外围电路5安装在CPU3相对于横向总线21的对侧(上侧)，并与存储单元区域2a和2c之间的总线21连接。

在第十六实施方式中，用于发送/接收控制信号至/自外围电路5的管脚能够集中在一侧，而在第十七实施方式中，它们能够分为两侧。

第十八实施方式

图29是显示本发明第十八实施方式的示意平面图。该实施方式是这样构造的，使得在图27(第十六实施方式)的结构中，总线接口4安装在CPU3和外围电路5相对于存储单元区域2a和2c之间的总线21的对侧(上侧)，并与总线21连接。

第十九实施方式

图30是显示本发明第十九实施的示意平面图。该实施方式是这样构造的，使得在图29(第十八实施方式)的结构中，总线接口4和外围电路5在位置上相反交换，并与总线21连接。

第二十实施方式

图31是显示本发明第二十实施方式的示意平面图。该实施方式是这样构造的，使得在图28(第十七实施方式)的结构中，总线接口4与外围电路5并排设置，并与存储单元区域2a和2c之间的总线21连接。

在本发明中，在存储单元区域之间设有一个空间，在该空间中设置CPU3。因此，外围电路5(和总线接口4)能够设置在存储单元区域之间的剩余空间中，如第十六至第二十实施方式中所述。以这种方式，实现了有效地利用面积的单芯片微计算机。

第二十一实施方式

图32是显示本发明第二十一实施方式的示意平面图。该实施方式是这样构造的，使得在图10(第二实施方式)的结构中，外围电路5设在CPU3的上侧，并与存储单元区域2a和2b之间的总线21连接。

第二十二实施方式

图33是显示本发明第二十二实施方式的示意平面图。该实施方式是这样构造的，使得在图11(第三实施方式)的结构中，外围电路5与CPU3并排横向设置，与存储单元区域2a和2c之间的总线21连接，并与存储单元区域2b和2d之间的总线21连接。

第二十三实施方式

图34是显示本发明第二十三实施方式的示意平面图。该实施方式是这样构造的，使得在图12(第四实施方式)的结构中，外围电路5设在CPU3的上侧，与存储单元区域2a和2b之间的总线21连接，并与存储单元区域2c和2d之间的总线21连接。

第二十四实施方式

图35是显示本发明第二十四实施方式的示意平面图。该实施方式是这样构造的，使得在图13(第五实施方式)的结构中，外围电路5设在CPU3的上侧，并与横向总线21连接。

如第二十一至二十四实施方式中所示，甚至第二至第五实施方式中所示的结构能够包括外围电路5。另外，如第十六至第二十实施方式，该结构可以包括总线接口4。这允许获得与第十六到二十实施方式相同的效果。

第二十五实施方式

图36是显示本发明第二十五实施方式的示意平面图。该实施方式是这样构造的，使得在图27的结构中，除去外围电路5，包括另一个CPU3，从而包括两个(或多个)CPU3以形成一个多处理器。

第二十六实施方式

图37是显示本发明第二十六实施方式的示意平面图。该实施方式也示出一个包括两个(或多个)CPU的多处理器，这两个CPU在存储单元区域2a和2c之间的总线21的两侧(上侧和下侧)。

第二十七实施方式

图38是显示本发明第二十七实施方式的示意平面图。该实施方式也示出一个包括两个(或多个)CPU的多处理器，这两个CPU在存储单元区域2a和2c之间的总线21与存储单元区域2b和2d之间的总线21之间。在图38中，两个CPU3之间的总线22是一个控制信号总线。

采用多处理器的这些结构允许执行多个程序。在这种情形下，多个CPU3的功能和尺寸可以相互相同或不同。

第二十八实施方式

图39示出缓冲器6设置在存储单元区域2a和CPU3之间的、并适用于上述所有实施方式的结构。图39A示出总线21连接到存储单元区域2a的短侧时的情形，假设缓冲器6的长度与短侧相同。图39B示出总线21连接到存储单元区域2a的长侧时的情形，假设缓冲器6的长度与长侧相同。可以对所有存储单元区域(2a、2b、2c、2d、…)设置这样的缓冲器6，也可以仅对需要与CPU3同步的存储单元区域设置。

在存储单元区域2a和CPU3之间设置缓冲器6允许存储单元区域2a与CPU3同步。通过允许所需的数据在从CPU3读的处理之前已经事先从存储单区域2a传送到缓冲器6来实现高速操作。另外，通过在从CPU3读的处理中允许数据保持在缓冲器6中，然后与CPU3的后续处理并行地将数据从缓冲器6传送到存储单元区域2a来实现高速操作。

假设缓冲器6具有图40、41、42和43所示的结构。

在图40中，缓冲器6构造为一个用于锁存双向信号的锁存器6a。在图41中，缓冲器6构造为两个用于锁存单向信号的锁存器6a。一个锁存器6a专用于从存储单元区域2a到CPU3的信号，而另一个锁存器6a专用于从CPU3到存储单元区域2a的信号。在图42和43中，缓冲器6构造为一个用于锁存单向信号的锁存器6a和一个驱动器6b。在图42中，缓冲器6设置有用于从存储单元区域2a到CPU3的信号的驱动器6b和用于从CPU3到存储单元区域2a的信号的锁存器6a。在图43中，缓冲器6设置有用于从存储单元区域2a到CPU3的信号的锁存器6a和用于从CPU3到存储单元区域2a的信号的驱动器6b。另外，在图40、41、42和43中，锁存器6a可以改为触发器。

尽管图40所示的结构每次只能处理单向信号，但是图41、42和43所示的结构能够同时处理双向信号。例如，能够同时执行写和读访问。驱动器6b占用的面积比锁存器6a大，使得图42和43所示的结构比其他结构更适于小型化。锁存器6a能够暂时保持输入的信号并驱动输出信号而不允许输出信号与输入信号的改变同步。驱动器6b对输入信号放大以输出，但没有保持功能。

第二十九实施方式

图44是显示本发明第二十九实施方式的示意平面图。该实施方式是这样构造的，使得在存储单元区域2a与CPU3之间设置高速缓冲存储器7。当访问高速缓中存储器7所分配的区时，不需访问存储单元区域2a，使得能够实现高速操作。另外，高速缓冲存储器7可以同缓冲器6一样设置在所有存储单元区域中，或者只设在需要与CPU3同步的存储单元区域中。

那些在DRAM中含有高速缓冲存储器以实现高速操作的结构已经由本申请人通过日本专利申请公开第4-247535(1992)、日本专利申请公开第5-310130(1993)、日本专利申请公开第5-299968(1993)和日本专利申请公开第5-160265(1993)提出。另外，参照1992年11月的《IEEE固态电路学报》第27卷第11期第1534-1539页上K.Dosaka等人的“A 100MHz 4-Mb CacheDRAM with Fast Copy-Back Scheme”、1992年4月23日的《电子学会，信息和通信工程师》SDM92-5 ICD92-5第27-34页上K.Dosaka等人的“A4-Mb Cache DRAM with Fast Copy-BackScheme Operable at 100MHz”、1993年5月的《Symposium on VL-SI Circuits of Digest of Technical Papers》第61-62页上A.Ya-mazaki等人的“A Concurrent CDRAM for Low Cost Multi-Medi-a”和1993年10月的《电子学会，信息和通信工程师，技术报告》ICD93-105第9-14页上A.Yamazaki等人的“Cache DRAM.forImage”。

第三十实施方式

图45是显示本发明第三十实施方式的示意平面图。该实施方式是这样构造的，使得缓冲器6和高速缓冲存储器7以那样的顺序设置在存储单元区域2a与CPU3之间。该实施方式所获得的是第二十八实施方式的效果和第二十九实施方式的交果。

第三十一实施方式

图46是显示本发明第三十一实施方式的示意平面图。在以下第三十一至三十六实施方式中，缓冲器6和/或高速缓冲存储器7不是对每个存储单元区域设置的，而是对CPU3设置的。在该实施方式中，缓冲器6设置在CPU3上侧(或下侧)的空间内。

第三十二实施方式

图47是显示本发明第三十二实施方式的示意平面图。在该实施方式中，高速缓冲存储器7设置在CPU3上侧(或下侧)的空间内。

第三十三实施方式

图48是显示本发明第三十三实施方式的示意平面图。在该实施方式中，高速缓冲存储器7设置在CPU3上侧(或下侧)的空间内，缓冲器6设置在上侧(或下侧)的空间内。

在第三十一、三十二和三十三实施方式中，当CPU3在存储单元区域的短侧方向上的长度比在存储单元区域行的短侧方向上的长度足够短以提供一个空间时，能够设置缓冲器6和/或高速缓冲存储器7，而不增加在存储单元区域长侧方向上的长度。

第三十四实施方式

图49是显示本发明第三十四实施方式的示意平面图。在该实施方式中，缓冲器6设置在CPU3的上侧和下侧。

除了上述关于布局的效果外，该实施方式适用于如第三实施方式的情形，其中系统总线21从CPU3的两侧(上侧和下侧)拉出以访问两个存储单元区域。

第三十五实施方式

图50是显示本发明第三十五实施方式的示意平面图。在该实施方式中，高速缓冲存储器7设置在CPU3的上侧和下侧。

除了上述关于布局的效果外，在该实施方式中，可以并行访问两个高速缓冲存储器7。

第三十六实施方式

图51是显示本发明第三十六实施方式的示意平面图。在该实施方式中，高速缓冲存储器7设置在CPU3的上侧和下侧，缓冲器6设置在高速缓冲存储器7的上侧和下侧。

在该实施方式中，如第三十五实施方式中那样，能够并行访问两个高速缓冲存储器7，并且另外，缓冲器6设置在与每个高速缓冲存储器7和CPU3相应的存储单元区域之间，使得高速缓冲存储器7与存储单元区域之间的访问能够高速获得，从而总体实现更高速操作。

第三十七实施方式

图52是显示本发明第三十七实施方式的示意平面图。设在芯片外缘的是焊接点(pad)，用于通过焊接与外部管脚连接。为了允许焊接点22与CPU3同步以驱动，经时钟信号线24与CPU3连接的锁存器23连接到焊接点22。在该实施方式中，锁存器23设置在CPU3的外围。

将锁存器23设在CPU3附近允许缩短时钟信号线24的长度，且减少时钟信号偏移。

下面描述使用图8所示结构的总线布局的例子。

在以下附图中，与图8相同的部件以相同的标号指示。

第三十八实施方式

图53是显示本发明第三十八实施方式的示意平面图。总线21从存储单元区域2a和2b的长侧拉出并连接在其间，从存储单元区域2c和2d的长侧拉出的总线21以及从CPU3的左侧拉出的总线21连接到存储单元区域2a和2b之间的总线21上。

第三十九实施方式

图54是显示本发明第三十九实施方式的示意平面图。总线21从存储单元区域2a和2b的长侧拉出并连接在其间，总线21从存储单元区域2c和2d的长侧拉出。从CPU3的上侧拉出的总线21经横向总线21连接到上述总线21、21。

当信号从芯片1的一侧(左侧)输出时，第三十八实施方式适用，而当信号从两侧输出时，第三十九实施方式适用。

第四十实施方式

图55是显示本发明第四十实施方式的示意平面图。总线21从存储单元区域2a和2b的长侧拉出并连接在其间，总线21从存储单元区域2c和2d的长侧拉出并连接在其间。从CPU3的左侧和右侧横向拉出的总线21、21分别连接到上述总线21、21。

在该实施方式中，连接到存储单元区域2a、2b的总线21和连接到存储单元区域2c、2d的总线21能够单独控制和并行访问。因此，当存储单元区域2a和2b在尺寸或应用上与存储单元区域2c和2d不同时，该结构适用。

第四十一实施方式

图56是显示本发明第四十一实施方式的示意平面图。总线21从存储单元区域2a和2c的长侧拉出并与横向总线21连接，总线21从存储单元区域2b和2d的长侧拉出并与横向总线21连接。从CPU3的上侧和下侧纵向拉出的总线21、21分别连接到上述横向总线21、21。

在该实施方式中，连接到存储单元区域2a、2c的总线21和连接到存储单元区域2b、2d的总线21能够单独控制和并行访问。因此，当存储单元区域2a和2c在尺寸或应用上与存储单元区域2b和2d不同时，该结构适用。

第四十二实施方式

图57是显示本发明第四十二实施方式的示意平面图。总线21从存储单元区域2a和2b的长侧拉出并连接在其间，总线21从存储单元区域2c和2d的长侧拉出。右总线和左总线21通过CPU3上方和下方的横向总线21相互连接。从CPU3左侧拉出的总线21连接到左侧的纵向总线21

尽管该结构允许获得与第三十九实施方式(图54)基本相同的效果，但总线21的长度比第三十九实施方式长。

第四十三实施方式

图58是显示本发明第四十三实施方式的示意平面图。总线21从存储单元区域2a和2c的短侧拉出并连接在其间，总线21从存储单元区域2b和2d的短侧拉出。从CPU3的右侧拉出的总线21与纵向总线21连接。

在第四十三实施方式中，CPU3以一种方式设置到一侧，使得如外围电路5这样的另一电路能够设在另一侧，如下面所述第四十四实施方式所示。

因为在第三十八至四十三实施方式中，与先前所示图7相应的实施方式一样，能够容易地考虑到具有一个总线接口4或没有总线接口的实施方式，该实施方式只示出设有两个(或一个)总线接线接口4的结构。

第四十四实施方式

图59是显示本发明第四十四实施方式的示意平面图。该实施方式是这样构造的，使得在图58的结构(第四十三实施方式)中，外围电路5安装在CPU3相对于纵向总线21的对侧，并与总线21连接。

在该实施方式中，连接存储单元区域2a、2b、2c和2d以及CPU3和总线接口4的总线21是短的。另外，在该实施方式中，可以设置任一个总线接口4。

另外，与相对于图7的实施方式一样，CPU3和外围电路5可以相互设置在一侧，总线接口4设置在这样提供的空间内。另外，不设置外围电路5，该结构可以是包括多个CPU3的多处理器。

另外，应理解，第十五到三十二实施方式的结构能够应用到与图8相应的实施方式中。

存储器2可以是各种存储器，如SRAM、EPRAM、ROM、可擦ROM和闪速存储器，以及DRAM。存储单元区域行的数目可以是三个或更多，存储单元区域行可以具有一个或三个或更多存储单元区域。

因为根据权利要求书的实施方式和这些实施方式的组合能够类推出来，所以，尽管上述实施方式不是所有的，但是缺去对它们的图示和描述。

如上所述，在与本发明有关的微计算机中，处理器设置在存储单元区域之间，使得处理器与存储单元区域之间的距离缩短了，且基本相同。信号输出端能够集中在芯片的一侧或分散到两侧。在芯片输出端侧设置总线接口允许高速输出信号。存储单元区域行之间存在空间，使得在该空间中，能够设置如焊接点(pad)与处理器之间的外围电路、总线接口和锁存电路这样的电路和其他处理器。这些允许改进处理器和存储器集成在一块芯片上的微计算机的处理能力。

因为本发明可以以几种形式实现而不背离本发明的实质特征，所以本实施方式只是用于图示而不是限定，因为本发明的范围由所附权利要求限定而不是由说明书限定，所以在权利要求范围内以及与之等效的所有改动都在权利要求的范围之内。

Claims

1.具有集成在相同芯片上的处理器和存储器的微计算机，其中所述处理器设置在构成所述存储器的多个存储单元区域之间。

2.如权利要求1的微计算机，其中所述存储器是以多个存储单元区域行设置的，且所述处理器设置在所述存储单元区域行之间。

3.如权利要求1的微计算机，其中所述存储器是以两个存储单元区域行设置的，且所述处理器设置在所述存储单元区域行之间。

4.如权利要求2的微计算机，其中存储单元区域经一条总线按行相互连接，且每条总线与所述处理器连接。

5.如权利要求3的微计算机，其中存储单元区域经一条总线按行相互连接，且每条总线与所述处理器连接。

6.如权利要求2的微计算机，其中预定数目的存储单元区域中的每一个存储单元区域经一条总线相互连接，且每条总线与所述处理器连接。

7.如权利要求3的微计算机，其中预定数目的存储单元区域中的每一个存储单元区域经一条总线相互连接，且每条总线与所述处理器连接。

8.如权利要求2的微计算机，其中存储单元区域行是这样构造的，使得矩形存储单元区域的长侧设置为彼此相邻，且所述处理器设置在存储单元区域的短侧之间。

9.如权利要求3的微计算机，其中存储单元区域行是这样构造的，使得矩形存储单元区域的长侧设置为彼此相邻，且所述处理器设置在存储单元区域的短侧之间。

10.如权利要求2的微计算机，其中存储单元区域行是这样构造的，使得矩形存储单元区域的短侧设置为彼此相邻，且所述处理器设置在存储单元区域的长侧之间。

11.如权利要求3的微计算机，其中存储单元区域行是这样构造的，使得矩形存储单元区域的短侧设置为彼此相邻，且所述处理器设置在存储单元区域的长侧之间。

12.如权利要求8的微计算机，其中设置四个或更多个存储单元区域，且每个存储单元区域的短侧经一条总线与处理器的一侧连接。

13.如权利要求9的微计算机，其中设置四个或更多个存储单元区域，且每个存储单元区域的短侧经一条总线与处理器的一侧连接。

14.如权利要求10的微计算机，其中设置四个或更多个存储单元区域，且每个存储单元区域的短侧经一条总线与处理器的一侧连接。

15.如权利要求11的微计算机，其中设置四个或更多个存储单元区域，且每个存储单元区域的短侧经一条总线与处理器的一侧连接。

16.如权利要求8的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的短侧经一条总线与处理器的两侧连接。

17.如权利要求9的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的短侧经一条总线与处理器的两侧连接。

18.如权利要求10的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的短侧经一条总线与处理器的两侧连接。

19.如权利要求11的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的短侧经一条总线与处理器的两侧连接。

20.如权利要求8的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的长侧经一条总线与处理器的一侧连接。

21.如权利要求9的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的长侧经一条总线与处理器的一侧连接。

22.如权利要求10的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的长侧经一条总线与处理器的一侧连接。

23.如权利要求11的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的长侧经一条总线与处理器的一侧连接。

24.如权利要求8的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的长侧经一条总线与处理器的两侧连接。

25.如权利要求9的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的长侧经一条总线与处理器的两侧连接。

26.如权利要求10的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的长侧经一条总线与处理器的两侧连接。

27.如权利要求11的微计算机，其中设置至少四个存储单元区域，且每个存储单元区域的长侧经一条总线与处理器的两侧连接。

28.如权利要求12的微计算机，还包括一个与所述总线连接的总线接口。

29.如权利要求13的微计算机，还包括一个与所述总线连接的总线接口。

30.如权利要求14的微计算机，还包括一个与所述总线连接的总线接口。

31.如权利要求15的微计算机，还包括一个与所述总线连接的总线接口。

32.如权利要求16的微计算机，还包括一个与所述总线连接的总线接口。

33.如权利要求17的微计算机，还包括一个与所述总线连接的总线接口。

34.如权利要求18的微计算机，还包括一个与所述总线连接的总线接口。

35.如权利要求19的微计算机，还包括一个与所述总线连接的总线接口。

36.如权利要求20的微计算机，还包括一个与所述总线连接的总线接口。

37.如权利要求21的微计算机，还包括一个与所述总线连接的总线接口。

38.如权利要求22的微计算机，还包括一个与所述总线连接的总线接口。

39.如权利要求23的微计算机，还包括一个与所述总线连接的总线接口。

40.如权利要求24的微计算机，还包括一个与所述总线连接的总线接口。

41.如权利要求25的微计算机，还包括一个与所述总线连接的总线接口。

42.如权利要求26的微计算机，还包括一个与所述总线连接的总线接口。

43.如权利要求27的微计算机，还包括一个与所述总线连接的总线接口。

44.如权利要求28的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

45.如权利要求29的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

46.如权利要求30的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

47.如权利要求31的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

48.如权利要求32的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

49.如权利要求33的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

50.如权利要求34的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

51.如权利要求35的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

52.如权利要求36的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

53.如权利要求37的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

54.如权利要求38的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

55.如权利要求39的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

56.如权利要求40的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

57.如权利要求41的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

58.如权利要求42的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

59.如权利要求43的微计算机，其中设置两个总线接口，一个总线接口在芯片的一侧，另一个总线接口在芯片的另一侧。

60.如权利要求8的微计算机，还包括一个外围电路，与处理器并排设置在两个存储单元区域行之间。

61.如权利要求9的微计算机，还包括一个外围电路，与处理器并排设置在两个存储单元区域行之间。

62.如权利要求10的微计算机，还包括一个外围电路，与处理器并排设置在两个存储单元区域行之间。

63.如权利要求11的微计算机，还包括一个外围电路，与处理器并排设置在两个存储单元区域行之间。

64.如权利要求60的微计算机，还包括一个总线接口，设置在相对于总线与处理器和外围电路相对的位置，并在两个存储单元区域行之间。

65.如权利要求61的微计算机，还包括一个总线接口，设置在相对于总线与处理器和外围电路相对的位置，并在两个存储单元区域行之间。

66.如权利要求62的微计算机，还包括一个总线接口，设置在相对于总线与处理器和外围电路相对的位置，并在两个存储单元区域行之间。

67.如权利要求63的微计算机，还包括一个总线接口，设置在相对于总线与处理器和外围电路相对的位置，并在两个存储单元区域行之间。

68.如权利要求8的微计算机，还包括一个外围电路，设置在相对于总线与处理器相对的位置，并在两个存储单元区域行之间。

69.如权利要求9的微计算机，还包括一个外围电路，设置在相对于总线与处理器相对的位置，并在两个存储单元区域行之间。

70.如权利要求10的微计算机，还包括一个外围电路，设置在相对于总线与处理器相对的位置，并在两个存储单元区域行之间。

71.如权利要求11的微计算机，还包括一个外围电路，设置在相对于总线与处理器相对的位置，并在两个存储单元区域行之间。

72.如权利要求68的微计算机，还包括一个总线接口，与处理器并排设置在两个存储单元区域行之间。

73.如权利要求69的微计算机，还包括一个总线接口，与处理器并排设置在两个存储单元区域行之间。

74.如权利要求70的微计算机，还包括一个总线接口，与处理器并排设置在两个存储单元区域行之间。

75.如权利要求71的微计算机，还包括一个总线接口，与处理器并排设置在两个存储单元区域行之间。

76.如权利要求68的微计算机，还包括一个总线接口，与外围电路并排设置在两个存储单元区域行之间。

77.如权利要求69的微计算机，还包括一个总线接口，与外围电路并排设置在两个存储单元区域行之间。

78.如权利要求70的微计算机，还包括一个总线接口，与外围电路并排设置在两个存储单元区域行之间。

79.如权利要求71的微计算机，还包括一个总线接口，与外围电路并排设置在两个存储单元区域行之间。

80.如权利要求8的微计算机，还包括一个设置在存储单元区域与处理器之间的缓冲器。

81.如权利要求9的微计算机，还包括一个设置在存储单元区域与处理器之间的缓冲器。

82.如权利要求10的微计算机，还包括一个设置在存储单元区域与处理器之间的缓冲器。

83.如权利要求11的微计算机，还包括一个设置在存储单元区域与处理器之间的缓冲器。

84.如权利要求8的微计算机，还包括一个设置在存储单元区域与处理器之间的高速缓冲存储器。

85.如权利要求9的微计算机，还包括一个设置在存储单元区域与处理器之间的高速缓冲存储器。

86.如权利要求10的微计算机，还包括一个设置在存储单元区域与处理器之间的高速缓冲存储器。

87.如权利要求11的微计算机，还包括一个设置在存储单元区域与处理器之间的高速缓冲存储器。

88.如权利要求8的微计算机，还包括设置在存储单元区域与处理器之间的缓冲器和高速缓冲存储器。

89.如权利要求9的微计算机，还包括设置在存储单元区域与处理器之间的缓冲器和高速缓冲存储器。

90.如权利要求10的微计算机，还包括设置在存储单元区域与处理器之间的缓冲器和高速缓冲存储器。

91.如权利要求11的微计算机，还包括设置在存储单元区域与处理器之间的缓冲器和高速缓冲存储器。

92.如权利要求80的微计算机，其中所述缓冲器包括一个锁存电路。

93.如权利要求81的微计算机，其中所述缓冲器包括一个锁存电路。

94.如权利要求82的微计算机，其中所述缓冲器包括一个锁存电路。

95.如权利要求83的微计算机，其中所述缓冲器包括一个锁存电路。

96.如权利要求88的微计算机，其中所述缓冲器包括一个锁存电路。

97.如权利要求89的微计算机，其中所述缓冲器包括一个锁存电路。

98.如权利要求90的微计算机，其中所述缓冲器包括一个锁存电路。

99.如权利要求91的微计算机，其中所述缓冲器包括一个锁存电路。

100.如权利要求80的微计算机，其中所述缓冲器包括两个单向锁存电路。

101.如权利要求81的微计算机，其中所述缓冲器包括两个单向锁存电路。

102.如权利要求82的微计算机，其中所述缓冲器包括两个单向锁存电路。

103.如权利要求83的微计算机，其中所述缓冲器包括两个单向锁存电路。

104.如权利要求88的微计算机，其中所述缓冲器包括两个单向锁存电路。

105.如权利要求89的微计算机，其中所述缓冲器包括两个单向锁存电路。

106.如权利要求90的微计算机，其中所述缓冲器包括两个单向锁存电路。

107.如权利要求91的微计算机，其中所述缓冲器包括两个单向锁存电路。

108.如权利要求80的微计算机，其中所述缓冲器包括一个锁存电路和一个驱动器。

109.如权利要求81的微计算机，其中所述缓冲器包括一个锁存电路和一个驱动器。

110.如权利要求82的微计算机，其中所述缓冲器包括一个锁存电路和一个驱动器。

111.如权利要求83的微计算机，其中所述缓冲器包括一个锁存电路和一个驱动器。

112.如权利要求88的微计算机，其中所述缓冲器包括一个锁存电路和一个驱动器。

113.如权利要求89的微计算机，其中所述缓冲器包括一个锁存电路和一个驱动器。

114.如权利要求90的微计算机，其中所述缓冲器包括一个锁存电路和一个驱动器。

115.如权利要求91的微计算机，其中所述缓冲器包括一个锁存电路和一个驱动器。

116.如权利要求2的微计算机，其中所述存储单元区域行是这样构造的，使得矩形存储单元区域的长侧设置为彼此相邻，且多个处理器设置在存储单元区域的短侧之间。

117.如权利要求3的微计算机，其中所述存储单元区域行是这样构造的，使得矩形存储单元区域的长侧设置为彼此相邻，且多个处理器设置在存储单元区域的短侧之间。

118.如权利要求2的微计算机，其中所述存储单元区域行是这样构造的，使得矩形存储单元区域的短侧设置为彼此相邻，且多个处理器设置在存储单元区域的长侧之间。

119.如权利要求3的微计算机，其中所述存储单元区域行是这样构造的，使得矩形存储单元区域的短侧设置为彼此相邻，且多个处理器设置在存储单元区域的长侧之间。

120.具有集成在相同芯片上的处理器和存储器的微计算机，包括：

设置在芯片外围的焊接点，用于与外部管脚连接；以及

锁存电路，用于保持处理器经焊接点发送或接收的数据，其中所述处理器设置在构成所述存储器的且包括线性设置的存储单元区域的多个存储单元区域行之间，以及

所述锁存电路设置在所述存储单元区域行之间的所述处理器的外围。