CN113838753A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：刻蚀所述初始第一掩膜层侧壁，减小所述初始第一掩膜层沿初始鳍部结构延伸方向上的尺寸，形成第一掩膜层；形成覆盖第一掩膜层的初始隔离层，所述初始隔离层暴露出所述第一掩膜层顶部表面；形成所述初始隔离层之后，去除所述第一掩膜层；去除所述第一掩膜层之后，以所述初始隔离层为掩膜，刻蚀所述初始鳍部结构。通过控制刻蚀所述初始第一掩膜层的工艺参数，能够使形成的第一掩膜层的宽度足够小，精准度较高，并且有效降低了工艺难度，进而使形成的开口的尺寸足够小，有利于提高形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
鳍式场效应晶体管晶体管架构是当今半导体行业的主力军。但是，随着器件的持续微缩，在沟道长度小到一定值时，鳍式场效应晶体管结构又无法提供足够的静电控制以及足够的驱动电流，因此，引入了纳米片(Nanosheet)结构，即环绕栅极技术(Gate-All-Around，简称GAA)，与鳍式场效应晶体管相比，纳米片的这种GAA特性提供了出色的沟道控制能力。同时，沟道在三维中的极佳分布使得单位面积的有效驱动电流得以优化。
随着走向更小的轨道高度的旅程的继续，单元高度的进一步减小将要求标准单元内NMOS和PMOS器件之间的间距更小。但是，对于鳍式场效应晶体管和纳米片而言，工艺限制了这些NMOS和PMOS器件之间的间距。为了扩大这些器件的可微缩性，提出了一种创新的架构，称为叉型纳米片(Forksheet)器件。叉型纳米片可以被认为是纳米片的自然延伸。与纳米片相比，叉型纳米片的沟道由叉形栅极结构控制，这是通过在栅极图案化之前在NMOS和PMOS器件之间引入“介电墙”来实现的。该墙将NMOS栅沟槽与PMOS栅沟槽物理隔离，从而大幅减少了NMOS和PMOS的间距，使得叉型纳米片具有更佳的面积和性能的可微缩性。
然而，叉型纳米片的性能还有待改善。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：在初始鳍部结构表面形成初始第一掩膜层，所述初始鳍部结构包括若干层沿沿初始鳍部结构顶部表面法线方向重叠的牺牲层、以及位于相邻牺牲层之间的沟道层；刻蚀所述初始第一掩膜层侧壁，减小所述初始第一掩膜层沿初始鳍部结构延伸方向上的尺寸，形成第一掩膜层；形成覆盖第一掩膜层的初始隔离层，所述初始隔离层暴露出所述第一掩膜层顶部表面；形成所述初始隔离层之后，去除所述第一掩膜层；去除所述第一掩膜层之后，以所述初始隔离层为掩膜，刻蚀所述初始鳍部结构。
可选的，沿初始鳍部结构延伸方向，所述第一掩膜层的宽度范围为3纳米至30纳米。
可选的，刻蚀所述初始第一掩膜层侧壁的方法包括：在所述初始第一掩膜层顶部表面形成第二掩膜层，所述初始第一掩膜层和第二掩膜层的材料不同；刻蚀所述初始第一掩膜层，形成所述第一掩膜层；形成所述第一掩膜层之后，去除所述第二掩膜层。
可选的，所述初始鳍部结构和初始第一掩膜层和第二掩膜层的形成方法包括：在基底上形成鳍部材料膜，所述鳍部材料膜包括若干层沿基底法线方向重叠的牺牲材料膜、以及位于相邻牺牲材料膜之间的沟道材料膜；在所述鳍部材料膜表面形成第一掩膜材料膜；在所述第一掩膜材料膜表面形成第二掩膜材料膜，所述第一掩膜材料膜和第二掩膜材料膜的材料不同；在所述第二掩膜材料膜表面形成图形化层，所述图形化层覆盖部分第二掩膜材料膜；以所述图形化层为掩膜，刻蚀所述第二掩膜材料膜、第一掩膜材料膜和鳍部材料膜，直至暴露出基底表面，在所述基底上形成所述初始鳍部结构、初始第一掩膜层和第二掩膜层。
可选的，刻蚀所述初始第一掩膜层的工艺为湿法刻蚀工艺，所述湿法刻蚀的工艺参数包括：采用的刻蚀溶液包括稀磷酸，温度范围为50摄氏度至90摄氏度。
可选的，去除所述第二掩膜层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
可选的，去除所述第一掩膜层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
可选的，所述初始第一掩膜层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述第二掩膜层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述初始第一掩膜层的厚度范围为5纳米至100纳米。
可选的，所述第二掩膜层的厚度范围为5纳米至100纳米。
可选的，还包括：刻蚀所述初始鳍部结构，直至暴露出基底表面，形成鳍部结构和位于鳍部结构内的开口；在所述开口内形成隔离结构。
可选的，所述隔离结构的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述初始隔离层的材料和第一掩膜层的材料不同；所述初始隔离层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述初始隔离层的形成方法包括：在基底上形成覆盖所述初始鳍部结构顶部表面和侧壁表面以及第一掩膜层顶部表面和侧壁表面的初始隔离层膜；平坦化所述初始隔离层膜，直至暴露出第一掩膜层表面，形成所述初始隔离层。
可选的，还包括：形成所述隔离结构之后，刻蚀所述初始隔离层，形成隔离层，所述隔离层覆盖部分所述鳍部结构的侧壁表面。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，通过控制刻蚀所述初始第一掩膜层侧壁的工艺参数，能够使形成的第一掩膜层的宽度足够小，精准度较高，且有利于降低工艺难度。进而以初始隔离层为掩膜，进行自对准刻蚀所述初始鳍部结构，由于所述第一掩膜层的尺寸和位置定义了鳍部结构内的开口的尺寸和位置，所述第一掩膜层的宽度较小，使得形成的开口的尺寸足够小，有利于提高形成的半导体结构的性能。
进一步，由于所述初始第一掩膜层和第二掩膜层的材料不同，且所述第二掩膜层位于初始第一掩膜层顶部表面，使得在刻蚀初始第一掩膜层的过程中，所述第二掩膜层能够保护初始第一掩膜层顶部表面，使初始第一掩膜层的宽度减小，形成所述第一掩膜层，无需要求分辨率较高的光刻工艺，有效降低了工艺难度。
进一步，刻蚀所述初始第一掩膜层的工艺为湿法刻蚀工艺时，所述湿法刻蚀工艺使形成的第一掩膜层的宽度在较小的范围的同时，使所述第一掩膜层的边缘粗糙度较小。由于所述第一掩膜层的尺寸和位置定义了鳍部结构内的开口的尺寸和位置，所述第一掩膜层的边缘粗糙度较小，有利于提高图形转移的精准度，使得形成的开口的形貌较好，从而有利于提高形成的半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图3是一种现有半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100上具有初始鳍部结构，所述初始鳍部结构包括若干层沿基底100法线方向重叠的牺牲层101、以及位于相邻牺牲层101之间的沟道层102。
请参考图2，在所述初始鳍部结构表面形成图形化层110，所述图形化层110内具有第一开口120，所述第一开口120暴露出部分初始鳍部结构表面；以所述图形化层110为掩膜，刻蚀所述初始鳍部结构，直至暴露出基底100表面，形成鳍部结构130和位于鳍部结构130内的第二开口140。
请参考图3，在所述第二开口140内形成隔离结构150。
上述方法中，所述图形化层110用于作为刻蚀初始鳍部结构的掩膜，从而形成鳍部结构130和位于鳍部结构130内的第二开口140，进而在第二开口140内形成隔离结构150，使得隔离结构150对位于隔离结构150两侧的鳍部结构130起到电性隔离作用。
然而，随着集成电路内元件密度的提高，各种器件的尺寸越来越小，其中，要求位于鳍部结构130内的隔离结构150的尺寸足够小。由于所述隔离结构150的位置和尺寸由图形化层110内的第一开口120的位置和尺寸决定。形成尺寸较小的第一开口120，超出了现有光刻工艺的极限，导致无法形成形貌较好的第一开口120，甚至无法形成尺寸足够小的第一开口120。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：刻蚀所述初始第一掩膜层侧壁，减小所述初始第一掩膜层沿初始鳍部结构延伸方向上的尺寸，形成第一掩膜层，通过控制刻蚀所述初始第一掩膜层的工艺参数，能够使形成的第一掩膜层的宽度足够小，精准度较高，并且有效降低了工艺难度，进而使得形成的开口的尺寸足够小，有利于提高形成的半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图4，提供基底200。
所述基底200的材料包括硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以包括绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
在本实施例中，所述基底200的材料为硅。
接着，在所述基底200上形成初始鳍部结构和位于初始鳍部结构表面的初始第一掩膜层，所述初始鳍部结构包括若干层沿初始鳍部结构顶部表面法线方向重叠的牺牲层、以及位于相邻牺牲层之间的沟道层。
在本实施例中，所述半导体结构的形成方法还包括：在所述初始第一掩膜层顶部表面形成第二掩膜层，所述初始第一掩膜层和第二掩膜层的材料不同。
具体形成所述初始鳍部结构、初始第一掩膜层和第二掩膜层的过程请参考图5至6。
请参考图5，在所述基底200上形成鳍部材料膜，所述鳍部材料膜包括若干层沿基底200法线方向重叠的牺牲材料膜202、以及位于相邻牺牲材料膜202之间的沟道材料膜201；在所述鳍部材料膜表面形成第一掩膜材料膜210；在所述第一掩膜材料膜210表面形成第二掩膜材料膜220，所述第一掩膜材料膜210和第二掩膜材料膜220的材料不同。
所述第一掩膜材料膜210为后续形成第一掩膜层提供材料。
所述第二掩膜材料膜220为后续形成第二掩膜层提供材料。
所述第一掩膜材料膜210的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述第一掩膜材料膜210的材料为氮化硅。
所述第二掩膜材料膜220的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述第二掩膜材料膜220的材料为氧化硅。
请参考图6，在所述第二掩膜材料膜220表面形成图形化层230，所述图形化层230覆盖部分第二掩膜材料膜220表面；以所述图形化层230为掩膜，刻蚀所述第二掩膜材料膜220、第一掩膜材料膜210和鳍部材料膜，直至暴露出基底200表面，在所述基底200上形成所述初始鳍部结构205、初始第一掩膜层211和第二掩膜层221。
具体的，所述初始鳍部结构205包括若干层沿初始鳍部结构205顶部表面法线方向重叠的牺牲层204、以及位于相邻牺牲层204之间的沟道层203。
所述第二掩膜层221用于后续刻蚀初始第一掩膜层211的过程中，保护所述初始第一掩膜层211顶部表面，仅对初始第一掩膜层211的侧壁表面进行刻蚀，从而实现沿初始鳍部结构205的延伸方向上，减小初始第一掩膜层211的宽度。
所述初始第一掩膜层211由刻蚀第一掩膜材料膜210形成，在本实施例中，所述初始第一掩膜层211的材料为氮化硅。
所述第二掩膜层221由刻蚀第二掩膜材料膜220形成，在本实施例中，所述第二掩膜层221的材料为氧化硅。
所述初始第一掩膜层211的厚度范围为5纳米至100纳米。
所述第二掩膜层221的厚度范围为5纳米至100纳米。
形成所述初始鳍部结构205、初始第一掩膜层211和第二掩膜层221之后，所述半导体结构的形成方法还包括：去除所述图形化层230。
请参考图7，刻蚀所述初始第一掩膜层211侧壁，减小所述初始第一掩膜层211沿初始鳍部结构205延伸方向上的尺寸，形成第一掩膜层212。
沿初始鳍部结构205延伸方向，所述第一掩膜层212的宽度范围为3纳米至30纳米。
所述第一掩膜层212的尺寸决定了后续形成的隔离结构的尺寸。
选择所述宽度范围的意义在于：若所述宽度小于3纳米，则后续形成的位隔离结构的宽度较小，所述隔离结构无法对位于隔离结构两侧的鳍部结构之间起到有效的物理隔离作用；若所述宽度大于30纳米，则后续形成的隔离结构的宽度过大，所述隔离结构占用的体积过大，导致鳍部结构的体积过小，不利于形成的半导体结构的电学性能。
刻蚀所述初始第一掩膜层211侧壁的工艺对所述初始第一掩膜层211的刻蚀速率大于对第二掩膜层221的刻蚀速率。
由于所述初始第一掩膜层211和第二掩膜层221的材料不同，且所述第二掩膜层221位于初始第一掩膜层211顶部表面，使得在刻蚀初始第一掩膜层211的过程中，所述第二掩膜层221能够保护初始第一掩膜层211顶部表面，使初始第一掩膜层211的宽度减小，形成所述第一掩膜层212，无需要求分辨率较高的光刻工艺，有效降低了工艺难度。
刻蚀所述初始第一掩膜层211的工艺为湿法刻蚀工艺，所述湿法刻蚀的工艺参数包括：采用的刻蚀溶液包括稀磷酸，温度范围为50摄氏度至90摄氏度。
刻蚀所述初始第一掩膜层211的工艺为湿法刻蚀工艺时，所述湿法刻蚀工艺使形成的第一掩膜层212的宽度在较小的范围的同时，使所述第一掩膜层212的边缘粗糙度较小。由于所述第一掩膜层212的尺寸和位置定义了后续形成的位于鳍部结构内的开口的尺寸和位置，所述第一掩膜层212的边缘粗糙度较小，有利于提高图形转移的精准度，使得形成的开口的形貌较好，从而有利于提高形成的半导体结构的性能。
通过控制刻蚀所述初始第一掩膜层211侧壁的工艺参数，能够使形成的第一掩膜层212的宽度足够小，精准度较高，且有利于降低工艺难度。进而后续以初始隔离层为掩膜，进行自对准刻蚀所述初始鳍部结构，由于所述第一掩膜层212的尺寸和位置定义了鳍部结构内的开口的尺寸和位置，所述第一掩膜层212的宽度较小，使得形成的开口的尺寸足够小，有利于提高形成的半导体结构的性能。
请参考图8，形成所述第一掩膜层212之后，去除所述第二掩膜层221。
具体的，去除所述第二掩膜层221之后，暴露出第一掩膜层212的顶部表面。
去除所述第二掩膜层221的工艺对第二掩膜层221的刻蚀速率大于对第一掩膜层212的刻蚀速率。
去除所述第二掩膜层221的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
请参考图9，在所述基底200上形成覆盖第一掩膜层212的初始隔离层240，所述初始隔离层240暴露出所述第一掩膜层212顶部表面，且所述初始隔离层240的材料和第一掩膜层212的材料不同。
所述初始隔离层240用于作为后续刻蚀初始鳍部结构205的掩膜。
所述初始隔离层240的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述初始隔离层240的材料为氧化硅。
所述初始隔离层240的形成方法包括：在所述基底200上形成覆盖所述初始鳍部结构205顶部表面和侧壁表面以及第一掩膜层212顶部表面和侧壁表面的初始隔离层膜(图中未示出)；平坦化所述初始隔离层膜，直至暴露出第一掩膜层212表面，形成所述初始隔离层240。
请参考图10，形成所述初始隔离层240之后，去除所述第一掩膜层212。
具体的，去除所述第一掩膜层212之后，暴露出初始鳍部结构205的顶部表面。
由于所述初始隔离层240的材料和第一掩膜层212的材料不同，有利于选择合适的刻蚀工艺，保证去除第一掩膜层212的同时，不会造成初始隔离层240的刻蚀损伤，进而不会加大后续形成的开口的尺寸。
去除所述第一掩膜层212的工艺对第一掩膜层212的刻蚀速率大于对初始隔离层240的刻蚀速率，从而去除第一掩膜层212的过程中，不会对所述初始隔离层240造成刻蚀损伤，后续以初始隔离层240为掩膜，刻蚀初始鳍部结构205的过程中，使得所述第一掩膜层212的尺寸和位置精确决定了后续在鳍部结构内形成的开口的尺寸和位置。
去除所述第一掩膜层212的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
请参考图11，去除所述第一掩膜层212之后，以所述初始隔离层240为掩膜，刻蚀所述初始鳍部结构205，直至暴露出基底200表面，形成鳍部结构206和位于鳍部结构内的开口250。
以初始隔离层240为掩膜，进行自对准刻蚀所述初始鳍部结构205的工艺步骤中，由于所述第一掩膜层212的尺寸和位置定义了鳍部结构206内的开口250的尺寸和位置，所述第一掩膜层212的宽度较小，精准度较高，使得形成的开口250的尺寸足够小，有利于提高形成的半导体结构的性能。
请参考图12，形成所述鳍部结构206和位于鳍部结构206内的开口250之后，在所述开口250内形成隔离结构260。
所述隔离结构260的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
所述隔离结构260的形成方法包括：在所述开口250内和初始隔离层240表面形成隔离材料膜(图中未示出)，所述隔离材料膜填充满所述开口250；平坦化所述隔离材料膜，直至暴露出初始隔离层240表面，在所述开口250内形成隔离结构260。
所述隔离材料膜的形成工艺包括：流体化学气相沉积工艺，采用流体化学气相沉积工艺形成的隔离材料膜，能够较好地填充于深宽比较大的开口250内，且形成的隔离材料膜的致密性较高，质量较好，使得形成的隔离结构的质量较好，从而所述隔离结构260能够充分起到物理隔离作用，形成的半导体结构的性能较好。
请参考图13，形成所述隔离结构260之后，刻蚀所述初始隔离层240，形成隔离层241，所述隔离层241覆盖部分所述鳍部结构206的侧壁表面。
所述隔离层240用于实现不同器件之前的电性隔离。
所述隔离层241由刻蚀初始隔离层240而形成，相应的，在本实施例中，所述隔离层241的材料为氧化硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
在初始鳍部结构表面形成初始第一掩膜层，所述初始鳍部结构包括若干层沿初始鳍部结构顶部表面法线方向重叠的牺牲层、以及位于相邻牺牲层之间的沟道层；
刻蚀所述初始第一掩膜层侧壁，减小所述初始第一掩膜层沿初始鳍部结构延伸方向上的尺寸，形成第一掩膜层；
形成覆盖第一掩膜层的初始隔离层，所述初始隔离层暴露出所述第一掩膜层顶部表面；
形成所述初始隔离层之后，去除所述第一掩膜层；
去除所述第一掩膜层之后，以所述初始隔离层为掩膜，刻蚀所述初始鳍部结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，沿初始鳍部结构延伸方向，所述第一掩膜层的宽度范围为3纳米至30纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述初始第一掩膜层侧壁的方法包括：在所述初始第一掩膜层顶部表面形成第二掩膜层，所述初始第一掩膜层和第二掩膜层的材料不同；刻蚀所述初始第一掩膜层，形成所述第一掩膜层；形成所述第一掩膜层之后，去除所述第二掩膜层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述初始鳍部结构和初始第一掩膜层和第二掩膜层的形成方法包括：在基底上形成鳍部材料膜，所述鳍部材料膜包括若干层沿基底法线方向重叠的牺牲材料膜、以及位于相邻牺牲材料膜之间的沟道材料膜；在所述鳍部材料膜表面形成第一掩膜材料膜；在所述第一掩膜材料膜表面形成第二掩膜材料膜，所述第一掩膜材料膜和第二掩膜材料膜的材料不同；在所述第二掩膜材料膜表面形成图形化层，所述图形化层覆盖部分第二掩膜材料膜；以所述图形化层为掩膜，刻蚀所述第二掩膜材料膜、第一掩膜材料膜和鳍部材料膜，直至暴露出基底表面，在所述基底上形成所述初始鳍部结构、初始第一掩膜层和第二掩膜层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，刻蚀所述初始第一掩膜层的工艺为湿法刻蚀工艺，所述湿法刻蚀的工艺参数包括：采用的刻蚀溶液包括稀磷酸，温度范围为50摄氏度至90摄氏度。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，去除所述第二掩膜层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第一掩膜层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始第一掩膜层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始第一掩膜层的厚度范围为5纳米至100纳米。
11.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的厚度范围为5纳米至100纳米。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：刻蚀所述初始鳍部结构，直至暴露出基底表面，形成鳍部结构和位于鳍部结构内的开口；在所述开口内形成隔离结构。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始隔离层的材料和第一掩膜层的材料不同；所述初始隔离层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始隔离层的形成方法包括：在基底上形成覆盖所述初始鳍部结构顶部表面和侧壁表面以及第一掩膜层顶部表面和侧壁表面的初始隔离层膜；平坦化所述初始隔离层膜，直至暴露出第一掩膜层表面，形成所述初始隔离层。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，还包括：形成所述隔离结构之后，刻蚀所述初始隔离层，形成隔离层，所述隔离层覆盖部分所述鳍部结构的侧壁表面。
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| US6198116B1 (en) * | 1998-04-14 | 2001-03-06 | The United States Of America As Represented By The Secretary Of The Air Force | Complementary heterostructure integrated single metal transistor fabrication method |
| CN107785421A (zh) * | 2016-08-29 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
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