CN113744681A - 驱动方法和显示装置 - Google Patents

Abstract

本发明提供一种驱动电路和显示装置。驱动电路包括第一节点控制电路和第一节点放噪电路；第一节点控制电路在输入信号的控制下，控制第一节点与输入电压端之间连通；所述输入电压端用于提供输入电压；第一节点放噪电路分别在降噪控制信号的控制下，控制第一节点与降噪电压端之间连通；所述降噪电压端用于提供降噪电压，所述降噪电压的电压值在预定电压值范围内。本发明解决由于漏电而导致的第一节点的电位不能在输入阶段和输出阶段维持为有效电压，而导致的驱动信号输出不足的问题。

Description

驱动方法和显示装置

技术领域

本发明涉及技术领域，尤其涉及一种驱动电路和显示装置。

背景技术

在相关的驱动电路中，与第一节点电连接的晶体管的特性容易发生负向漂移，会使得在输入阶段和输出阶段，第一节点的电位需要为有效电压时，所述第一节点放噪电路包括的晶体管会漏电而使得第一节点的电位不能维持为有效电压，从而发生第一节点充电不足和驱动信号输出不足的问题。

发明内容

本发明的主要目的在于提供一种驱动电路和显示装置，解决由于漏电而导致的第一节点的电位不能在输入阶段和输出阶段维持为有效电压，而导致的驱动信号输出不足的问题。

为了达到上述目的，本发明实施例提供了一种驱动电路，包括第一节点控制电路和第一节点放噪电路；

所述第一节点控制电路分别与输入端、输入电压端和第一节点电连接，用于在所述输入端提供的输入信号的控制下，控制所述第一节点与所述输入电压端之间连通；所述输入电压端用于提供输入电压；

所述第一节点放噪电路分别与降噪控制端、所述第一节点和降噪电压端电连接，用于在所述降噪控制端提供的降噪控制信号的控制下，控制所述第一节点与所述降噪电压端之间连通；

所述降噪电压端用于提供降噪电压，所述降噪电压的电压值在预定电压值范围内。

可选的，所述第一节点控制电路包括第一晶体管；

所述第一晶体管的控制极与所述输入端电连接，所述第一晶体管的第一极与所述输入电压端电连接，所述第一晶体管的第二极与所述第一节点电连接。

可选的，所述降噪控制端包括复位端、第二节点和帧复位端中的至少一个。

可选的，所述第二节点的个数为一个；所述第一节点放噪电路包括第二晶体管、第三晶体管和第四晶体管中的至少一个，所述降噪电压端包括第一降噪电压端、第二降噪电压端和第三降噪电压端中的至少一个；所述第一降噪电压端用于提供第一降噪电压，所述第二降噪电压端用于提供第二降噪电压，所述第三降噪电压端用于提供第三降噪电压；所述第二晶体管的控制极与所述复位端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述第一降噪电压端电连接；

所述第三晶体管的控制极与所述帧复位端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第二降噪电压端电连接；

所述第四晶体管的控制极与所述第二节点电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与所述第三降噪电压端电连接；

所述第一降噪电压的电压值在第一预定电压值范围内，所述第二降噪电压的电压值在第二预定电压值范围内，所述第三降噪电压的电压值在第三预定电压值范围内。

可选的，所述第二节点的个数为两个；所述第一节点放噪电路包括第二晶体管、第三晶体管、第四晶体管和第五晶体管中的至少一个，所述降噪电压端包括第一降噪电压端、第二降噪电压端和第三降噪电压端中的至少一个；所述第一降噪电压端用于提供第一降噪电压，所述第二降噪电压端用于提供第二降噪电压，所述第三降噪电压端用于提供第三降噪电压；所述第二晶体管的控制极与所述复位端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述第一降噪电压端电连接；

所述第三晶体管的控制极与所述帧复位端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第二降噪电压端电连接；

所述第四晶体管的控制极与第一个第二节点电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与所述第三降噪电压端电连接；

所述第五晶体管的控制极与第二个第二节点电连接，所述第五晶体管的第一极与所述第一节点电连接，所述第五晶体管的第二极与所述第三降噪电压端电连接；

所述第一降噪电压的电压值在第一预定电压值范围内，所述第二降噪电压的电压值在第二预定电压值范围内，所述第三降噪电压的电压值在第三预定电压值范围内。

可选的，所述第一预定电压值范围被设置而使得当所述复位端提供的复位信号的电位为无效电压时，所述第二晶体管关断；

所述第二预定电压值范围被设置而使得当所述帧复位端提供的帧复位信号的电位为无效电压时，所述第三晶体管关断；

当所述第二节点的个数为一个时，所述第三预定电压值范围被设置而使得当所述第二节点的电位为无效电压时，所述第四晶体管关断；

当所述第二节点的个数为两个时，所述第三预定电压值范围被设置而使得当所述第一个第二节点的电位为无效电压时，所述第四晶体管关断，并使得当所述第二个第二节点的电位为无效电压时，所述第五晶体管关断。

可选的，所述第一预定电压值范围、所述第二预定电压值范围和所述第三预定电压值范围内为同一预定电压值范围，所述预定电压值范围为大于或等于-8V而小于或等于-4V。

可选的，本发明实施例所述的驱动电路还包括：第二节点控制电路、储能电路、驱动输出电路和进位信号输出电路；

所述第二节点控制电路用于控制第二节点的电位；

所述储能电路分别与所述第一节点和驱动信号输出端电连接，用于储存电能，并控制所述第一节点的电位；

所述驱动输出电路分别与第一节点、输出控制端、时钟信号端、第一电压端和驱动信号输出端电连接，用于在所述第一节点的电位的控制下，控制所述驱动信号输出端与所述时钟信号端之间连通，在所述输出控制端提供的输出控制信号的控制下，控制所述驱动信号输出端与所述第一电压端之间连通；

所述进位信号输出电路分别与第一节点、输出控制端、时钟信号端、第二电压端和进位信号输出端电连接，用于在所述第一节点的电位的控制下，控制所述进位信号输出端与所述时钟信号端之间连通，在所述输出控制端提供的输出控制信号的控制下，控制所述进位信号输出端与所述第二电压端之间连通；

所述输出控制端包括第二节点；或者，所述输出控制端包括所述第二节点和所述复位端。

可选的，所述输入电压的电压值与所述时钟信号端提供的时钟信号的高电压值相同。

本发明还提供了一种显示装置，包括电压提供电路和上述的驱动电路；

所述电压提供电路用于向输入电压端提供输入电压，并向降噪电压端提供降噪电压。

本发明实施例所述的驱动电路和显示装置在输入阶段，通过第一节点控制电路在输入信号的控制下，将输入电压写入第一节点，以提升对第一节点的充电能力，并可以通过设置降噪电压的电压值，以使得在输入阶段和输出阶段，不会发生所述第一节点放噪电路包括的晶体管漏电而使得第一节点的电位不能维持为有效电压的情况；本发明实施例所述的驱动电路和显示装置能够使得在输入阶段和输出阶段，第一节点的电位能够维持为有效电压，使得驱动信号输出正常，利于实现高迁移率的驱动电路。

附图说明

图1是在相关技术中，G1提供的驱动信号、Gn提供的驱动信号和GN提供的驱动信号的波形图；

图2是本发明至少一实施例所述的驱动电路的结构图；

图3是本发明至少一实施例所述的驱动电路的结构图；

图4是本发明至少一实施例所述的驱动电路的结构图；

图5是本发明至少一实施例所述的驱动电路的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例所述的驱动电路包括第一节点控制电路和第一节点放噪电路；

所述第一节点控制电路分别与输入端、输入电压端和第一节点电连接，用于在所述输入端提供的输入信号的控制下，控制所述第一节点与所述输入电压端之间连通；所述输入电压端用于提供输入电压；

所述第一节点放噪电路分别与降噪控制端、所述第一节点和降噪电压端电连接，用于在所述降噪控制端提供的降噪控制信号的控制下，控制所述第一节点与所述降噪电压端之间连通；

所述降噪电压端用于提供降噪电压，所述降噪电压的电压值在预定电压值范围内。

在具体实施时，所述输入电压可以为直流电压，但不以此为限。

本发明实施例所述的驱动电路在工作时，在输入阶段，第一节点控制电路在输入信号的控制下，将输入电压写入第一节点，以提升对第一节点的充电能力，并可以通过设置降噪电压的电压值，以使得在输入阶段和输出阶段，不会发生所述第一节点放噪电路11包括的晶体管漏电而使得P1的电位不能维持为有效电压的情况；本发明实施例所述的驱动电路能够使得在输入阶段和输出阶段，第一节点的电位能够维持为有效电压，使得驱动信号输出正常，利于实现高迁移率的驱动电路。

在本发明至少一实施例中，当驱动电路中的驱动输出电路包括的栅极与所述第一节点电连接的晶体管为n型晶体管时，所述有效电压可以为高电压，当该晶体管为p型晶体管时，所述有效电压可以为低电压；但不以此为限。

在相关技术中，第一节点控制电路包括的晶体管的栅极和漏极都与输入端连接，所述输入端为相邻上一级栅极驱动信号输出端或相邻上一级进位信号输出端，当相邻上一级栅极驱动信号或相邻上一级进位信号输出不足的条件下，容易发生相关的驱动电路不能正常输出有效的驱动信号的情况发生。

例如，如若相关的驱动电路中的TFT(薄膜晶体管)未发生阈值电压负向偏移的情况下，各级驱动电路输出的驱动信号的电位持续为有效电压的时间应为4H(1H为一行像素充电时间)。但是由于驱动电路中的TFT的阈值电压负向偏移，在第一节点控制电路中的晶体管的栅极和漏极都与输入端电连接的情况下，会发生多级驱动电路输出的驱动信号的电位维持为有效电压的时间和有效电压的电压值逐次减少的情况发生，最终导致驱动电路不能输出驱动信号的情况发生。

如图1所示，在相关技术中，第一级驱动电路的驱动信号输出端G1提供的第一级驱动信号的电位持续为有效电压(在图1中，有效电压为高电压)的时间t1可以为3.95H，第n级驱动电路的驱动信号输出端Gn提供的第n级驱动信号的电位持续为有效电压的时间tn可以小于3H，第N级驱动电路的驱动信号输出端GN提供的第N级驱动信号的电位持续为有效电压的时间为0，也即，GN无输出。其中，n为大于1的正整数，N为大于n的整数。

如图2所示，本发明实施例所述的驱动电路包括第一节点控制电路21和第一节点放噪电路22；

所述第一节点控制电路21分别与输入端Input、输入电压端和第一节点P1电连接，用于在所述输入端Input提供的输入信号的控制下，控制所述第一节点P1与所述输入电压端之间连通；所述输入电压端用于提供输入电压VDDi；

所述第一节点放噪电路22分别与降噪控制端Ctrl、所述第一节点P1和降噪电压端Vr电连接，用于在所述降噪控制端Ctrl提供的降噪控制信号的控制下，控制所述第一节点P1与所述降噪电压端Vr之间连通；

所述降噪电压端Vr用于提供降噪电压，所述降噪电压的电压值在预定电压值范围内。

如图2所示的驱动电路的实施例在工作时，在输入阶段，第一节点控制电路21在所述输入端Input提供的输入信号的控制下，控制所述第一节点P1与所述输入电压端之间连通，以提升第一节点的电位；

在输入阶段和输出阶段，通过设置所述降噪电压，可以断开所述第一节点P1与降噪电压端Vr之间的漏电通路。

在本发明至少一实施例中，所述输入电压VDDi的电压值和所述驱动电路接入的时钟信号的高电压值相等，但不以此为限。例如，所述输入电压VDDi的电压值可以大于10V，但不以此为限。

在本发明至少一实施例中，所述时钟信号的高电压值指的可以是：当所述时钟信号的电位为高电压时，所述时钟信号的电压值。

可选的，所述第一节点控制电路包括第一晶体管；

所述第一晶体管的控制极与所述输入端电连接，所述第一晶体管的第一极与所述输入电压端电连接，所述第一晶体管的第二极与所述第一节点电连接。

在具体实施时，所述降噪控制端可以包括复位端、第二节点和帧复位端中的至少一个。

在本发明至少一实施例中，所述第一节点可以为上拉节点，所述第二节点可以为下拉节点，所述复位端可以为相邻下一级驱动电路的驱动信号端或相邻下一级驱动电路的进位信号输出端，所述帧复位端可以在每一帧时间开始时，提供有效电压；但不以此为限。

根据一种具体实施方式，所述第二节点的个数为一个；所述第一节点放噪电路包括第二晶体管、第三晶体管和第四晶体管中的至少一个，所述降噪电压端包括第一降噪电压端、第二降噪电压端和第三降噪电压端中的至少一个；所述第一降噪电压端用于提供第一降噪电压，所述第二降噪电压端用于提供第二降噪电压，所述第三降噪电压端用于提供第三降噪电压；所述第二晶体管的控制极与所述复位端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述第一降噪电压端电连接；

所述第三晶体管的控制极与所述帧复位端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第二降噪电压端电连接；

所述第四晶体管的控制极与所述第二节点电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与所述第三降噪电压端电连接；

所述第一降噪电压的电压值在第一预定电压值范围内，所述第二降噪电压的电压值在第二预定电压值范围内，所述第三降噪电压的电压值在第三预定电压值范围内。

在具体实施时，第二节点的个数可以为一个；所述第一节点放噪电路可以包括第二晶体管、第三晶体管、第四晶体管中的至少一个；第二晶体管用于在复位端提供的复位信号的控制下，对第一节点的电位进行放噪；第三晶体管用于在帧复位端提供的帧复位信号的控制下，对第一节点的电位进行放噪；所述第四晶体管用于在第二节点的电位的控制下，对第一节点的电位进行放噪。

根据另一种具体实施方式，所述第二节点的个数为两个；所述第一节点放噪电路包括第二晶体管、第三晶体管、第四晶体管和第五晶体管中的至少一个，所述降噪电压端包括第一降噪电压端、第二降噪电压端和第三降噪电压端中的至少一个；所述第一降噪电压端用于提供第一降噪电压，所述第二降噪电压端用于提供第二降噪电压，所述第三降噪电压端用于提供第三降噪电压；所述第二晶体管的控制极与所述复位端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述第一降噪电压端电连接；

所述第三晶体管的控制极与所述帧复位端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第二降噪电压端电连接；

所述第四晶体管的控制极与第一个第二节点电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与所述第三降噪电压端电连接；

所述第五晶体管的控制极与第二个第二节点电连接，所述第五晶体管的第一极与所述第一节点电连接，所述第五晶体管的第二极与所述第三降噪电压端电连接；

所述第一降噪电压的电压值在第一预定电压值范围内，所述第二降噪电压的电压值在第二预定电压值范围内，所述第三降噪电压的电压值在第三预定电压值范围内。

在具体实施时，第二节点的个数可以为两个；所述第一节点放噪电路可以包括第二晶体管、第三晶体管、第四晶体管、第五晶体管中的至少一个；第二晶体管用于在复位端提供的复位信号的控制下，对第一节点的电位进行放噪；第三晶体管用于在帧复位端提供的帧复位信号的控制下，对第一节点的电位进行放噪；所述第四晶体管用于在第一个第二节点的电位的控制下，对第一节点的电位进行放噪；所述第五晶体管用于在第二个第二节点的电位的控制下，对第一节点的电位进行放噪。

在本发明至少一实施例中，所述第一预定电压值范围被设置而使得当所述复位端提供的复位信号的电位为无效电压时，所述第二晶体管关断，以断开第一节点与第一降噪电压端之间的漏电通路；

所述第二预定电压值范围被设置而使得当所述帧复位端提供的帧复位信号的电位为无效电压时，所述第三晶体管关断，以断开第一节点与第二降噪电压端之间的漏电通路；

当所述第二节点的个数为一个时，所述第三预定电压值范围被设置而使得当所述第二节点的电位为无效电压时，所述第四晶体管关断，以，以断开第一节点与第三降噪电压端之间的漏电通路；

当所述第二节点的个数为两个时，所述第三预定电压值范围被设置而使得当所述第一个第二节点的电位为无效电压时，所述第四晶体管关断，并使得当所述第二个第二节点的电位为无效电压时，所述第五晶体管关断，以断开第一节点与第一降噪电压端之间的漏电通路。

可选的，当所述第二晶体管、第三晶体管、第四晶体管、第五晶体管为n型晶体管时，所述无效电压可以为低电压；

当当所述第二晶体管、第三晶体管、第四晶体管、第五晶体管为p型晶体管时，所述无效电压可以为高电压。

在本发明至少一实施例中，所述第二晶体管可以为n型晶体管，所述第一预定电压值范围被设置而使得当所述复位端提供的复位信号的电位为无效电压时，所述复位信号的电位与所述第一降噪电压的电压值的差值小于所述第二晶体管的阈值电压，以使得第二晶体管关断；

所述第三晶体管可以为n型晶体管，所述第二预定电压值范围被设置而使得当所述帧复位端提供的帧复位信号的电位为无效电压时，所述帧复位信号的电位与所述第二降噪电压的电压值的差值小于所述第三晶体管的阈值电压，以使得第三晶体管关断；

当所述第二节点的个数为一个时，所述第四晶体管可以为n型晶体管，所述第三预定电压值范围被设置而使得当所述第二节点的电位为无效电压时，所述第二节点的电位与所述第三降噪电压的电压值的差值小于所述第四晶体管的阈值电压，以使得第四晶体管关断；

当所述第二节点的个数为两个时，所述第四晶体管和所述第五晶体管可以都为n型晶体管，所述第三预定电压值范围被设置而使得当所述第一个第二节点的电位为无效电压时，所述第一个第二节点的电位与所述第三降噪电压的电压值的差值小于所述第四晶体管的阈值电压，控制所述第四晶体管关断，并使得当所述第二个第二节点的电位为无效电压时，所述第二个第二节点的电位与所述第三降噪电压的电压值的差值小于所述第五晶体管的阈值电压，控制所述第五晶体管关断。

在本发明实施例中，所述第一节点放噪电路包括的各晶体管可以为n型晶体管或p型晶体管，对所述第一节点放噪电路包括的晶体管的类型不做限定。

可选的，所述第一预定电压值范围、所述第二预定电压值范围和所述第三预定电压值范围内为同一预定电压值范围，所述预定电压值范围为大于或等于-8V而小于或等于-4V。更优选的，所述预定电压值范围可以为大于或等于-7.5V而小于或等于-4.5V。

如图3所示，在图2所示的驱动电路的至少一实施例的基础上，所述降噪控制端包括复位端Reset、第一个第二节点P21、第二个第二节点P22和帧复位端T_RST；所述降噪电压端Vr为第三低电压端；所述第三低电压端用于提供第三低电压RVGL；

所述第一节点放噪电路22分别与第一节点P1、复位端Reset、第一个第二节点P21、第二个第二节点P22、帧复位端T_RST和所述第三低电压端电连接，用于在所述复位端Reset提供的复位信号的控制下，控制所述第一节点P1与所述第三低电压端之间连通，在所述第一个第二节点P21的电位的控制下，控制所述第一节点P1与所述第三低电压端之间连通，在所述第二个第二节点P22的电位的控制下，控制所述第一节点P1与所述第三低电压端之间连通，在所述帧复位端T_RST提供的帧复位信号的控制下，控制所述第一节点P1与所述第三低电压端之间连通。

本发明如图3所示的驱动电路的至少一实施例在工作时，通过设置第三低电压RVGL的电压值，使得在输入阶段和输出阶段，断开第一节点P1与第三低电压端之间的漏电通路。

在本发明实施例中，RVGL的电压值可以大于或等于-8V或小于或等于-4V，但不以此为限。

本发明至少一实施例所述的驱动电路还可以包括：第二节点控制电路、储能电路、驱动输出电路和进位信号输出电路；

所述第二节点控制电路用于控制第二节点的电位；

所述储能电路分别与所述第一节点和驱动信号输出端电连接，用于储存电能，并控制所述第一节点的电位；

所述驱动输出电路分别与第一节点、输出控制端、时钟信号端、第一电压端和驱动信号输出端电连接，用于在所述第一节点的电位的控制下，控制所述驱动信号输出端与所述时钟信号端之间连通，在所述输出控制端提供的输出控制信号的控制下，控制所述驱动信号输出端与所述第一电压端之间连通；

所述进位信号输出电路分别与第一节点、输出控制端、时钟信号端、第二电压端和进位信号输出端电连接，用于在所述第一节点的电位的控制下，控制所述进位信号输出端与所述时钟信号端之间连通，在所述输出控制端提供的输出控制信号的控制下，控制所述进位信号输出端与所述第二电压端之间连通；

所述输出控制端包括第二节点；或者，所述输出控制端包括所述第二节点和所述复位端。

可选的，所述第一电压端可以为第二低电压端，所述第二电压端可以为第一低电压端，但不以此为限。

本发明至少一实施例所述的驱动电路在工作时，第二节点控制电路控制第二节点的电位，储能电路用于控制第一节点的电位，驱动输出电路控制驱动信号输出端输出驱动信号，进位信号输出电路控制进位信号输出端输出进位信号。

可选的，本发明至少一实施例所述的驱动电路可以为栅极驱动电路或发光控制信号生成电路，用于生成栅极驱动信号或发光控制信号，但不以此为限。

如图4所示，在图3所示的驱动电路的至少一实施例的基础上，本发明至少一实施例所述的驱动电路还可以包括第二节点控制电路41、储能电路42、驱动输出电路43和进位信号输出电路44；

所述第二节点控制电路41分别与第一节点P1、输入端Input、第一个第二节点P21、第二个第二节点P22、第一控制电压端VDDo、第二控制电压端VDDe和第一低电压端电连接，用于在第一控制电压端VDDo提供的第一控制电压、所述输入端Input提供的输入信号和所述第一节点P1的电位的控制下，控制所述第一个第二节点P21的电位，并用于在第二控制电压端VDDe提供的第二控制电压、所述输入信号和所述第一节点P1的电位的控制下，控制所述第二个第二节点P22的电位；

所述储能电路42分别与所述第一节点P1和驱动信号输出端Gout电连接，用于储存电能，并控制所述第一节点P1的电位；

所述驱动输出电路43分别与第一节点P1、第一个第二节点P21、第二个第二节点P22、复位端Reset、时钟信号端、第二低电压端和驱动信号输出端Gout电连接，用于在所述第一节点P1的电位的控制下，控制所述驱动信号输出端Gout与所述时钟信号端之间连通，在所述第一个第二节点P21的电位的控制下，控制所述驱动信号输出端Gout与所述第二低电压端之间连通，在所述第二个第二节点P22的电位的控制下，控制所述驱动信号输出端Gout与所述第二低电压端之间连通，并用于在所述复位端Reset提供的复位信号的控制下，控制所述驱动信号输出端Gout与所述第二低电压端之间连通；

所述进位信号输出电路44分别与第一节点P1、第一个第二节点P21、第二个第二节点P22、时钟信号端、第一低电压端和进位信号输出端OUT_C电连接，用于在所述第一节点P1的电位的控制下，控制所述进位信号输出端OUT_C与所述时钟信号端之间连通，在所述第一个第二节点P21的电位的控制下，控制所述进位信号输出端OUT_C与所述第一低电压端之间连通，在所述第二个第二节点P22的电位的控制下，控制所述进位信号输出端OUT_C与所述第一低电压端之间连通；

在所述输出控制端提供的输出控制信号的控制下，控制所述进位信号输出端与所述第二电压端之间连通；

所述时钟信号端用于提供时钟信号CLK，所述第一低电压端用于提供第一低电压LVGL，所述第二低电压端用于提供第二低电压VGL。

本发明如图4所示的驱动电路的至少一实施例中，采用了两个第二节点：第一个第二节点P21和第二个第二节点P22，第二节点控制电路41控制P21的电位和P22的电位，驱动输出电路43在P1的电位、P21的电位、P22的电位和复位信号的控制下，控制所述驱动信号输出端Gout输出驱动信号，进位信号输出电路44在P1的电位、P21的电位和P22的电位的控制下，控制所述进位信号输出端OUT_C输出进位信号。

如图5所示，在图4所示的驱动电路的至少一实施例的基础上，

所述第一节点放噪电路22包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4；

所述第一节点控制电路21包括第五晶体管M5；

所述第二节点控制电路41包括第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11；

所述驱动输出电路43包括第十二晶体管M12、第十三晶体管M13、第十四晶体管M14和第十五晶体管M15；

所述储能电路42包括存储电容C1；

所述进位信号输出电路44包括第十六晶体管M16、第十七晶体管M17和第十八晶体管M18；

M1的栅极与复位端Reset电连接，M1的漏极与第一节点P1电连接，M1的源极与第三低电压端电连接；所述第三低电压端用于提供第三低电压RVGL；

M2的栅极与第一个第二节点P21电连接，M2的漏极与第一节点P1电连接，M2的源极与所述第三低电压端电连接；

M3的栅极与第二个第二节点P22电连接，M3的漏极与第一节点P1电连接，M3的源极与所述第三低电压端电连接；

M4的栅极与帧复位端T_RST电连接，M4的漏极与第一节点P1电连接，M4的源极与第三低电压端电连接；

M5的栅极与输入端Input电连接，M5的漏极与输入电压端电连接，M5的源极与第一节点P1电连接；所述输入电压端用于提供输入电压VDDi；

M6的栅极和M6的漏极都与第一控制电压端VDDo电连接；

M7的栅极与第一节点P1电连接，M7的漏极与M6的源极电连接，M7的源极接入第一低电压LVGL；

M8的栅极与输入端Input电连接，M8的漏极与M6的源极电连接，M8的漏极接入第一低电压LVGL；

M9的栅极和M9的漏极都与第二控制电压端VDDe电连接；

M10的栅极与第一节点P1电连接，M10的漏极与M9的源极电连接，M10的源极接入第一低电压LVGL；

M11的栅极与输入端Input电连接，M11的漏极与M9的源极电连接，M11的源极接入第一低电压LVGL；

M12的栅极与第一节点P1电连接，M12的漏极接入时钟信号CLK，M12的源极与驱动信号输出端Gout电连接；

M13的栅极与第一个第二节点P21电连接，M13的漏极与Gout电连接，M13的源极接入第二低电压VGL；

M14的栅极与第二个第二节点P22电连接，M14的漏极与Gout电连接，M14的源极接入第二低电压VGL；

M15的栅极与复位端Reset电连接，M15的漏极与Gout电连接，M15的源极接入第二低电压VGL；

M16的栅极与P1电连接，M16的漏极接入CLK，M16的源极与进位信号输出端OUT_C电连接；

M17的栅极与P21电连接，M17的漏极与OUT_C电连接，M17的源极接入第一低电压LVGL；

M18的栅极与P22电连接，M18的漏极与OUT_C电连接，M18的源极接入第一低电压LVGL；

C1的第一端与P1电连接，C1的第二端与Gout电连接。

在图5所示的驱动电路的至少一实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。

在图5所示的至少一实施例中，RVGL的电压值可以大于或等于-8V或小于或等于-4V，更优选的，RVGL的电压值可以大于或等于-7.5V而小于或等于-4.5V；

VDDi可以大于10V。

在图5所示的至少一实施例中，VDDi的电压值可以与CLK的高电压值相等，VDDi的电压值可以与VDDo提供的第一控制电压的高电压值、VDDe提供的第二控制电源的高电压值相等；但不以此为限。

在本发明至少一实施例中，第一控制电压的高电压值指的可以是：当所述第一控制电压的电位为高电压值，第一控制电压的电压值；

第二控制电压的高电压值指的可以是：当所述第二控制电压的电位为高电压值，第二控制电压的电压值。

在图5所示的至少一实施例中，LVGL的电压值可以为-11V，VGL的电压值可以为-8V，但不以此为限。

在实际操作时，LVGL的电压值可以与VGL的电压值不相等，或者，LVGL的电压值也可以与VGL的电压值相等。

在图5所示的驱动电路的至少一实施例中，采用了两个下拉节点，VDDo、VDDe交替输出高电压信号，例如，每隔2s-3s，VDDo、VDDe交替输出高电压信号。当VDDo输出高电压信号时，VDDe输出低电压信号；当VDDe输出高电压信号时，VDDo输出低电压信号。下面以VDDo提供高电压信号，VDDe提供低电压信号为例说明工作过程。

本发明如图5所示的驱动电路的至少一实施例在工作时，显示周期可以包括先后设置的输入阶段、输出阶段、复位阶段和输出截止保持阶段；

在输入阶段，Input提供高电压信号，T_RST、VDDe和Reset提供低电压信号，VDDo提供高电压信号，M5打开，以将P1的电位提升为高电压；M6打开，M7和M8都打开，P21的电位为低电压，M10和M11打开，P22的电位为低电压；M12和M16都打开，CLK为低电压信号，Gout和OUT_C都输出低电压信号；

在输出阶段，Input提供低电压信号，T_RST、VDDe和Reset提供低电压信号，VDDo提供高电压信号，CLK为高电压信号，Gout和OUT_C都输出高电压信号，通过C1自举拉升P1的电位；M5关断，M6打开，M7和M8都打开，P21的电位为低电压，M10和M11打开，P22的电位为低电压；

在复位阶段，Input提供低电压信号，T_RST和VDDe提供低电压信号，VDDo提供高电压信号，Reset提供高电压信号，M15打开，M1打开，以将P1的电位拉低；M6打开，M6和M7都关断，M9、M10和M11都关断，P21的电位为高电压；M13和M15都打开，Gout输出低电压，M17打开，OUT_C输出低电压；

在输出截止保持阶段，Input提供低电压信号，T_RST和VDDe提供低电压信号，VDDo提供高电压信号，Reset提供低电压信号，P1的电位维持为低电压，P21的电位为高电压，M13和M17打开，Gout和OUT_C输出低电压。

在图5所示的驱动电路的至少一实施例中，当M1的特性、M2的特性、M3的特性和M4的特性未漂移时，M1的阈值电压、M2的阈值电压、M3的阈值电压和M4的阈值电压都为正值；

当M1的阈值电压负向偏移，M2的阈值电压负向偏移，M3的阈值电压负向偏移，M4的阈值电压负向偏移时，M1的阈值电压、M2的阈值电压、M3的阈值电压和M4的阈值电压变为负值，在输入阶段和复位阶段，本发明至少一实施例通过增加RVGL的电压值，以防止M1、M2、M3、M4中的至少一个漏电而使得P1的电位不能维持为高电压，从而导致Gout和OUT_C不能在输出阶段输出高电压的情况，使得在输出阶段，Gout和OUT_C能够正常输出高电压。

经过对图5所示的驱动电路的至少一实施例进行仿真，可知当M1的阈值电压、M2的阈值电压、M3的阈值电压和M4的阈值电压负偏至-6V时，Gout和OUT_C在输出阶段都能正常输出高电压，以提升阈值电压Margin(范围)。

在本发明至少一实施例所述的驱动电路中，可以仅采用一个下拉节点，并且，M4的源极可以替换为接入LVGL。

本发明实施例所述的显示装置包括电压提供电路和上述的驱动电路；

所述电压提供电路用于向输入电压端提供输入电压，并向降噪电压端提供降噪电压。

本发明实施例所述的显示装置通过电压提供电路提供输入电压和降噪电压，当所述第一节点放噪电路包括的与第一节点电连接的晶体管的特性负向漂移时，可以通过降噪电压的电压值，以使得在输入阶段和输出阶段，不会发生所述第一节点放噪电路包括的晶体管漏电而使得第一节点的电位不能维持为有效电压的情况，从而能够在输入阶段和输出阶段，可以保证第一节点的电位为有效电压，使得驱动信号输出正常，利于实现高迁移率的驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种驱动电路，其特征在于，包括第一节点控制电路和第一节点放噪电路；

所述第一节点控制电路分别与输入端、输入电压端和第一节点电连接，用于在所述输入端提供的输入信号的控制下，控制所述第一节点与所述输入电压端之间连通；所述输入电压端用于提供输入电压；

所述第一节点放噪电路分别与降噪控制端、所述第一节点和降噪电压端电连接，用于在所述降噪控制端提供的降噪控制信号的控制下，控制所述第一节点与所述降噪电压端之间连通；

所述降噪电压端用于提供降噪电压，所述降噪电压的电压值在预定电压值范围内。

2.如权利要求1所述的驱动电路，其特征在于，所述第一节点控制电路包括第一晶体管；

所述第一晶体管的控制极与所述输入端电连接，所述第一晶体管的第一极与所述输入电压端电连接，所述第一晶体管的第二极与所述第一节点电连接。

3.如权利要求1所述的驱动电路，其特征在于，所述降噪控制端包括复位端、第二节点和帧复位端中的至少一个。

4.如权利要求4所述的驱动电路，其特征在于，所述第二节点的个数为一个；所述第一节点放噪电路包括第二晶体管、第三晶体管和第四晶体管中的至少一个，所述降噪电压端包括第一降噪电压端、第二降噪电压端和第三降噪电压端中的至少一个；所述第一降噪电压端用于提供第一降噪电压，所述第二降噪电压端用于提供第二降噪电压，所述第三降噪电压端用于提供第三降噪电压；所述第二晶体管的控制极与所述复位端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述第一降噪电压端电连接；

所述第三晶体管的控制极与所述帧复位端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第二降噪电压端电连接；

所述第四晶体管的控制极与所述第二节点电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与所述第三降噪电压端电连接；

所述第一降噪电压的电压值在第一预定电压值范围内，所述第二降噪电压的电压值在第二预定电压值范围内，所述第三降噪电压的电压值在第三预定电压值范围内。

5.如权利要求3所述的驱动电路，其特征在于，所述第二节点的个数为两个；所述第一节点放噪电路包括第二晶体管、第三晶体管、第四晶体管和第五晶体管中的至少一个，所述降噪电压端包括第一降噪电压端、第二降噪电压端和第三降噪电压端中的至少一个；所述第一降噪电压端用于提供第一降噪电压，所述第二降噪电压端用于提供第二降噪电压，所述第三降噪电压端用于提供第三降噪电压；所述第二晶体管的控制极与所述复位端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述第一降噪电压端电连接；

所述第三晶体管的控制极与所述帧复位端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第二降噪电压端电连接；

所述第四晶体管的控制极与第一个第二节点电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与所述第三降噪电压端电连接；

所述第五晶体管的控制极与第二个第二节点电连接，所述第五晶体管的第一极与所述第一节点电连接，所述第五晶体管的第二极与所述第三降噪电压端电连接；

所述第一降噪电压的电压值在第一预定电压值范围内，所述第二降噪电压的电压值在第二预定电压值范围内，所述第三降噪电压的电压值在第三预定电压值范围内。

6.如权利要求4或5所述的驱动电路，其特征在于，所述第一预定电压值范围被设置而使得当所述复位端提供的复位信号的电位为无效电压时，所述第二晶体管关断；

所述第二预定电压值范围被设置而使得当所述帧复位端提供的帧复位信号的电位为无效电压时，所述第三晶体管关断；

当所述第二节点的个数为一个时，所述第三预定电压值范围被设置而使得当所述第二节点的电位为无效电压时，所述第四晶体管关断；

当所述第二节点的个数为两个时，所述第三预定电压值范围被设置而使得当所述第一个第二节点的电位为无效电压时，所述第四晶体管关断，并使得当所述第二个第二节点的电位为无效电压时，所述第五晶体管关断。

7.如权利要求6所述的驱动电路，其特征在于，所述第一预定电压值范围、所述第二预定电压值范围和所述第三预定电压值范围内为同一预定电压值范围，所述预定电压值范围为大于或等于-8V而小于或等于-4V。

8.如权利要求1至6中任一权利要求所述的驱动电路，其特征在于，还包括：第二节点控制电路、储能电路、驱动输出电路和进位信号输出电路；

所述第二节点控制电路用于控制第二节点的电位；

所述储能电路分别与所述第一节点和驱动信号输出端电连接，用于储存电能，并控制所述第一节点的电位；

所述驱动输出电路分别与第一节点、输出控制端、时钟信号端、第一电压端和驱动信号输出端电连接，用于在所述第一节点的电位的控制下，控制所述驱动信号输出端与所述时钟信号端之间连通，在所述输出控制端提供的输出控制信号的控制下，控制所述驱动信号输出端与所述第一电压端之间连通；

所述进位信号输出电路分别与第一节点、输出控制端、时钟信号端、第二电压端和进位信号输出端电连接，用于在所述第一节点的电位的控制下，控制所述进位信号输出端与所述时钟信号端之间连通，在所述输出控制端提供的输出控制信号的控制下，控制所述进位信号输出端与所述第二电压端之间连通；

所述输出控制端包括第二节点；或者，所述输出控制端包括所述第二节点和所述复位端。

9.如权利要求8所述的像素电路，其特征在于，所述输入电压的电压值与所述时钟信号端提供的时钟信号的高电压值相同。

10.一种显示装置，其特征在于，包括电压提供电路和如权利要求1至9中任一权利要求所述的驱动电路；

所述电压提供电路用于向输入电压端提供输入电压，并向降噪电压端提供降噪电压。

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